JP2763219B2

JP2763219B2 - 電界放出型電子素子

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Publication number: JP2763219B2
Application number: JP31925191A
Authority: JP
Inventors: 祐二丸尾
Original assignee: Consejo Superior de Investigaciones Cientificas CSIC
Current assignee: Consejo Superior de Investigaciones Cientificas CSIC
Priority date: 1991-12-03
Filing date: 1991-12-03
Publication date: 1998-06-11
Anticipated expiration: 2013-06-11
Also published as: JPH05159696A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電界放出の原理に基づい
て動作する電界放出型電子素子に関する。

【０００２】

【従来の技術】近年、集積回路又は薄膜の分野において
用いられている微細加工技術により、高電界において電
子を放出する電界放出型電子素子製造技術の進歩はめざ
ましく、特に極めて小型な構造を有する電界放出型冷陰
極が製造されている。この種の電界放出型冷陰極は、三
極管型の超小型電子管又は超小型電子銃を構成する基本
的な電子放出デバイスである。

【０００３】電界放出型電子素子は、例えば微小三極管
や薄型表示素子等の構成要素として考案されたもので、
特に、スタンフォードリサーチインスティチュート
（Stanford Research Institute ）のシー．エー．スピ
ンド（C.A.Spindt）らによるジャーナルオブアプラ
イドフィジックス（ Journal of Applied Physics）
の第47巻、12号、5248〜5263頁（1976年12月）に発表さ
れた研究報告等により公知であり、エイチ．エフ．グレ
イ（H. F. Gray) 等によって米国特許第4,307,507 号及
び第4,513,308 号にも開示されている。

【０００４】公知の型の基本的な電界放出型電子素子の
概略の斜視図を図１３に、また、図１３のＤ−Ｄ線の断
面図を図１４に示す。

【０００５】集積回路又は薄膜の分野における微細加工
技術との互換性、低コスト化、及び他の電子回路素子と
のモノリシック化等を考慮して、基板電極１０４には低
抵抗の単結晶Ｓｉ（シリコン）基板が用いられている。
基板電極１０４の上には、多数の円錐形状の冷陰極チッ
プ１０１が形成されており、これらの冷陰極チップ１０
１は、基板電極１０４と同一の低抵抗単結晶Ｓｉか又は
Ｗ（タングステン）、Ｍｏ（モリブデン）等の高融点金
属材料で作られている。また、冷陰極チップ１０１の周
囲の基板電極１０４の上には絶縁層１０５が形成されて
おり、絶縁層１０５の上にはさらにゲート電極１０２が
積層されている。これらの冷陰極チップ１０１及びゲー
ト電極１０２を覆うように、真空状態の間隙を隔ててア
ノード電極１０３が設けられている。

【０００６】このような構成において、冷陰極チップ１
０１とゲート電極１０２との間にゲート電圧として１０
０〜２００Ｖ程度の電圧を印加すると、冷陰極チップ１
０１とゲート電極１０２との間に１０⁷Ｖ／ｃｍ程度の
強電界が発生し、電界放出の原理によって冷陰極チップ
１０１より電子が放出される。さらに、アノード電極１
０３に印加された３００〜５００Ｖのアノード電圧によ
って、電子はアノード電極１０３に到達する。

【０００７】現状技術の範囲内において、ゲート電極１
０２及び絶縁層１０５に設けられた溝１０６の直径ｄ
₁₀₁（図１４参照）は最小で１μｍ程度であり、冷陰極
チップ１０１の高さｈ₁₀₁は最小で同じく１μｍ程度が
製造上の限界となる。また、微細化に伴う冷陰極チップ
形状のばらつきによる各チップ毎の電子放出特性のばら
つきも製造上、避けることができない。そのため、現状
においては、従来の型の電界放出型電子素子のアノード
電極を蛍光体を塗布した透明電極とし、冷陰極チップを
電子放出源としてのみ利用した薄型表示装置を中心に試
作が行われている。この種の電界放出型電子素子を、薄
型表示装置に用いる際には、放出電子の高精度な制御は
必要とされないこともあり、１画素当たり１０００個以
上の電子放出冷陰極チップをアレイ状に配列して並列に
駆動することにより、電子放出冷陰極チップのばらつき
を平均化すると共に、必要とされる放出電子の量を得る
と云う方法が用いられている。

【０００８】一方、この電界放出型冷陰極を用いて超小
型真空三極管を構成することにより、従来の半導体等の
固体素子の欠点や限界を打ち破る素子を実現する可能性
がある。固体素子では、固体中の電子の移動速度がｃ／
１０００（ｃは光速度）程度で飽和するという限界があ
り、また、高温及び放射線に弱いという問題点がある。
これに対し、電界放出型電子素子においては、放出電子
は真空中を移動するので、電子の移動速度は固体中にお
ける移動速度より１桁以上大きくなることが可能であ
り、かつ高温及び放射線に強いという利点がある。例え
ば１μｍの間隔を有する電極間に５０Ｖの電圧を印加し
た場合、電子の移動速度は、平均で２×１０⁸ｃｍ／ｓ
であり、１μｍの距離の移動時間は０．５ｐｓｅｃとな
る。

【０００９】従って、サブミクロンオーダの素子寸法を
有する真空三極管によってテラヘルツ程度の応答速度を
有する超高速素子を実現できる可能性がある。

【００１０】

【発明が解決しようとする課題】従来の電界放出型電子
素子の構造で高速動作を実現するには以下の点で問題が
ある。即ち、製造上の限界からカソード電極である冷陰
極チップとゲート電極との間の距離をあまり小さくする
ことができないために、冷陰極チップ先端部で電子放出
に必要な強電界を得るためにはカソード電極−ゲート電
極間の印加電圧（ゲート電圧）を大きくしなければなら
ない。さらに、カソード電極とアノード電極との間の距
離が離れているために、カソード電極−アノード電極間
の電子の移動にも時間を要する。

【００１１】一方、冷陰極チップのカットオフ周波数ｆ
_Tは、一般に次式により表される。

【００１２】ｆ_T＝ｇ_m／（２πＣ_gc）但し、ｇ_mは相互コンダクタンス、Ｃ_gcはゲート電極−
カソード電極間のキャパシタンスである。

【００１３】従って、高速動作が可能な冷陰極チップを
実現するためには、相互コンダクタンスｇ_mを大きくす
るか、又はキャパシタンスＣ_gcを小さくしなければなら
ない。しかしながら、従来の電界放出型電子素子の構造
では、電子が放出されるのは冷陰極チップ先端部のみか
らであり、また冷陰極チップ間隔を小さくすることも製
造上難しいため、電子放出面積は小さく、電子の放出量
も小さくなる。そのため、電界放出による電流密度に依
存している素子の相互コンダクタンスｇ_mを大きくする
ことは困難である。また、従来の電界放出型電子素子
は、絶縁層を挟んでゲート電極層とカソード電極層とが
対向している構造のために、ゲート電極−カソード電極
間のキャパシタンスＣ_gcの値は大きくならざるを得な
い。

【００１４】従って、本発明は、上記の問題点を解決
し、高速動作に適した電界放出型電子素子を提供するも
のである。

【００１５】

【課題を解決するための手段】本発明によれば、アノー
ド電極と、該アノード電極上に第１の絶縁物を介して形
成されたカソード電極と、アノード電極上に第１の絶縁
層より厚みの小さい第２の絶縁物を介して形成されたゲ
ート電極とを備えており、カソード電極とゲート電極と
が水平方向に電子移動空間としての所定幅の間隙を隔て
て対向して配置された電界放出型電子素子が提供され
る。

【００１６】また、本発明によれば、半導体又は金属製
の基板と、該基板上に第１の絶縁物を介して形成された
カソード電極と、基板上に第１の絶縁層より厚みの小さ
い第２の絶縁物を介して形成されたゲート電極とを備え
ており、カソード電極とゲート電極とが水平方向に電子
移動空間としての所定幅の間隙を隔てて対向して配置さ
れており、基板における間隙の底部にアノード電極が形
成された電界放出型電子素子が提供される。

【００１７】

【作用】本発明による電界放出型電子素子では、電極間
の距離を従来の電界放出型電子素子と比較して小さくす
ることができる。具体的には、カソード電極とゲート電
極との間の距離及びカソード電極とアノード電極との距
離を小さくすることができる。これによって、ゲート電
圧及びアノード電圧が低下する。さらに、上記構成で
は、従来のカソード電極とゲート電極とを単一の絶縁物
を介して積層した電界放出型電子素子と比較して、カソ
ード電極とゲート電極とが異なった絶縁物の上に形成さ
れているので、カソード電極−ゲート電極間のキャパシ
タンスの値を小さくすることができる。また、アノード
電極がカソード電極とゲート電極との間の基板の底部に
設けられた場合、カソード電極−アノード電極間及びゲ
ート電極−アノード電極間のキャパシタンスの値も小さ
くできる。

【００１８】このような構成の電界放出型電子素子のカ
ソード電極とゲート電極との間に、例えば、２０Ｖ〜１
００Ｖの電圧が印加されると、これに高速に応答してカ
ソード電極の先端とゲート電極との間に１０⁷Ｖ／ｃｍ
程度の強電界が発生し、電界放出の原理により冷陰極チ
ップの上端から電子が放出される。

【００１９】

【実施例】以下本発明による実施例について図面を参照
して説明する。図１は本発明に係る電界放出型電子素子
の一実施例の斜視図である。図２は図１のＡ−Ａ線の断
面図である。

【００２０】電界放出型電子素子基板としてはノンドー
プＳｉ（シリコン）基板等の高抵抗単結晶シリコン基板
４が使用される。このシリコン基板４上に、モリブデン
金属製のアノード電極層３が形成されている。さらに、
このアノード電極層３の上に、溝７を隔てて対向しかつ
互いに絶縁された、絶縁層５を介したカソード電極層１
と絶縁層６を介したゲート電極層２とが設けられてい
る。絶縁層５及び絶縁層６は二酸化シリコンから成り、
カソード電極層１及びゲート電極層２はモリブデン金属
で形成されている。ここで、カソード電極層１とゲート
電極層２との水平方向距離ｄ₁は０．１〜０．５μｍ程
度に設定され、絶縁層５の厚さｈ₁は０．２〜１．０μ
ｍ程度、絶縁層６の厚さｈ₂は０．１〜０．５μｍ程度
にｈ₁＞ｈ₂なる関係を保持してそれぞれ設定される。
即ち、空間的には、アノード電極層３とカソード電極層
１との間にゲート電極層２が設けられている。

【００２１】溝７を隔てた２つの積層部は図１に示すよ
うに、その平面が鋸歯形状を有しており、カソード電極
層１の鋸歯形状部の先端部が電子放出部となる。この電
子放出部を多数有するリニアアレイ状の鋸歯形状部が複
数並んで設けられている。また、カソード電極層１の先
端部１ａは図２に示すように、ゲート電極層２の方向に
向かって傾斜して先鋭化するように形成されており、先
鋭化した先端部１ａは溝７の方向へ絶縁層５より突出し
ている。また、同様にゲート電極２の先端部２ａは溝７
の方向へ絶縁層６より突出している。

【００２２】尚、各電極層材料にはモリブデンを用いた
が、これに限られるものではなく、クロムやタングステ
ン、又は金、銀、胴、アルミニウム等の従来からの電極
材料を用いてもよい。また、絶縁層には二酸化シリコン
を用いたが、絶縁特性に優れたものであればこれに限ら
れるものではない。

【００２３】このように構成された電界放出型電子素子
において、カソード電極１とゲート電極２との間に、ゲ
ート電圧として２０Ｖ〜１００Ｖ程度の電圧を印加する
と、カソード電極１の先端とゲート電極２との間に１０
⁷Ｖ／ｃｍ程度の強電界が発生し、電界放出の原理に従
ってカソード電極１の先端から電子が放出される。放出
された電子は、あらかじめ電圧が印加されているアノー
ド電極層３へと達する。従って、溝７はカソード電極１
の先鋭化した先端部１ａから放出される電子の電子移動
空間である。ここで、カソード電極１からの電子放出量
は、ゲート電圧の変化に対応して増減するため、ゲート
電圧の変化がアノード電流の変化となってあらわれる三
極管構造の素子として動作する。

【００２４】上記したように、従来１μｍ程度であった
各電極間の距離を小さくすることができるので、従っ
て、より低いゲート印加電圧で電界放出に必要な電界強
度を得ることができた。さらに、アノード電極とカソー
ド電極との間の距離、即ち絶縁層５の厚さｈ₁は０．２
〜１．０μｍ程度に設定可能なので、アノード印加電圧
の低減及びアノード電極とカソード電極との間の電子移
動時間の短縮が可能となる。また、上記した実施例の電
界放出型電子素子では、従来カソード電極及びゲート電
極が積層されていた場合と比較してカソード電極−ゲー
ト電極の重なり合う面積が小さくなるので、カソード電
極−ゲート電極間のキャパシタンスが小さくなる。従っ
て、素子のカットオフ周波数が大きくなり、素子の高速
動作が可能となる。

【００２５】次に、本発明の他の実施例について図３か
ら図１１を参照して説明する。

【００２６】図３から図５は、絶縁層及びゲート電極層
とから成る積層部、絶縁層及びカソード電極層とから成
る積層部、及びこれらを隔てる溝の平面形状を示す。図
３は、上記第１の実施例と同一の平面形状を有する実施
例を示しており、鋸歯形状のカソード電極１１及びゲー
ト電極１２のそれぞれの山と谷とが互いに噛み合った構
造となっている。図４には、カソード電極１３側の鋸歯
形状部の先端部が、図３に示す場合と比較してさらに先
鋭化しており、その周りを囲うようにゲート電極１４が
設けられている実施例を示す。この場合、形状効果によ
ってカソード電極１３先端部での電界集中が有効に働く
ために、ゲート電圧を低くすることができるが、先端部
のみで電界放出が起こるために電界放出面積は小さくな
る。また、図５には、先鋭化された先端部が無い凸凹形
状のカソード電極とゲート電極とが噛み合った構造の実
施例を示す。この場合、図３及び図４に比較して電界集
中の割合は小さくなるが、電子放出面積を大きくするこ
とができるというメリットがある。

【００２７】従って、図３に示した第１の実施例は、図
４に示した実施例と図５に示した実施例との中間的な特
徴を有することになる。このように、要求される特性に
合わせてカソード電極及びゲート電極の平面形状を設定
すればよい。

【００２８】図６から図８は、電子移動空間としての溝
におけるカソード電極層の先端部の断面形状の異なる他
の実施例を示すものである。図６に示す実施例は最も基
本的な形状を示したもので、カソード電極２１の先端部
２１ａはそのままの厚みで絶縁層２４より突出してい
る。本実施例は、電子放出部であるカソード先端部の機
械的強度に優れ、製造は容易である。図７に示す実施例
は、カソード電極３１の先端部３１ａがゲート電極３２
の方向に向かって傾斜するように突出して設けられてお
り、ゲート印加電圧によるカソード電極先端部の電界分
布の最適化及び電界放出による電子放出方向を考慮した
ものである。図８に示す実施例は、カソード電極４１の
先端部４１ａがカソード電極厚さ方向に尖鋭化している
もので、形状効果によるカソード電極４１の先端部４１
ａでの電界集中が有効に働くためにゲート電圧を低くす
ることができる。尚、図１及び２に示した実施例は図７
に示した実施例と図８に示した実施例とを組み合わせた
ものである。この様に、本発明による電界放出型電子素
子は、カソード電極電子放出部の形状及び先端部の向い
ている方向の自由度を有するために、カソード先端部で
の電界集中が効果的に得られ、電界放出による放出電流
密度の増大を達成できる。

【００２９】図９に示すように、電界放出型電子素子は
基板とアノード電極とが一体となった導電性のアノード
電極基板５３を備えてもよい。この際、アノード電極基
板５３としては、低抵抗の単結晶シリコン基板を用いる
か、若しくは金属プレート等を用いてもよい。尚、アノ
ード電極基板５３を単結晶シリコン基板とした場合、製
造工程上、絶縁層５５及び絶縁層５６に熱酸化による酸
化シリコン層を採用することができる。単結晶シリコン
を熱酸化することによって得られる二酸化シリコンは、
真空蒸着法等で成膜したものに比較して絶縁特性は優れ
ているために絶縁層としての利用に適している。さら
に、シリコン基板は他の電子素子とのモノシリック化が
容易であり、製造工程の簡略化も図れる。

【００３０】好ましい実施例においては、図１０に示す
ように、溝６７の底部のシリコン基板６４表面上に帯状
（図中紙面垂直方向に延びている）のアノード電極層６
３が積層されている。また、図１１は他の実施例を示し
ており、溝７７のシリコン基板７４内部の表面層に、帯
状（図中紙面垂直方向に延びている）のアノード電極層
７３が形成されている。ここで、基板７４にはノンドー
プシリコン基板等の高抵抗単結晶シリコン基板を用い、
アノード電極７３に相当する部分はリン等のｎ型不純物
を帯状に基板７４の一部にドープしたｎ型低抵抗領域で
構成されている。この低抵抗領域は、ボロン等をドープ
したｐ型低抵抗領域で構成されてもよい。図１０及び図
１１に示した実施例では、アノード電極層の基板平面に
占める面積が小さくなり、これによりカソード電極とア
ノード電極とが重なる面積（基板平面に関して）及びゲ
ート電極とアノード電極とが重なる面積が小さくなるの
で、各電極間のキャパシタンスは、カソード電極−ゲー
ト電極間のみでなく、カソード電極−アノード電極間及
びゲート電極−アノード電極間のキャパシタンスもそれ
ぞれ小さくすることが可能となる。これによって、素子
のカットオフ周波数ｆ_Tを大きくすることができ、素子
の高速動作が可能となる。

【００３１】次に、本発明による電界放出型電子素子の
製造方法の一例について図１２を参照して説明する。

【００３２】本実施例は、アノード電極−ゲート電極間
隔、ゲート電極−カソード電極間隔、及びアノード電極
−ゲート電極間隔をそれぞれ独立した工程で設定できる
製造方法であり、また、カソード電極の先鋭化、並びに
先鋭化の方向に関しても夫々独立した工程での設定を可
能にするものである。また、微細マスクパターンのレジ
ストへの転写が１回だけで済むため、マスクパターンの
重ね合わせのための精密な位置合わせを必要としないと
云う特徴を有している。

【００３３】図１２（Ａ）〜（Ｆ）の断面図は製造工程
の各段階を示している。まず、同図（Ａ）に示すよう
に、基板８４上にアノード電極金属層８３を０．１μｍ
程度、絶縁層８６ａを０．３μｍ程度及びゲート電極金
属層８２ａを０．１μｍ程度それぞれ積層した後、さら
に、レジストによるマスク８８を形成する。ここで、絶
縁層８６ａの厚さによってアノード電極とゲート電極と
の間隔が設定されることになる。尚、電極金属層８３及
び８２ａ、並びに絶縁層８６ａの形成には電子ビーム蒸
着法を用いたが、これに限られるものではなく、使用す
る材料等に合わせて、スパッタリング法、又はＣＶＤ法
等で行ってもよい。

【００３４】次に、図１２（Ｂ）に示すようにレジスト
によるマスク８８に従って、ゲート電極金属層８２ａを
選択的にエッチング除去し、さらに、図中ｄ₈₁で示す幅
だけゲート電極金属層８２ａのサイドエッチングを行
う。ここでのサイドエッチング量ｄ₈₁は、最終的には、
カソード電極８１とゲート電極８２との間の水平方向距
離に相当することになる。その後、ゲート電極金属層８
２ａのエッチング除去と同様に、絶縁層８６ａのエッチ
ング除去を行う。

【００３５】次に、図１２（Ｃ）に示すように、電子ビ
ーム真空蒸着法により絶縁層８５ａを形成する。ここ
で、図中Ｂで示すように、蒸着源を移動するか、又は、
基板８４を回転させることにより、相対的に蒸着方向の
角度を数度から十数度程度変化させ、レジストによるマ
スク８８の近傍に向かって絶縁層８５ａの厚さが若干薄
くなるように蒸着を行う。これによって、カソード電極
の先端部の方向が設定され得る。また、全体的な絶縁層
８５ａの厚さにより、アノード電極とカソード電極との
間隔が設定されることになる。さらに、図１２（Ｄ）に
示すように、電子ビーム真空蒸着法によってカソード電
極金属層８１を形成する。ここで、蒸着源を移動する
か、又は、基板８４を回転させることにより、図中矢印
Ｃに示す如く相対的に蒸着方向の角度を数度から十数度
変化させて、レジストによるマスク８８の近傍に向かっ
てカソード電極金属層８４が厚さ方向において先鋭化す
るように蒸着を実施する。

【００３６】その後、レジストによるマスク８８と共
に、このマスク８８上に堆積した絶縁材料層８５ｂ及び
カソード電極材料層８１ａが除去され、図１２（Ｅ）に
示す構造を得る。さらに、絶縁層８５ａ及び８６ｂをサ
イドエッチングすることにより、溝８７にカソード電極
８１の先鋭化された先端部及びゲート電極８２の先端部
を突出させ、図１２（Ｆ）に示すような目的の電界放出
型電子素子を得ることができる。

【００３７】以上示した電界放出型電子素子の製造方法
によって、動作電圧の低減化がなされかつ高速動作が可
能な電界放出型電子素子が提供される。

【００３８】

【発明の効果】本発明による電界放出型電子素子は、ア
ノード電極と、該アノード電極上に第１の絶縁物を介し
て形成されたカソード電極と、アノード電極上に第１の
絶縁層より厚みの小さい第２の絶縁物を介して形成され
たゲート電極とを備えており、カソード電極とゲート電
極とが水平方向に電子移動空間としての所定幅の間隙を
隔てて対向して配置されたので、各電極間の距離を小さ
くすることが可能である。従って、従来の電界放出型電
子素子と比較して、より低いゲート印加電圧で電界放出
に必要な電界強度を得ることができる。さらに、アノー
ド印加電圧の低減及びアノード電極とカソード電極との
間の電子移動時間の短縮が可能となる。また、カソード
電極とゲート電極とが異なった絶縁物の上に形成されて
いることにより、アノード電極をカソード電極とゲート
電極との間の基板の底部に設けることも可能であり、各
電極間のキャパシタンスの小さい素子となるため、素子
のカットオフ周波数が大きくなり、素子の高速動作が可
能となる。

【図面の簡単な説明】

【図１】本発明に係る電界放出型電子素子の一実施例の
斜視図である。

【図２】図１のＡ−Ａ線の断面図である。

【図３】本発明に係る電界放出型電子素子の他の実施例
の部分平面図である。

【図４】本発明に係る電界放出型電子素子の他の実施例
の部分平面図である。

【図５】本発明に係る電界放出型電子素子の他の実施例
の部分平面図である。

【図６】本発明に係る電界放出型電子素子の他の実施例
の要部断面図である。

【図７】本発明に係る電界放出型電子素子の他の実施例
の要部断面図である。

【図８】本発明に係る電界放出型電子素子の他の実施例
の要部断面図である。

【図９】本発明に係る電界放出型電子素子の他の実施例
の要部断面図である。

【図１０】本発明に係る電界放出型電子素子の他の実施
例の要部断面図である。

【図１１】本発明に係る電界放出型電子素子の他の実施
例の要部断面図である。

【図１２】本発明に係る電界放出型電子素子の製造方法
の一例を表す要部断面図である。

【図１３】従来の電界放出型電子素子の斜視図である。

【図１４】図１３のＤ−Ｄ線の断面図である。

【符号の説明】

１カソード電極２ゲート電極３アノード電極４基板５、６絶縁層７溝

Claims

(57)【特許請求の範囲】

【請求項１】アノード電極と、該アノード電極上に第
１の絶縁物を介して形成されたカソード電極と、前記ア
ノード電極上に前記第１の絶縁層より厚みの小さい第２
の絶縁物を介して形成されたゲート電極とを備えてお
り、前記カソード電極と前記ゲート電極とが水平方向に
電子移動空間としての所定幅の間隙を隔てて対向して配
置されたことを特徴とする電界放出型電子素子。
【請求項２】半導体又は金属製の基板と、該基板上に
第１の絶縁物を介して形成されたカソード電極と、前記
基板上に前記第１の絶縁層より厚みの小さい第２の絶縁
物を介して形成されたゲート電極とを備えており、前記
カソード電極と前記ゲート電極とが水平方向に電子移動
空間としての所定幅の間隙を隔てて対向して配置されて
おり、前記基板における前記間隙の底部にアノード電極
が形成されたことを特徴とする電界放出型電子素子。