JP3477070B2 - 電子放出素子及びスイッチング回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子放出素子及び
それを用いたスイッチング回路に係わり、特に線形領域
においてスイッチング動作を行う場合に使用するものに
関する。

【０００２】

【従来の技術】近年、発達したＳｉ半導体微細加工技術
を用いて、半導体デバイスと同程度の微細な電界放出型
の電子放出素子の開発が行われており、フラットパネル
ディスプレイ等への応用が進められている。その代表的
な例としてはスピント(C.A.Spindt)らの、Journal Of A
pplied Physics,vol.47,5248(1976) に掲載されたもの
が知られている。

【０００３】従来の電界放出型の電子放出素子の一例を
図１６に示す。図１６（ａ）は従来の電子放出素子を用
いた回路の全体構成を示す図であり、図１６（ｂ）は図
１６（ａ）に示す回路のＶ−Ｉ特性を示す図であり、横
軸は電圧、縦軸は電流を示し、実線はアノード電流、破
線はゲート電流である。

【０００４】図１６（ａ）に示すように、電子放出素子
のエミッタ２に対し、ゲート電極１に正電圧Ｖ_g を印加
し、エミッタ２先端に大きな電界を発生させ、電界放出
によりエミッタ２内部の電子を真空中に引き出す。エミ
ッタ２に対向して設けたアノード電極３にはゲート電極
２よりも高い正電圧Ｖ_a を印加し、エミッタ２からゲー
ト電極１に向かう電子をさらにアノード電極３に引き寄
せることにより、エミッタ２から放出された電子を収集
するようにして用いる。

【０００５】上述した電子放出素子の動作において、エ
ミッタ２から放出される電子数はエミッタ２の先端に発
生する電界のみで定まる。通常、アノード電極３はゲー
ト電極１に比べて十分大きな距離を置いて設けられるた
め、アノード電圧が低い場合には放出される電子はゲー
ト電極１に強く引かれるため、主としてゲート電極１に
向かい、アノード電極３には到達しない。

【０００６】アノード電圧が高くなるにつれてゲート電
極１に向かう電子は減少し、アノード電極３に到達する
電子が増加する。そして、アノード電圧が十分高くなる
と、エミッタ２から放出された全ての電子がアノード電
極３に到達するようになる。

【０００７】また、図１６（ｂ）では簡単のためゲート
電極１を接地し、エミッタ２に負の電圧−Ｖ_g （すなわ
ちゲート電圧はＶ_g ）を、アノード電極３に正のアノー
ド電圧Ｖ_a を印加している。このとき、図の矢印の向き
にエミッタ２を流れる電流をＩ_e 、ゲート電極１１を流
れる電流をＩ_g 、アノード電極３を流れる電流をＩ_aと
すれば、上述したようにＩ_e はＶ_g のみで決まり、また
Ｉ_e ＝Ｉ_g ＋Ｉ_a なる関係がある。また、アノード電極
３の電圧Ｖ_a が高くなるにつれ、アノード電流が増加
し、ゲート電流が減少する領域（以下では線形領域と称
する）と、さらにアノード電圧が高くなり、アノード電
流が一定、ゲート電流がほぼ０となる領域（以下では飽
和領域と称する）がある。

【０００８】また、ゲート電圧Ｖ_g を変化させると、飽
和領域においてエミッタ２に流れる電流Ｉ_a は変化す
る。Ｖg をＶ_g3→Ｖ_g2→Ｖ_g1と大きくしていくに従い、
Ｉ_a も増加していく。これは、エミッタ２から放出され
る電子数はゲート電圧Ｖ_g のみに依存するからである。

【０００９】上記電界放出型の電子放出素子に固有の特
性は、フラットパネルディスプレイ等のようにアノード
電流の値をゲート電圧により制御する場合に対しては問
題ないが、真空の持つ高い絶縁性を利用して、電力用の
スイッチング素子として用いる場合には大きな問題とな
る。

【００１０】スイッチング回路として電子放出素子を用
いる場合の回路構成を図１７に示す。図１７（ａ）は電
子放出素子を用いたスイッチング回路の全体構成を示す
図、図１７（ｂ）は負荷のＶ−Ｉ特性を示す図であり、
横軸は電圧、縦軸は電流である。また、実線はアノード
電流Ｉ_a を、一点鎖線は負荷線を、破線はゲート電流Ｉ
_g を示す。また、本スイッチング回路を用いる場合の動
作点は実線で示した特性曲線と一点鎖線で示した負荷線
の交点となる。

【００１１】図１７（ａ）に示すように、電子放出素子
をインピーダンスがＺの負荷６（ここでは簡単のため純
抵抗Ｒとする）と電圧Ｖ₀ の電圧源４に接続し、スイッ
チング動作を行う。飽和領域においてスイッチング動作
を行う場合を考えると、図１７（ｂ）に示すように飽和
領域ではオン状態におけるアノード電圧Ｖ_a が高くな
り、電力の損失が大きくなってしまう。

【００１２】また、負荷６の大きさや電源電圧Ｖ₀ に無
関係にゲート電圧Ｖ_g によりアノード電流Ｉ_a が決まっ
てしまうため、素子特性のばらつきにより、動作の信頼
性に欠ける。これらの問題が生じるため、スイッチング
回路として電子放出素子を用いる場合には線形領域を使
うことになる。

【００１３】電子放出素子を線形領域で用いる場合に
は、図１７（ｂ）においてスイッチング動作のオン状態
が図中の点ａに、オフ状態が図中点ｂに相当する。しか
しながら、点ａにおいてはアノード電流と同じオーダー
のゲート電流Ｉ_g1a が存在しており、このため制御を行
うべきゲートにおいてＩ_g1a ×Ｖ_g1なる大きな電力の損
失が生じるという問題がある。また、過大なゲート電流
が流れることにより電子放出素子自体が破壊されやすい
という問題が生じる。

【００１４】本発明の対象とする電子放出素子の横断面
図を図１８に示す。図１８に示すように、Ｓｉ単結晶基
板１１上に選択的にＳｉＯ₂ 層１２が形成され、このＳ
ｉＯ₂ 層１２上にはＭｏ層１３が形成されている。ま
た、ＳｉＯ₂ 層１２が形成されていないＳｉ単結晶基板
１１表面には円錐型エミッタ１７が形成されている。

【００１５】この電子放出素子は、通常は図１８に示す
一つの円錐型エミッタ１７を複数個有するエミッタをア
レイ状に配置して使用するが、エミッタ１７先端の鋭さ
やエミッタ１７とゲートとなるＭｏ層１３間の距離を均
一に作製することが困難なため、アレイ内で均一な電子
放出を得ることができなかった。このため、ゲート電圧
を上げていくと、他のエミッタ１７よりも低いゲート電
圧で電子放出が始まる一部のエミッタ１７の電流が他の
エミッタ１７よりも先に限界値に達する。この結果、エ
ミッタ１７とゲートとなるＭｏ層１３間が短絡してエミ
ッタ−ゲート間に電流が流れ、アレイ全体が動作不能と
なる問題があった。

【００１６】この問題を解決する方法として、Ghisらの
IVMC90 Technical Digest に掲載されたものが知られて
いる。この文献に記載されている電子放出素子を図１９
に示す。図１９（ａ）はその横断面図を、図１９（ｂ）
はその上面から見た配置図である。

【００１７】図１９（ａ）に示すように、この電子放出
素子はガラス基板１９１上にメッシュ状のエミッタライ
ン１９２と抵抗層１９３を順次形成し、その上部にＳｉ
Ｏ₂層１２，Ｍｏ層１３，円錐型エミッタ１７を形成し
たものである。

【００１８】この構造では、図１９（ｂ）から分かるよ
うに、エミッタライン１９２とエミッタ１７間に抵抗層
１９３が挿入されているため、あるエミッタ１７で放出
電流が大きくなるとそのエミッタ１７の電位が上がり、
ゲートとの電位差が減少して放出電流が小さくなる。す
なわち、抵抗層１９３による負帰還作用が働くことにな
る。このため、他よりも低いゲート電圧で電子放出が始
まる一部のエミッタ１７に大きな負帰還作用が働き、全
体として電子放出特性が均一化するため、エミッタ１７
とゲート間が短絡しにくくなる。また、短絡しても抵抗
層１９３で電圧を支えるため、アレイ全体が動作不能に
なることは無い。

【００１９】しかしながら、上述したようなエミッタ１
７側に抵抗層１９３を挿入した電子放出素子は、フラッ
トパネルディスプレイ等のように比較的小さな電流を得
ればよい応用に対しては問題無いが、真空の持つ高い絶
縁性を利用して電力用のスイッチング素子として用いる
場合には、大きな電流が抵抗層１９３を流れるため、抵
抗層１９３での損失が大きくなるという問題点が生じ
る。

【００２０】また、フラットパネルディスプレイ等のよ
うな応用では引き出された電子を集めるアノード電極の
電圧がゲート電圧に対し、十分高く保たれるため、引き
出された電子の大部分はアノード電極に向かう。これに
対してスイッチング素子においては、スイッチオン時に
アノード電圧がゲート電圧と同程度までに低下するた
め、過大なゲート電流が流れ、これにより素子が破壊す
る可能性がある。しかしながら、この問題に対してはエ
ミッタ側に挿入した抵抗層１９３は有効ではない。

【００２１】

【発明が解決しようとする課題】上記従来の電子放出素
子において、線形領域でスイッチング回路に適用する場
合には、スイッチング動作のオン状態が図１７（ｂ）の
点ａに、オフ状態が点ｂに相当する。しかしながら、点
ａにおいてはアノード電流と同じオーダーのゲート電流
が存在しており、このため制御を行うはずのゲートにお
いて図１７（ｂ）に示すようにＩ_g1a ×Ｖ_g1なる大きな
損失が生じるという問題がある。また、過大なゲート電
流が流れることにより素子が破壊されやすいという問題
が生じる。

【００２２】以上のように、電界放出型の電子放出素子
でスイッチング動作を行う場合には、制御を行うはずの
ゲートで大きな損失が生じ、また過大なゲート電流によ
り素子が破壊されやすいという問題が生じていた。

【００２３】また、エミッタ側に抵抗層を挿入した電子
放出素子をスイッチング素子として用いる場合、大きな
主電流が流れるエミッタ側に抵抗層が挿入されているた
め、抵抗層での損失が大きくなるという問題があった。
また、スイッチオン時にアノード電圧がゲート電圧と同
程度までに低下した時に、過大なゲート電流により素子
が破壊するという問題に対しても有効ではなかった。

【００２４】本発明は上記課題を解決するためになされ
たもので、その目的とするところは、ゲート電極での電
力の損失が少なく、かつスイッチオン時の過大なゲート
電流による素子自体の破壊を防止する電子放出素子及び
それを用いたスイッチング回路を提供することにある。

【００２５】

【課題を解決するための手段】本発明のある観点によれ
ば、信号源、電圧源及び負荷を含む直列回路に直列接続
された複数の電子放出素子を有するスイッチング回路で
あって、電界が与えられた際に電子を放出するエミッタ
電極と、エミッタ電極に対して正の電圧が信号源から印
加された場合にエミッタ電極から放出される電子を引き
出すゲート電極と、負荷に接続され、ゲート電極から引
き出された電子を収集してアノード電流を流すアノード
電極と、信号源及びゲート電極間に接続されたゲート抵
抗とを具備してなり、スイッチング回路は、アノードの
電圧の増加に応じてアノード電流が増加する線形領域
と、一定のアノード電流を示す飽和領域とを有する負荷
のＶ−Ｉ特性を有し、ゲート抵抗は、前記複数の電子放
出素子のすべてが線形領域でオン状態にスイッチングさ
れるゲート電圧を生成する抵抗を有するスイッチング回
路が提供される。

【００２６】 本発明の別の観点によれば、信号源、電
圧源及び負荷を有する直列回路に直列接続された電子放
出素子を含む電力スイッチング回路であって、電界が与
えられた際に電子を放出するエミッタ電極と、エミッタ
電極に対して正の電圧が前記信号源から印加された場合
に前記エミッタ電極から放出される電子を引き出すゲー
ト電極と、負荷に接続され、前記ゲート電極から引き出
された電子を収集し、アノード電流を流すアノード電極
と、ゲート電極及び前記エミッタ電極に接続され、前記
ゲート電極を流れるゲート電流を前記アノード電流を変
化させずに減少させる回路であって、前記信号源及び前
記ゲート電極の間にゲート抵抗を有し、前記負荷のＶ−
Ｉ特性において前記アノード電圧の増加に応じて前記ア
ノード電流が増加する特性を有する線形領域で前記スイ
ッチング回路がオンされるゲート電圧を生成する抵抗を
有する制御回路とを具備する電力スイッチング回路が提
供される。

【００２７】なお、本発明の望ましい形態としては、以
下に示す通りである。

【００２８】（１）エミッタとして円錐型又は四角錐型
のものを用いる。

【００２９】（２）エミッタ・アノード電極間を真空封
止する。

【００３０】 また、本発明の別の観点によれば、負荷
をスイッチングさせるスイッチング回路であって、電界
が与えられた際に電子を放出するエミッタ電極と、前記
エミッタ電極から放出された電子を引き出すゲート電極
と、前記ゲート電極から引き出された電子を収集するア
ノード電極からなる電子放出素子と、エミッタ電極に対
して正の電圧を前記ゲート電極に印加する信号源と、信
号源と前記ゲート電極の間に直列接続され、前記負荷の
Ｖ−Ｉ特性において前記アノード電圧の増加に応じて前
記アノード電流が増加する特性を有する線形領域で前記
スイッチング回路がオンされるゲート電圧を生成する抵
抗を有するゲート抵抗と、前記負荷に直列接続され、前
記アノード電極に対して前記ゲート電極よりも高い正の
電圧を印加する電圧源とを具備してなるスイッチング回
路が提供される。

【００３１】また、本発明の別の観点によれば、電界が
与えられた際に電子を放出するエミッタ電極と、エミッ
タ電極に対して正の電圧が信号源から印加された場合に
前記エミッタ電極から放出される電子を引き出すゲート
電極と、負荷に接続され、前記ゲート電極から引き出さ
れた電子を収集し、アノード電流を流すアノード電極
と、信号源と前記ゲート電極の間に接続され、前記アノ
ードを流れるアノード電流を変化させることなくゲート
電流を減少させるものであって、前記ゲート電極を流れ
るゲート電流により生じる電圧降下を利用してゲート電
圧を下げ、前記負荷のＶ−Ｉ特性及び前記アノード電流
のＶ−Ｉ特性の関係により決定されるゲート電圧よりも
高いゲート電圧を前記ゲート電極に印加する抵抗を有す
るゲート抵抗とを具備してなり、ゲート抵抗は、Ｉ _g5a
がゲート電流、Ｖ _th が前記エミッタ電極が電子放出を開
始するゲート電圧、Ｖ _gI がゲート電圧である場合に、
（Ｖ _gI −Ｖ _th ）／Ｉ _g5a よりも高い抵抗である電子放出
素子が提供される。

【００３２】なお、本発明の望ましい形態としては、以
下に示す通りである。

【００３３】（１）エミッタとして円錐型又は四角錐型
のものを用いる。

【００３４】（２）エミッタ−アノード電極間を真空封
止する。

【００３５】（３）ゲート抵抗を低融点金属で作成す
る。

【００３６】また、本発明の別の観点によれば、基板上
に形成され、突起状の複数のエミッタを有する第１の導
電層と、前記第１の導電層上に形成され、前記複数のエ
ミッタの先端部を残して前記第１の導電層を覆うように
形成された絶縁層と、前記複数のエミッタの先端部が開
口するように前記絶縁層を被覆して形成された第２の導
電層とを具備してなり、前記第２の導電層は、前記それ
ぞれのエミッタ周辺部の膜厚を厚くすることによりゲー
ト電極をなし、前記複数のエミッタが形成された領域を
囲む領域であって、前記複数のゲート電極から所定の距
離をおいた領域の膜厚を厚くすることによりゲート配線
をなし、前記ゲート電極及び前記ゲート配線に挟まれた
領域の膜厚を前記ゲート電極及び前記ゲート配線の膜厚
よりも薄くすることにより抵抗層をなすことを特徴とす
る電子放出素子が提供される。

【００３７】本発明の望ましい形態を以下に示す。

【００３８】（１）それぞれのゲート電極間における第
２の導電層の膜厚を該ゲート電極の膜厚よりも薄くする
ことにより抵抗層として動作させる。

【００３９】（２）複数のエミッタはアレイ状に配置さ
れている。

【００４０】（３）（２）のアレイ状に配置された複数
のエミッタの配置される領域を抵抗層を挟んで囲むよう
に第１のゲート配線が形成される。

【００４１】（４）（３）の第１のゲート配線は、抵抗
層及びゲート電極と同一の層からなる。

【００４２】（５）ゲート電極と（３）の第１のゲート
配線は、所定の膜厚からなる抵抗層の上に形成される。

【００４３】（６）ゲート電極、抵抗層、ゲート配線
は、それぞれ金属または半導体のいずれかにより構成さ
れる。

【００４４】（７）（３）のゲート配線を囲むように絶
縁膜が形成され、さらにこの絶縁膜を囲むように第２の
ゲート配線が形成され、かつ第１のゲート配線と第２の
ゲート配線を線幅の細い抵抗層が貫通する。

【００４５】（８）（３）のゲート配線と各エミッタの
距離が均一となるように形成される。

【００４６】（９）（３）のゲート配線から見て最も遠
くに配置されたエミッタと最も近くに配置されたエミッ
タの距離の差は、所定の値よりも小さい。

【００４７】（１０）（９）の所定の値とは、抵抗層が
抵抗として動作した場合の抵抗値の許容できる差に基づ
いて定められる。

【００４８】（作用）ゲート電極と信号源との間に抵抗
が挿入されている場合のエミッタ・ゲート間に加わる電
圧は理想的な電圧より、わずかに大きい電圧となる。な
ぜなら、エミッタ・ゲート間に理想的な電圧よりも大き
な電圧が加わるとゲート電流が流れる。ゲート電流が流
れるということは同時に抵抗にも電流が流れることにな
り、抵抗で電圧降下が生じる。この抵抗における電圧降
下によりエミッタ・ゲート間に加わる電圧が減少する
が、電圧降下が大きすぎるとエミッタ・ゲート間電圧が
理想的な電圧より小さくなり、ゲート電流が流れず、抵
抗での電圧降下が生じなくなる。

【００４９】従って、この抵抗の動作により、理想的な
エミッタ・ゲート間電圧より少し高い電圧でバランスす
ることとなる。このバランスした状態におけるゲート電
流は小さく、ゲートでの電力の損失は抵抗が無い場合の
電力の損失に比べて大幅に減少する。

【００５０】また、ゲート電流は抵抗がない場合に比べ
て十分小さくできるから、ゲート電極に過大な電流が流
れることによる素子の破壊を防ぐことができる。

【００５１】また、本発明の電子放出素子では、通常の
動作状態では電流がほとんど流れないゲート側に抵抗層
を挿入し、かつゲート電極同士が抵抗層で接続すること
により、抵抗層の損失の発生を抑え、かつ一部のエミッ
タが短格してもアレイ全体が動作不能とならないように
することができる。

【００５２】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を説明する。

【００５３】（第１実施形態）図１は、本発明の第１実
施形態に係る電子放出素子の製造工程を示す図である。
図１に示すように、Ｓｉ単結晶基板１１上に絶縁層とし
てＳｉＯ₂ 層１２を熱酸化により形成し、さらにゲート
電極となるＭｏ層１３を真空蒸着で形成した後、エッチ
ングによりホール１４を開ける（図１（ａ））。次い
で、Ｓｉ単結晶基板１１を回転させながら、Ａｌを基板
表面に対して斜め方向から真空蒸着し、Ａｌ層１５を形
成する（図１（ｂ））。

【００５４】次に、エミッタとなるＭｏを基板表面に対
して垂直方向からＳｉ単結晶基板１１に真空蒸着し、ホ
ール１４の直径がＭｏ層１６の堆積と共にふさがってい
くことを利用して、ホール１４内にＭｏを円錐状に堆積
させ（図１（ｃ））、最終的にホール１４以外の部分の
Ａｌ層１５、Ｍｏ層１６を除去することにより円錐型エ
ミッタ１７を作成したものである（図１（ｄ））。

【００５５】図２（ａ）は上記の工程により製造された
電子放出素子を用いたスイッチング回路の全体構成を示
す図である。図２（ａ）において、複数の円錐型エミッ
タ２とゲート電極１よりなる素子上にはスペーサ２１を
介してアノード電極３が設けられており、この電子放出
素子の内部は真空封止されている。エミッタ電極２，ゲ
ート電極１及びアノード電極３からはそれぞれ外部に配
線２２が取り出されている。

【００５６】ゲート電極１は抵抗値がｒの抵抗２３を介
して接地される。エミッタ２は電圧−Ｖ_g1の負のパルス
波を発生する信号源５を介して接地されており、この信
号源５で発生したパルス波によりエミッタ２，ゲート電
極１間に電圧が印加され、エミッタ２先端部から電子が
ゲート電極１に向けて放出される。すなわち、信号源５
でパルス波が発生している状態は、本スイッチング回路
のオン状態に対応し、パルス波が発生していない状態
は、オフ状態に対応する。

【００５７】アノード電極３はインピーダンスＺの負荷
６（ここでは簡単のため純抵抗Ｒとする）を介して電圧
Ｖ₀ の電圧源４に接続されており、エミッタ２から放出
された電子がゲート電極１に向けて進行し、この電圧源
４によりさらにアノード電極３まで到達するようになっ
ている。

【００５８】上記実施形態に係る電子放出素子を用いた
スイッチング回路の動作を説明する。

【００５９】信号源５により電圧Ｖ_g1のパルス電圧が印
加されると、エミッタ２及びゲート電極１間に正電圧が
印加される。この印加電圧によりエミッタ２先端部に大
きな電界が発生する。そして、電界放出によりエミッタ
２内部の電子は真空中に引き出される。

【００６０】一方、アノード電極３には電圧源４により
抵抗２３，負荷６に直列に電圧Ｖ₀が印加される。な
お、この電圧Ｖ₀ は、ゲート電極１よりも高い正電圧が
印加される。この印加電圧により、真空中に引き出され
た電子はゲート電極１付近からアノード電極３に向けて
進行し、アノード電極３で収集される。

【００６１】エミッタ２から放出される電子数はエミッ
タ２の先端に発生する電界のみで定まるが、通常、アノ
ード電極３はゲート電極１に比べて十分大きな距離を置
いて設けられるため、放出される電子数は主にゲート電
極１に向かい、アノード電極３には到達しない。アノー
ド電圧が高くなると、ゲート電極１に向かう電子は減少
し、アノード電極３に到達する電子が増加する。そし
て、アノード電圧が十分高くなると、エミッタ２から放
出された全ての電子がアノード電極３に到達するように
なる。

【００６２】 図２（ｂ）は図２（ａ）に示した回路に
おける負荷６のＶ−Ｉ特性を示す図である。横軸は電
圧、縦軸は電流を示し、実線はアノード電流Ｉ_ａ、一点
鎖線は負荷線、破線はゲート電流Ｉ_ｇである。負荷線
は、接地点とアノード電極３との電圧に関する関係式Ｖ
_ａ＝Ｖ_０−ＲＩ_ａを表したものである。

【００６３】抵抗２３が無い場合であれば、前述の図５
（ｂ）に示したように動作点は特性曲線と負荷線との交
点で定まるため、オン状態が図中ａに、オフ状態が図中
ｂに相当する。また、ゲートにＶ_g1の電圧をかけた場合
のゲート電流Ｉ_g1を示す直線より、オン状態においてゲ
ートにはＩ_g1a が流れるため、ゲートにおいてＩ_g1a×
Ｖ_g1なる大きな損失が生じることになる。

【００６４】このスイッチング回路の場合、理想的なゲ
ート電圧はＶ_g4、すなわちオン状態が線形領域と飽和領
域の境界にある場合である。なぜなら、ゲート電圧がＶ
_g4より大きい場合は破線に示すようにゲート電流Ｉ_g が
増加するため、ゲート電極１での電力の損失が生じるこ
とになるため適切ではない。また逆に、ゲート電圧がＶ
_g4より小さい場合はオン状態が飽和領域に入ってしま
い、オン電圧が高くなることになる。しかしながら、負
荷６に応じてゲート電圧を変えることは実際には困難で
あり、また素子のばらつきの問題もある。

【００６５】これらの問題を解決するために、本実施形
態では抵抗２３を挿入し、理想に近い状態を実現してい
る。抵抗２３が挿入されている場合のエミッタ・ゲート
間に加わる電圧は、理想的な電圧Ｖ_g4よりわずかに大き
いＶ_g5となる。なぜなら、エミッタ・ゲート間に理想的
な電圧Ｖ_g4よりも十分大きな電圧Ｖ_g1が加わるとゲート
電流Ｉ_g1が流れる。従って、抵抗２３にも電流が流れる
ことになり、抵抗２３で電圧降下が生じる。この抵抗２
３の電圧降下によりエミッタ・ゲート間に加わる電圧が
減少する。この抵抗２３の電圧降下が大きすぎるとエミ
ッタ・ゲート間電圧がＶ_g4より小さくなり、ゲート電流
Ｉ_g が流れず、抵抗２３での電圧降下が生じなくなる。
従って、特性曲線は理想的な電圧における曲線よりも上
方にシフトすることとなる。

【００６６】結局、理想的なエミッタ・ゲート間電圧Ｖ
_g4より少し高い、小さなゲート電流Ｉ_g5a が流れるエミ
ッタ・ゲート間電圧Ｖ_g5でバランスすることになる。こ
のとき、ゲートでの損失はＩ_g5a ×Ｖ_g5となり、Ｉ_g5a
＜＜Ｉ_g1a 、Ｖ_g5＜Ｖ_g1であるから、抵抗２３が無い場
合のＩ_g1a ×Ｖ_g1に比べて大幅に減少することになる。

【００６７】また、ゲート電流Ｉ_g5a の値はＩ_g1a より
十分小さくできるから、ゲート電流Ｉ_g を減少させ、素
子の破壊を防ぐことができる。

【００６８】以上の動作は素子の特性がばらついている
場合でも本質的に変わることがなく、理想的な電圧Ｖ_g4
よりわずかに高い電圧Ｖ_g5でバランスするため、安定し
た動作を実現できる。なお、抵抗ｒの大きさは許容でき
るゲート電流Ｉ_g5を定めれば、電界放出が始まるゲート
電圧をＶ_thとして、（Ｖ_g1−Ｖ_th）／Ｉ_g5a より大きく
すればよい。但し、抵抗値ｒが大きすぎるとエミッタ・
ゲート間のキャパシタンスによりスイッチングの動作速
度が低下するので、抵抗値ｒはできるだけ小さく設定す
るのが望ましい。

【００６９】このように、ゲート電極１と信号源５の間
に抵抗２３を接続することにより、ゲート電極１での電
力損失を減少させ、またゲート電極１に過大な電流が流
れることがないため、素子が破壊されることがない。

【００７０】なお、本実施形態においてはエミッタ２か
ら取り出された配線２２に信号源５を設ける場合を示し
たが、信号源５をゲート電極１から取り出された配線２
２に設け、抵抗２３と直列接続するものであっても本発
明を適用可能であることは勿論である。

【００７１】（第２実施形態）図３は、本発明の第２実
施形態に係る電子放出素子を用いたスイッチング回路の
全体構成を示す図である。図３中、図２に対応する部分
には同一の符号を付し、それらの詳細な説明は省略す
る。

【００７２】本実施形態のスイッチング回路は、エミッ
タ２とゲート電極１よりなる素子上にスペーサ２１を介
してアノード電極３が設けられており、内部は真空封止
されている点で第１実施形態に係るスイッチング回路と
同様である。

【００７３】本実施形態の特徴は、ゲート電極１を１つ
の円錐型エミッタ２毎に分割する。そして、その各々の
ゲート電極１から配線２２を取り出すようにする。この
エミッタ毎に取り出された１本の配線２２に１つの抵抗
３３が接続され、このように接続された複数の抵抗３３
は１つの信号源に接続される。

【００７４】このように１つの円錐型エミッタ２に１つ
の抵抗を対応させて設けたのは、電子放出素子内にある
複数のエミッタの特性がばらついている場合に対応する
ためのものである。

【００７５】この場合、抵抗３３は素子上に半導体微細
加工技術を用いて作成しても良い。なお本実施形態にお
いては、エミッタ２を接地してゲート電極１に正電圧を
与えている。また、抵抗３３を低融点金属等で作成し
て、過大なゲート電流Ｉ_g が流れたときには、接続が断
たれるようにヒューズの役割を持たせても良い。

【００７６】上記実施形態に係る電子放出素子を用いた
スイッチング回路の動作を説明する。

【００７７】信号源５によりパルス電圧が印加される
と、エミッタ２及びゲート電極１間に正電圧が印加され
る。この印加電圧によりエミッタ２先端部に大きな電界
が発生する。そして、電界放出によりエミッタ２内部の
電子は真空中に引き出される。

【００７８】一方、アノード電極３及びゲート電極１間
には電圧源４により負荷６を介して電圧Ｖ₀ が印加され
る。なお、この電圧Ｖ₀ は、ゲート電極１よりも高い正
電圧が印加される。この印加電圧により、真空中に引き
出された電子はゲート電極１付近からアノード電極３に
向けて進行し、アノード電極３で収集される。

【００７９】エミッタ２から放出される電子数はエミッ
タ２の先端に発生する電界のみで定まるが、通常、アノ
ード電極３はゲート電極１に比べて十分大きな距離を置
いて設けられるため、放出される電子数は主にゲート電
極１に向かい、アノード電極３には到達しないが、アノ
ード電圧が高くなるにつれ、ゲート電極１に向かう電子
は減少し、アノード電極３に到達する電子が増加する。
そして、アノード電圧が十分高くなると、エミッタ２か
ら放出された全ての電子がアノード電極３に到達するよ
うになる。

【００８０】また、本実施形態では１つの円錐型エミッ
タ２に対応して１つの抵抗３３を挿入し、理想に近い状
態を実現している。抵抗３３が挿入されている場合のエ
ミッタ・ゲート間に加わる電圧は、理想的な電圧Ｖ_g4よ
りわずかに大きいＶ_g5となる。なぜなら、エミッタ・ゲ
ート間に理想的な電圧Ｖ_g4よりも十分大きな電圧Ｖ_g1が
加わるとゲート電流が流れ、抵抗３３の電圧降下により
エミッタ・ゲート間に加わる電圧が減少する。抵抗３３
の電圧降下が大きすぎるとエミッタ・ゲート間電圧がＶ
_g4より小さくなり、ゲート電流Ｉ_g が流れず、抵抗３３
での電圧降下が生じなくなる。

【００８１】結局、理想的なエミッタ・ゲート間電圧Ｖ
_g4より少し高い、小さなゲート電流Ｉ_g5a が流れるエミ
ッタ・ゲート間電圧Ｖ_g5でバランスすることになる。こ
のとき、ゲートでの損失はＩ_g5a ×Ｖ_g5となり、Ｉ_g5a
＜＜Ｉ_g1a 、Ｖ_g5＜Ｖ_g1であるから、抵抗３３が無い場
合のＩ_g1a ×Ｖ_g1に比べて大幅に減少することになる。
また、ゲート電流Ｉ_g5の値はＩ_g1a より十分小さくでき
るから、ゲート電流Ｉ_g を減らし、素子の破壊を防ぐこ
とができる。

【００８２】以上の動作は円錐型エミッタ２毎になされ
るため、素子の特性がばらついている場合でも本質的に
変わることがない。すなわち、各エミッタ２毎に特性曲
線が変動している場合であっても、エミッタ２毎に対応
する抵抗３３によりそれぞれの特性曲線に応じた動作を
行う。従って、全てのエミッタ２について、理想的な電
圧Ｖ_g4よりわずかに高い電圧Ｖ_g5でバランスするため、
安定した動作を実現できる。

【００８３】このように、ゲート電極１と信号源５の間
に抵抗３３を接続することにより、ゲート電極１での電
力損失を減少させ、またゲート電極１に過大な電流が流
れることがないため、素子が破壊されることがない。

【００８４】また、１個のエミッタ２に対して１個の抵
抗３３を接続し、信号源５との間に挿入することによ
り、素子内にある複数のエミッタ２の特性がばらついて
いる場合であっても、各エミッタ２毎にそのエミッタの
特性に応じてゲート電流を減少させ、ゲート電極におけ
る電力の損失を低減し、また素子の破壊を防止すること
ができる。

【００８５】以上図示の実施の形態を参照して本発明を
説明したが、本発明はこれらの実施の形態に限定される
ものではない。例えば、素子上に複数のエミッタを含む
複数のエミッタアレイを作成し、各々のエミッタアレイ
に抵抗を挿入しても良い。すなわちこの場合、複数のエ
ミッタに１個の抵抗が対応することになる。

【００８６】また、上記第１，２実施形態では抵抗２
３，３３は電子放出素子から取り出された配線２２に接
続されている場合を示したが、電子放出素子中、すなわ
ちエミッタ２，ゲート電極１の基板上に一体的に形成さ
れている場合であってもよいことは勿論である。また、
本発明の趣旨を逸脱しない範囲で種々変更実施可能であ
る。

【００８７】（第３実施形態）図４〜図６は本発明の第
３実施形態に係る電子放出素子の製造工程を示す図であ
る。本実施形態に係る電子放出素子は、第２実施形態で
示した電子放出素子及び抵抗を半導体素子により実現し
たものである。

【００８８】まず、図４（ａ）に示すように（１００）
結晶方位のｐ型Ｓｉ基板４１を準備する。次に、このＳ
ｉ基板４１上に熱酸化ＳｉＯ₂ 膜４２をドライ酸化によ
り形成する。そして、ＳｉＯ₂ 膜４２の形成されたＳｉ
基板４１をスピンナと呼ばれる回転台に乗せ、高速で回
転させながらレジスト液を滴下する。次いで、このレジ
スト液を遠心力でＳｉＯ₂ 膜４２全面に広げ、溶媒を蒸
発させてレジスト膜を形成する。次いで、リソグラフィ
技術を用いた露光、現像等のパターニングを行った後、
パターニングされたレジストをマスクとしてＮＨ₄ Ｆ／
ＨＦ混合水溶液によりＳｉＯ₂ 膜４２をＳｉ基板４１が
露出するまでエッチングし、複数の開口部を形成する。

【００８９】次に、例えばＰ（リン）等をイオン注入し
て、ＳｉＯ₂ 膜４２の開口部に対応するＳｉ基板４１中
にｎ型領域４３を形成する。このｎ型領域４３形成後の
上面図を図７（ａ）に示す。図７（ａ）に示すようにｎ
型領域４３は、完成後にゲート電極となる例えば４μｍ
角の正方形のｎ型領域４３ａと、完成後にゲート配線と
なるｎ型領域４３ｂからなる。

【００９０】次に、図４（ｂ）に示すようにＫＯＨ水溶
液による異方性エッチングを用いて、正方形のｎ型領域
４３ａを貫通するように底部を尖らせた凹部４４を形成
する。この際、電気化学エッチングを利用して、ｎ型領
域４３ｂはエッチングされないようにする。

【００９１】この選択的エッチングは以下の手法により
行われる。電気化学エッチングは、ｐｎ接合に逆バイア
スとなるよう電圧を印加しつつ、エッチングを行うこと
により、ｐ型の部分のみをエッチングし、ｎ型の部分は
エッチングされないようにするものであり、本実施形態
では、ｎ型領域４３ｂとＳｉ基板４１のｐ型部分の間に
逆バイアスの電圧を印加している。この時、ｎ型領域４
３ｂは逆バイアスが加わっているためエッチングされな
いが、ｎ型領域４３ａはエッチングされる。これは、図
７（ａ）に示すように、ｎ型領域４３ａとｎ型領域４３
ｂとはＳｉ基板４１のｐ型部分により分離されているた
め、逆バイアスが加わらないからである。

【００９２】次に、図４（ｃ）に示すように加工された
Ｓｉ基板４１表面にレジストをスピンコートし、その後
レジストエッチバックを行い凹部４４中にのみレジスト
４５が残るようにする。そして、ＳｉＯ₂ 膜４２をエッ
チング等により除去する。

【００９３】次に、図５（ｄ）に示すように例えばＰ
（リン）をイオン注入してＳｉ基板４１の表面に浅いｎ
型領域を形成することにより抵抗層４６とする。この
際、レジスト４５がマスクになるため凹部４４にはイオ
ン注入が行われず、Ｓｉ基板４１のみに選択的にイオン
注入することができる。イオン注入の後、マスクとして
用いられたレジスト４５を除去する。

【００９４】次に、図５（ｅ）に示すように凹部４４を
含むＳｉ基板４１の表面に、ウェット酸化により所定の
膜厚の熱酸化ＳｉＯ₂ 膜４７を形成する。

【００９５】次に、図５（ｆ）に示すように凹部４４を
含むＳｉＯ₂ 膜４７表面に例えばＭｏ等の金属からなる
エミッタ材料をスパッタ法等により堆積し、エミッタ層
４８を形成する。さらに凹部４４を含むエミッタ層４８
表面に、例えば静電接着用のＡｌ等の接着層４９を形成
する。

【００９６】次に、図６（ｇ）に示すように例えば一方
の表面にＡｌ層５０を形成したガラス基板５１を用意す
る。このガラス基板５１のＡｌ層５０の形成されていな
い側の表面を接着層４９に当てる。そして、高温下で接
着層４９とガラス基板５１表面のＡｌ層５０に高電圧を
印加して静電接着を行う。この静電接着の後にＡｌ層５
０を除去する。

【００９７】次に、図６（ｈ）に示すように電気化学エ
ッチングを行いてＳｉ基板４１のｐ型部分を除去する。
なお、図６（ｈ）は図６（ｇ）の上下を反転させて示し
たものである。

【００９８】次に、図６（ｉ）に示すように、エミッタ
５２の先端部５２ａの周囲を覆う熱酸化ＳｉＯ₂ 膜４７
をエッチング除去し、電子放出素子が完成する。

【００９９】以上の製造工程により完成した電子放出素
子は、第２実施形態に示す図３の電子放出素子及び抵抗
３３を半導体素子で実現したものである。以下、その対
応関係を説明する。

【０１００】図６（ｉ）において、エミッタ５２の周囲
のｎ型領域４３ａは膜厚が厚いために抵抗が小さく、図
３ではゲート電極１となる部分である。この複数のｎ型
領域４３ａはそれぞれ分離して、膜厚が薄く抵抗の大き
な抵抗層４６の上にある。ｎ型領域４３ａの周囲の薄い
抵抗層４６は抵抗３３に対応するもので、図３と同様に
各エミッタ２に対応して抵抗３３が接続される構成とな
る。

【０１０１】また、膜厚が厚く抵抗が小さなｎ型領域４
３ｂは抵抗層４６を介してｎ型領域４３ａに電圧を与え
るためのゲート配線となる。このため、一部でエミッタ
とゲート電極が短絡してもアレイ全体が動作不能となら
ないようにすることができる。この様子を図７（ｂ）を
用いて説明する。図７（ｂ）は図６（ｉ）における完成
した電子放出素子の概略を示す上面図であり、エミッタ
−ゲート電極７１の周囲は抵抗層４６で囲まれており、
この抵抗層４６を介して配線となるｎ型領域４３ｂと接
続される構成となる。従って、それぞれのエミッタ−ゲ
ート電極７１にそれぞれ抵抗が接続され、かつそれぞれ
のエミッタ−ゲート電極７１同士が抵抗で接続された構
成となる。この構成をとる場合、例えば一部のエミッタ
−ゲート電極７１で短絡が生じた場合、そのエミッタ−
ゲート電極７１においてはゲートとエミッタの電位が等
しくなるが、この短絡したゲートと隣接するゲートの電
位は、ゲート同士に接続された抵抗によりショートしな
いために影響を受けず、正常な動作を行うことができ
る。

【０１０２】なお、スイッチング素子として使用する場
合の動作は、上記第２実施形態に示した動作と共通する
ため省略する。

【０１０３】このように、本実施形態に係る電子放出素
子によれば、第２実施形態と同様にスイッチング素子と
して使用する場合のオン時におけるゲートでの損失を小
さくし、過大なゲート電流による素子の破壊を防ぐこと
ができるとともに、一部でエミッタとゲート電極が短絡
してもアレイ全体が動作不能とならないようにすること
ができる。

【０１０４】なお、ドライ酸化によりＳｉＯ₂ 膜４２を
形成する場合を示したが、ＣＶＤ法等によりＳｉＯ₂ 膜
４２を堆積する場合でもよい。また、Ｍｏ層によりエミ
ッタ５２を形成したが、例えばＬａＢ₆ ，ＴｉＮ等のエ
ミッタ材料を用いることもできる。

【０１０５】（第４実施形態）図８〜図１０は本発明の
第４実施形態に係わる電子放出素子の製造方法を示す図
である。図８〜図１０中、図４〜図６と対応する部分に
は同一の符号を付し、それらの詳細な説明は省略する。
本実施形態に係る電子放出素子の特徴は、ゲート配線と
してＳｉではなく金属を用いたことにある。

【０１０６】まず、ｐ型Ｓｉ基板４１上に抵抗層４６を
形成し（図８（ａ））、この抵抗層４６上に熱酸化Ｓｉ
Ｏ₂ 膜４２を形成する。そして、ＳｉＯ₂ 膜４２をパタ
ーニングして複数の開口部を形成する。次に、例えばＰ
等をＳｉ基板４１中にイオン注入して複数の開口部にｎ
型領域４３ａを形成する（図８（ｂ））。

【０１０７】次に、エッチングによりｎ型領域４３ａを
貫通する底部を尖らせた凹部４４を形成し（図８
（ｃ））、さらに凹部４４を含む基板表面に熱酸化Ｓｉ
Ｏ₂ 膜４７を堆積する（図９（ｄ））。その後、第３実
施形態に示した図５（ｆ），図６（ｇ），（ｈ）と同様
にエミッタ層４８，接着層４９，ガラス基板５１，Ａｌ
層５０を形成し、Ｓｉ基板４１を除去する（図９
（ｅ），（ｆ），図１０（ｇ））。ここまでに示した工
程において、第３実施形態と異なるのは、抵抗層４６を
凹部４４形成前に形成し、ｎ型領域４３ｂを形成しない
点である。

【０１０８】次に、第３実施形態ではｎ型領域４３ｂに
よりゲート配線を形成した代わりに、例えばＡｌの配線
によりゲート配線８１を形成する（図１０（ｈ））。こ
れはＡｌを成膜後、パターニングして形成される。この
点が本実施形態の特徴である。その後、図６（ｉ）と同
様に、エミッタ５２の先端部５２ａの周囲を覆うＳｉＯ
₂ 膜４７を除去して電子放出素子が完成する（図１０
（ｉ））。

【０１０９】本実施形態に係る電子放出素子をスイッチ
ング素子として使用する場合の動作は上記第２実施形態
と共通するが、第３実施形態に示した電子放出素子とは
以下の点が異なる。すなわち、ゲート配線８１として第
３実施形態に示したｎ型領域４３ｂではなくＡｌ等の金
属を用いる。これにより、ゲート配線８１における電位
降下がより少なくなる。従って、例えば形成すべき電子
放出素子自体の大きさが大きく、膜厚を厚くすることに
より配線として作用するゲート配線８１が第３実施形態
におけるｎ型領域４３ｂによっては電位降下が無視でき
ないような場合に特に有効である。

【０１１０】（第５実施形態）図１１〜図１３は本発明
の第５実施形態に係わる電子放出素子の製造方法を示す
図である。図１１〜図１３中、図４〜図６と対応する部
分には同一の符号を付し、それらの詳細な説明は省略す
る。本実施形態に係る電子放出素子の特徴は、ゲート電
極，抵抗層及びゲート配線にＳｉではなく金属を用いた
ことにある。また、ゲート同士が抵抗で接続されない構
成である点で、第３，４実施形態と異なる。

【０１１１】まず、ｐ型Ｓｉ基板４１上に熱酸化ＳｉＯ
₂ 膜４２を形成し、パターニングにより複数の開口部を
形成する。そして、エッチングにより凹部４４を形成し
（図１１（ａ））、さらに凹部４４の表面に熱酸化Ｓｉ
Ｏ₂ 膜４７を形成する。その後、第３実施形態に示す図
５（ｆ），図６（ｇ），（ｈ）と同様にエミッタ層４
８，接着層４９，ガラス基板５１，Ａｌ層５０を形成
し、ＳｉＯ₂ 膜４７を残してＳｉ基板４１を除去する
（図１１（ｃ），図１２（ｄ））。

【０１１２】次に、ＳｉＯ₂ 膜４７を覆うようにＡｌ等
の金属からなるゲート層１１１を成膜する（図１２
（ｅ））。

【０１１３】次に、レジスト１１２をスピンコートし、
ゲート層１１１の先端部が露出するまでレジスト１１２
をエッチバックする（図１２（ｆ））。

【０１１４】次に、露出したゲート層１１１の先端部を
エッチングにより除去してＳｉＯ₂膜４７の先端部を露
出し、レジスト１１２を除去する（図１３（ｇ））。

【０１１５】次に、ゲート層１１１のパターニングを行
う。すなわち、ゲート層１１１の一部をエッチングによ
り薄くして抵抗層１１１ａを形成する（図１３
（ｈ））。これにより、ＳｉＯ₂ 膜４７先端部の周りを
囲む１１１ｂがゲート電極、１１１ｃはゲート配線部と
なる。

【０１１６】この工程は、ゲート層１１１を２層構造と
し、まず抵抗層１１１ａとなる高抵抗の金属を薄く成膜
し、次に電極、配線となる低抵抗の金属を厚く成膜し、
抵抗層とする部分の低抵抗金属をパターニング後、エッ
チングにより除去してもよい。この場合、抵抗層の厚み
の制御が容易となる。

【０１１７】次に、エミッタ５２の先端部５２ａの周囲
を覆う熱酸化ＳｉＯ₂ 膜４７をエッチング除去してエミ
ッタ層４８を露出することにより電子放出素子が完成す
る（図１３（ｉ））。

【０１１８】本実施形態に係る電子放出素子をスイッチ
ング素子として使用する場合の動作は、ゲート同士を抵
抗で接続していないことによる動作を除けば上記第２実
施形態と共通する。また第４実施形態に示したものと同
様に、ゲート配線１１１ｃはＡｌ等の金属からなるた
め、ゲート配線部における電位降下が無視できないよう
な場合に有効である。

【０１１９】なお、本実施形態ではゲート同士を抵抗で
接続しない構成としたが、領域１１１ｂ間をエッチング
して薄くすることにより、第３，４実施形態と同様にゲ
ート同士を抵抗で接続することもできる。

【０１２０】（第６実施形態）図１４は本発明の第６実
施形態に係わる電子放出素子を示す上面図である。図１
４中、図４〜図６と対応する部分には同一の符号を付
し、それらの詳細な説明は省略する。

【０１２１】本実施形態に係る電子放出素子は、抵抗層
４６の効果を高くするため、抵抗層４６を２段挿入した
ものである。図１４中、７１はエミッタと、エミッタを
囲む低抵抗のゲート電極とを模式的に示したもので、４
６ａは１段目の抵抗層、４３ｂ₁ は１段目のｎ型領域
で、ゲート配線として動作する部分、４６ｂは薄いライ
ン状の抵抗層をパターニングしてライン長方向の幅を小
さくすることにより、抵抗を大きくした２段目の抵抗
層、４３ｂ₂ は２段目のｎ型領域で、ゲート配線として
動作する部分、４７はＳｉＯ₂ 膜である。このような構
成を持つ電子放出素子は図４〜図１３に示す電子放出素
子の作製方法を用いて容易に作製できる。なお、説明の
便宜のため、ゲート配線となるｎ型領域４３ｂのライン
長方向を縦方向、ライン幅方向を横方向とする。

【０１２２】このような２段の抵抗層４６ａ及び４６ｂ
を有する構成の場合、抵抗層４６ａの横方向の幅を小さ
く形成できる。すなわち、第３実施形態の図７（ｂ）に
示した構成によると、抵抗層４６は１段であり、複数の
エミッタ−ゲート電極７１のうち、ｎ型領域４３ｂ₁ に
最も近いものの抵抗は、抵抗層４６ａの横方向の幅に依
存する。従って、このようなエミッタ−ゲート電極７１
に接続される抵抗を所定の大きさに保持するためには、
最も外側に位置するエミッタ−ゲート電極７１とゲート
配線となるｎ型領域４３ｂ₁ との幅を所定の幅よりも大
きくする必要がある。なお、所定の幅とは、第２実施形
態に示したようにスイッチング素子として動作させる際
に、抵抗３３が有効に動作するような抵抗値に保持する
ための幅をいう。

【０１２３】これに対して、本実施形態では、２段目の
抵抗層４６ｂはＳｉＯ₂ 膜４７の間に縦方向に関して細
い幅で形成されているため、その抵抗層４６ｂの横方向
に大きな幅をとることなく抵抗値を大きくすることがで
きる。結果として、抵抗層４６ａ自体の抵抗は第３実施
形態ほど大きく保持する必要がなく、ゲート配線に最も
近く配置されたエミッタ−ゲート電極７１とゲート配線
との幅を小さくとった場合でも第３実施形態と同様の効
果が得られる。

【０１２４】なお、本実施形態では抵抗層を２段に直列
接続する場合を示したが、３段以上に接続する場合であ
っても同様に本発明を適用できる。

【０１２５】（第７実施形態）図１５は本発明の第７実
施形態に係わる電子放出素子を示す上面図である。図１
５中、図４〜図６と対応する部分には同一の符号を付
し、それらの詳細な説明は省略する。

【０１２６】本実施形態に係る電子放出素子は、例えば
第３実施形態では、アレイ中央付近にあるエミッタでは
抵抗層の効果が大きく、アレイ端部にあるエミッタでは
抵抗層の効果が小さいという問題を解決するためのもの
である。

【０１２７】第３実施形態の図７（ｂ）に示したエミッ
タ−ゲート電極７１は抵抗層４６上に島状に形成されて
いるが、抵抗層４６の領域の中心部に位置するものと周
辺部に位置するものとでは、ゲート配線となるｎ型領域
４３ｂとの距離が異なる。従って、それぞれのゲート電
極とゲート配線間の抵抗値にはばらつきが生じる。

【０１２８】これに対して、本実施形態に係る電子放出
素子では、図１５に示すように、ゲート配線となるｎ型
領域４３ｂと、エミッタ−ゲート電極７１は、抵抗層４
６を挟んで形成され、エミッタ−ゲート電極７１は複数
個アレイ状に配置されている点で図７（ｂ）に示したも
のと共通するが、それぞれのエミッタ−ゲート電極７１
はｎ型領域４３ｂまで均一な距離を保つ。従って、それ
ぞれのエミッタ−ゲート電極７１に接続される抵抗値は
均一な値をもつこととなり、それぞれのエミッタ−ゲー
ト電極７１は均一なスイッチング動作を行うことができ
る。

【０１２９】なお、図１５には複数のエミッタ−ゲート
電極７１を示し、それぞれがｎ型領域と均一な距離を保
つ場合を示したが、実際に製造される電子放出素子の有
するエミッタ数は図１５に示す数には限定されず、１万
個を越えるエミッタを有する場合もある。この場合に
は、それぞれが均一な距離を保つ電子放出素子を作成す
るのは困難であり、必ずしも全く同一な距離を保つ必要
がない。ゲート配線から見て、最も遠くのエミッタと最
も近くのエミッタとの抵抗値の差が所定の値に収まれ
ば、本実施形態とほぼ同様の効果を奏することができ
る。

【０１３０】以上図示の実施の形態を参照して本発明を
説明したが、本発明はこれらの実施の形態に限定される
ものではない。本発明の趣旨を逸脱しない範囲で種々変
更実施可能である。

【０１３１】

【発明の効果】本発明の電子放出素子及びそれを用いた
スイッチング回路によれば、ゲートとゲートに加える信
号の間に抵抗を挿入し、ゲート電流がほとんど流れない
ようにゲートに実効的に加える電圧を変化させるため、
ゲートでの電力の損失を小さくでき、また素子が破壊さ
れにくくすることが可能である。

【図面の簡単な説明】

【図１】本発明の一実施形態における電子放出素子の製
造工程を示す横断面図。

【図２】同実施形態における電子放出素子を用いたスイ
ッチング回路の全体構成を示す図。

【図３】本発明の第２実施形態に係る電子放出素子を用
いたスイッチング回路の全体構成を示す図。

【図４】本発明の第１の実施の形態に係わる電子放出素
子の製造方法を示す図。

【図５】同実施形態における電子放出素子の製造方法を
示す図。

【図６】同実施形態における電子放出素子の製造方法を
示す図。

【図７】同実施形態における電子放出素子の上面図。

【図８】本発明の第２の実施の形態に係わる電子放出素
子の製造方法を示す図。

【図９】同実施形態における電子放出素子の製造方法を
示す図。

【図１０】同実施形態における電子放出素子の製造方法
を示す図。

【図１１】本発明の第２の実施の形態に係わる電子放出
素子の製造方法を示す図。

【図１２】同実施形態における電子放出素子の製造方法
を示す図。

【図１３】同実施形態における電子放出素子の製造方法
を示す図。

【図１４】本発明の第４の実施の形態に係わる電子放出
素子を示す上面図。

【図１５】本発明の第５の実施の形態に係わる電子放出
素子を示す上面図。

【図１６】従来のスイッチング回路の全体構成及びＶ−
Ｉ特性を示す図。

【図１７】従来のスイッチング回路の全体構成及びＶ−
Ｉ特性を示す図。

【図１８】本発明の対象とする電子放出素子の全体構成
を示す横断面図。

【図１９】従来のエミッタ側に抵抗層を挿入した電子放
出素子を説明するための図。

【符号の説明】

１…ゲート電極 ２…エミッタ ３…アノード電極 ４…電圧源 ５…信号源 ６…負荷 １１…Ｓｉ単結晶基板 １２…ＳｉＯ₂ 層 １３，１６…Ｍｏ層 １４…ホール １５…Ａｌ層 １７…円錐型エミッタ ２１…スペーサ ２２…配線 ２３，３３…抵抗 ４１…ｐ型Ｓｉ基板 ４２，４７…熱酸化ＳｉＯ₂ 膜 ４３…ｎ型領域 ４４…凹部 ４５，１１２…レジスト ４６…抵抗層 ４８…エミッタ層 ４９…接着層 ５０…Ａｌ層 ５１…ガラス基板 ５２…エミッタ ５２ａ…先端部 ７１…エミッタ−ゲート電極 ８１…ゲート配線 １１１…ゲート層

フロントページの続き (72)発明者 中山 和也 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平５−144370（ＪＰ，Ａ) 特開 平６−20592（ＪＰ，Ａ) 特開 平８−236013（ＪＰ，Ａ) 特開 平８−195175（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01J 19/24 H01J 1/304 H01J 9/02

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】信号源、電圧源及び負荷を含む直列回路に
   直列接続された複数の電子放出素子を有するスイッチン
   グ回路であって、 電界が与えられた際に電子を放出するエミッタ電極と、 前記エミッタ電極に対して正の電圧が前記信号源から印
   加された場合に前記エミッタ電極から放出される電子を
   引き出すゲート電極と、 前記負荷に接続され、前記ゲート電極から引き出された
   電子を収集してアノード電流を流すアノード電極と、 前記信号源及び前記ゲート電極間に接続されたゲート抵
   抗とを具備してなり、 前記スイッチング回路は、前記アノードの電圧の増加に
   応じて前記アノード電流が増加する線形領域と、一定の
   アノード電流を示す飽和領域とを有する前記負荷のＶ−
   Ｉ特性を有し、 前記ゲート抵抗は、前記複数の電子放出素子のすべてが
   前記線形領域でオン状態にスイッチングされるゲート電
   圧を生成する抵抗を有するスイッチング回路。
2. 【請求項２】信号源、電圧源及び負荷を含む直列回路に
   直列接続された電子放出素子を有するスイッチング回路
   であって、電界が与えられた際に電子を放出するエミッタ電極と、 前記エミッタ電極に対して正の電圧が前記信号源から印
   加された場合に前記エミッタ電 極から放出される電子を
   引き出すゲート電極と、前記負荷に接続され、前記ゲート電極から引き出された
   電子を収集してアノード電流を 流すアノード電極と、前記信号源及び前記ゲート電極間に接続されたゲート抵
   抗とを具備してなり、 前記スイッチング回路は、前記アノードの電圧の増加に
   応じて前記アノード電流が増加 する線形領域と、一定の
   アノード電流を示す飽和領域とを有する前記負荷のＶ−
   Ｉ特性を有し、前記ゲート抵抗は、前記電子放出素子が前記線形領域で
   オン状態にスイッチングされる ゲート電圧を生成し、前
   記負荷のＶ−Ｉ特性及び前記アノード電流のＶ−Ｉ特性
   の関係により決定されるゲート電圧よりも高い電圧を前
   記ゲート電極に印加する抵抗を有するスイッチング回
   路。
3. 【請求項３】信号源、電圧源及び負荷を含む直列回路に
   直列接続された電子放出素子を有するスイッチング回路
   であって、電界が与えられた際に電子を放出するエミッタ電極と、 前記エミッタ電極に対して正の電圧が前記信号源から印
   加された場合に前記エミッタ電 極から放出される電子を
   引き出すゲート電極と、前記負荷に接続され、前記ゲート電極から引き出された
   電子を収集してアノード電流を 流すアノード電極と、前記信号源及び前記ゲート電極間に接続されたゲート抵
   抗とを具備してなり、 前記スイッチング回路は、前記アノードの電圧の増加に
   応じて前記アノード電流が増加 する線形領域と、一定の
   アノード電流を示す飽和領域とを有する前記負荷のＶ−
   Ｉ特性を有し、前記ゲート抵抗は、前記電子放出素子が前記線形領域で
   オン状態にスイッチングされる ゲート電圧を生成し、Ｉ
   ｇ５ａがゲート電流、Ｖｔｈが前記エミッタ電極が電子
   放出を開始するゲート電圧、ＶｇＩがゲート電圧である
   場合に、（ＶｇＩ−Ｖｔｈ）／Ｉｇ５ａよりも高い抵抗
   であるスイッチング回路。
4. 【請求項４】前記エミッタ電極、前記ゲート電極及び前
   記ゲート抵抗は基板上に一体的に形成されている請求項
   １に記載のスイッチング回路。
5. 【請求項５】信号源、電圧源及び負荷を有する直列回路
   に直列接続された電子放出素子を含む電力スイッチング
   回路であって、 電界が与えられた際に電子を放出するエミッタ電極と、 前記エミッタ電極に対して正の電圧が前記信号源から印
   加された場合に前記エミッタ電極から放出される電子を
   引き出すゲート電極と、 前記負荷に接続され、前記ゲート電極から引き出された
   電子を収集し、アノード電流を流すアノード電極と、 前記ゲート電極及び前記エミッタ電極に接続され、前記
   ゲート電極を流れるゲート電流を前記アノード電流を変
   化させずに減少させる回路であって、前記信号源及び前
   記ゲート電極の間にゲート抵抗を有し、前記負荷のＶ−
   Ｉ特性において前記アノード電圧の増加に応じて前記ア
   ノード電流が増加する特性を有する線形領域で前記スイ
   ッチング回路がオンされるゲート電圧を生成する抵抗を
   有する制御回路と を具備する電力スイッチング回路。
6. 【請求項６】負荷をスイッチングさせるスイッチング回
   路であって、 電界が与えられた際に電子を放出するエミッタ電極と、
   前記エミッタ電極から放出された電子を引き出すゲート
   電極と、前記ゲート電極から引き出された電子を収集す
   るアノード電極からなる電子放出素子と、 前記エミッタ電極に対して正の電圧を前記ゲート電極に
   印加する信号源と、 前記信号源と前記ゲート電極の間に直列接続され、前記
   負荷のＶ−Ｉ特性において前記アノード電圧の増加に応
   じて前記アノード電流が増加する特性を有する線形領域
   で前記スイッチング回路がオンされるゲート電圧を生成
   する抵抗を有するゲート抵抗と、 前記負荷に直列接続され、前記アノード電極に対して前
   記ゲート電極よりも高い正の電圧を印加する電圧源と を具備してなるスイッチング回路。
7. 【請求項７】電界が与えられた際に電子を放出するエミ
   ッタ電極と、 前記エミッタ電極に対して正の電圧が信号源から印加さ
   れた場合に前記エミッタ電極から放出される電子を引き
   出すゲート電極と、 負荷に接続され、前記ゲート電極から引き出された電子
   を収集し、アノード電流を流すアノード電極と、 前記信号源と前記ゲート電極の間に接続され、前記アノ
   ードを流れるアノード電流を変化させることなくゲート
   電流を減少させるものであって、前記ゲート電極を流れ
   るゲート電流により生じる電圧降下を利用してゲート電
   圧を下げ、前記負荷のＶ−Ｉ特性及び前記アノード電流
   のＶ−Ｉ特性の関係により決定されるゲート電圧よりも
   高いゲート電圧を前記ゲート電極に印加する抵抗を有す
   るゲート抵抗とを具備してなり、 前記ゲート抵抗は、Ｉ _g5a がゲート電流、Ｖ _th が前記エ
   ミッタ電極が電子放出を開始するゲート電圧、Ｖ _gI がゲ
   ート電圧である場合に、（Ｖ _gI −Ｖ _th ）／Ｉ _g5a よりも
   高い抵抗である電子放出素子。
8. 【請求項８】電界が与えられた際に電子を放出するエミ
   ッタ電極と、 信号源から、前記エミッタ電極に対して正の電圧が印加
   された場合に前記エミッタ電極から放出される電子を引
   き出すゲート電極と、 負荷に接続され、前記ゲート電極から引き出された電子
   を収集し、アノード電流を流すアノード電極と、 前記信号源と前記ゲート電極の間に接続され、前記アノ
   ードを流れるアノード電流を変化させることなく、前記
   ゲート電極を流れる電流を減少させ、前記ゲート電流に
   より生じる電圧降下を利用することによりゲート電圧を
   下げるゲート抵抗とを備え、 前記エミッタ電極は２次元平面に配置された複数のエミ
   ッタ素子を有し、前記ゲート電極は少なくとも一つの前
   記エミッタ素子にそれぞれ提供された複数のゲート素子
   を有し、前記ゲート抵抗は前記ゲート素子と前記信号源
   の間に接続された複数の抵抗素子を有し、 前記抵抗素子は前記負荷のＶ−Ｉ特性及び前記アノード
   電極のＶ−Ｉ特性の関係により決定されるゲート電圧よ
   りも高いゲート電圧を前記ゲート電極に印加する抵抗を
   有し、 前記抵抗素子は、Ｉ _g5a がゲート電流、Ｖ _th が前記エミ
   ッタ電極が電子放出を 開始するゲート電圧、Ｖ _gI がゲー
   ト電圧である場合に、（Ｖ _gI −Ｖ _th ）／Ｉ _g5a よりも高
   い抵抗を有する電子放出素子。
9. 【請求項９】電界が与えられた際に電子を放出するエミ
   ッタ電極と、前記エミッタ電極から放出された電子を引
   き出すゲート電極と、前記ゲート電極から引き出された
   電子を収集するアノード電極とを有する電子放出素子
   と、 前記エミッタ電極に対して正の電圧を前記ゲート電極に
   印加する信号源と、 前記信号源と前記ゲート電極の間に直列接続され、前記
   アノードを流れるアノード電流を変化させることなく前
   記ゲート電極に流れるゲート電流を減少させ、前記ゲー
   ト電流により生じる電圧降下を用いることによりゲート
   電圧を下げるゲート抵抗と、 前記アノード電極に対して前記ゲート電圧よりも高い正
   の電圧を印加する電圧源と、 前記電圧源に直列接続された負荷とを備え、 前記ゲート抵抗は、前記負荷のＶ−Ｉ特性及び前記アノ
   ード電流のＶ−Ｉ特性の関係により決定されるゲート電
   圧よりも高いゲート電圧を前記ゲート電極に印加する抵
   抗であり、 前記ゲート抵抗は、Ｉ _g5a がゲート電流、Ｖ _th が前記エ
   ミッタ電極が電子放出を開始するゲート電圧、Ｖ _gI がゲ
   ート電圧である場合に、（Ｖ _gI −Ｖ _th ）／Ｉ _g5a よりも
   高い抵抗を有するスイッチング回路。
10. 【請求項１０】電界が与えられた際に電子を放出するエ
    ミッタ電極と、前記エミッタ電極から放出された電子を
    引き出すゲート電極と、前記ゲート電極から引き出され
    た電子を収集するアノード電極とを有する電子放出素子
    と、 前記エミッタ電極に対して正の電圧を前記ゲート電極に
    印加する信号源と、 前記信号源と前記ゲート電極の間に直列接続され、前記
    アノードを流れるアノード電流を変化させることなく前
    記ゲート電極に流れるゲート電流を減少させ、前記ゲー
    ト電流により生じる電圧降下を用いることによりゲート
    電圧を下げるゲート抵抗と、 前記アノード電極に対して前記ゲート電圧よりも高い正
    の電圧を印加する電圧源と、 前記電圧源に直列接続された負荷とを備え、 前記エミッタ電極は２次元平面に配置された複数のエミ
    ッタ素子を有し、前記ゲート電極は少なくとも一つの前
    記エミッタ素子にそれぞれ提供される複数のゲート素子
    を有し、前記ゲート抵抗は前記ゲート素子と前記信号源
    の間に接続された複数の抵抗素子を有し、 前記抵抗素子は、前記負荷のＶ−Ｉ特性及び前記アノー
    ド電流のＶ−Ｉ特性の関係により決定されるゲート電圧
    よりも高いゲート電圧を前記ゲート電極に印加する抵抗
    を有し、 前記ゲート素子は、Ｉ _g5a がゲート電流、Ｖ _th が前記エ
    ミッタ電極が電子放出を開始するゲート電圧、Ｖ _gI がゲ
    ート電圧である場合に、（Ｖ _gI −Ｖ _th ）／Ｉ _g5a よりも
    高い抵抗を有するスイッチング回路。