JPH11162326A - 電界電子放出素子 - Google Patents
電界電子放出素子Info
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- JPH11162326A JPH11162326A JP32353397A JP32353397A JPH11162326A JP H11162326 A JPH11162326 A JP H11162326A JP 32353397 A JP32353397 A JP 32353397A JP 32353397 A JP32353397 A JP 32353397A JP H11162326 A JPH11162326 A JP H11162326A
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- JP
- Japan
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- layer
- emitter
- electrode
- base electrode
- emission device
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Abstract
(57)【要約】
【課題】電界放射型の電子放出素子において、均一なエ
ミッション特性を得る。 【解決手段】絶縁基板１と、絶縁基板１上に形成された
ベース電極３と、ベース電極３上に形成されエッジ部分
から電子を放出するエミッタ６と、エミッタ６の外側に
所定の間隔を隔てて形成された絶縁層１０と、絶縁層１
０の上部に形成され電子を引き出すための電圧を印加さ
れるゲート電極１１とを備えた電界電子放出素子におい
て、エミッション時の異常放電や過剰電流を制御するた
めのフィードバック抵抗層９を形成した。抵抗層９はベ
ース電極３を構成するクロム電極の間隙に形成されたシ
リコン膜よりなり、クロム電極の幅と距離によりシリコ
ン膜の抵抗値を制御し得る構造とした。
ミッション特性を得る。 【解決手段】絶縁基板１と、絶縁基板１上に形成された
ベース電極３と、ベース電極３上に形成されエッジ部分
から電子を放出するエミッタ６と、エミッタ６の外側に
所定の間隔を隔てて形成された絶縁層１０と、絶縁層１
０の上部に形成され電子を引き出すための電圧を印加さ
れるゲート電極１１とを備えた電界電子放出素子におい
て、エミッション時の異常放電や過剰電流を制御するた
めのフィードバック抵抗層９を形成した。抵抗層９はベ
ース電極３を構成するクロム電極の間隙に形成されたシ
リコン膜よりなり、クロム電極の幅と距離によりシリコ
ン膜の抵抗値を制御し得る構造とした。
Description
【０００１】
【発明の属する技術分野】本発明は、平板形表示装置な
どにおいて電子源として用いられる電界電子放出素子に
関するものである。
どにおいて電子源として用いられる電界電子放出素子に
関するものである。
【０００２】
【従来の技術】最近、平板形表示装置などの電子源とし
て電界放射型の電子放出素子が研究開発されている。平
板形表示装置では、面積の比較的大きい発光面に対して
電子線を均一に照射することが要求されるので、この種
の用途に用いる電子放出素子では、多数の電界放射型の
陰極をアレイ状に配列することにより、冷陰極アレイと
して形成することが提案されている（Ｔｅｃｈｎｉｃａ
ｌ Ｄｉｇｅｓｔ ｏｆＩＶＭＣ ９１，Ｎａｇａｈａ
ｍａ １９９１，ｐ．５０（社）日本電子工業振興協
会、真空マイクロエレクトロニクス調査報告書Ｉ、１９
９２年３月、ｐ．３５〜３９等参照）。
て電界放射型の電子放出素子が研究開発されている。平
板形表示装置では、面積の比較的大きい発光面に対して
電子線を均一に照射することが要求されるので、この種
の用途に用いる電子放出素子では、多数の電界放射型の
陰極をアレイ状に配列することにより、冷陰極アレイと
して形成することが提案されている（Ｔｅｃｈｎｉｃａ
ｌ Ｄｉｇｅｓｔ ｏｆＩＶＭＣ ９１，Ｎａｇａｈａ
ｍａ １９９１，ｐ．５０（社）日本電子工業振興協
会、真空マイクロエレクトロニクス調査報告書Ｉ、１９
９２年３月、ｐ．３５〜３９等参照）。
【０００３】図４は、このような従来の電界電子放出素
子の断面図である。図中、１は平板状のガラスからなる
絶縁基板、２はイオンエッチングの際のストップ層、３
はクロムからなるベース電極、５はシリコンからなる抵
抗層、６はタングステンからなるエミッタ、１０は二酸
化珪素からなる絶縁層、１１はクロムからなるゲート電
極である。なお、Ｇはエミッタ６とゲート電極１１との
間に形成される空隙である。
子の断面図である。図中、１は平板状のガラスからなる
絶縁基板、２はイオンエッチングの際のストップ層、３
はクロムからなるベース電極、５はシリコンからなる抵
抗層、６はタングステンからなるエミッタ、１０は二酸
化珪素からなる絶縁層、１１はクロムからなるゲート電
極である。なお、Ｇはエミッタ６とゲート電極１１との
間に形成される空隙である。
【０００４】このような構成の電界電子放出素子は、以
下のようにして製造される。まず、図５（ａ）に示すよ
うに、ガラス板からなる絶縁基板１の上面に、アルミナ
（Ａｌ2 Ｏ3 ）からなるイオンエッチングのストップ層
２を電子ビーム蒸着により形成し、続いてストップ層２
の上に、クロム（Ｃｒ）を用いてベース電極３となるベ
ース層を電子ビーム蒸着によって形成し、さらに、ベー
ス層の上に抵抗層５であるシリコン（Ｓｉ）層、エミッ
タ層６であるタングステン（Ｗ）層、剥離層７であるア
ルミニウム（Ａｌ）層を順次スパッタリングにより蒸着
させて形成する。
下のようにして製造される。まず、図５（ａ）に示すよ
うに、ガラス板からなる絶縁基板１の上面に、アルミナ
（Ａｌ2 Ｏ3 ）からなるイオンエッチングのストップ層
２を電子ビーム蒸着により形成し、続いてストップ層２
の上に、クロム（Ｃｒ）を用いてベース電極３となるベ
ース層を電子ビーム蒸着によって形成し、さらに、ベー
ス層の上に抵抗層５であるシリコン（Ｓｉ）層、エミッ
タ層６であるタングステン（Ｗ）層、剥離層７であるア
ルミニウム（Ａｌ）層を順次スパッタリングにより蒸着
させて形成する。
【０００５】次に、図５（ｂ）に示すように、アルミニ
ウム層７まで形成した基板１に、スピンコーティングに
よってフォトレジストを塗布し、マスクを密着させて露
光することにより、エミッタの形（ここでは星形）をし
たフォトレジストパターン８を形成する。そして、この
フォトレジストパターン８を用いて、反応性イオンエッ
チング（ＲＩＥ）により剥離層７であるアルミニウム層
のエッチングを行う（図５（ｃ）参照）。
ウム層７まで形成した基板１に、スピンコーティングに
よってフォトレジストを塗布し、マスクを密着させて露
光することにより、エミッタの形（ここでは星形）をし
たフォトレジストパターン８を形成する。そして、この
フォトレジストパターン８を用いて、反応性イオンエッ
チング（ＲＩＥ）により剥離層７であるアルミニウム層
のエッチングを行う（図５（ｃ）参照）。
【０００６】次に、剥離層７をマスクとして反応性イオ
ンエッチング（ＲＩＥ）により、エミッタ層６であるタ
ングステン層、抵抗層５であるシリコン層をパターンニ
ングする。エミッタ層６であるタングステン層、抵抗層
５であるシリコン層を反応性イオンエッチングする際
に、条件を調整して等方性エッチングの傾向を持たせる
ことによって、剥離層７であるアルミニウム層をエミッ
タ層６であるタングステン層に比べてオーバーハングさ
せて、つまり、エミッタ層６と抵抗層５を剥離層７より
も小さく形成し、断面が略きのこ状となるように形成す
る（図５（ｄ）参照）。この剥離層７とエミッタ層６と
の大きさの差の部分が、素子におけるエミッタ層６と電
子引き出し層であるゲート電極１１との微小の空隙Ｇを
形成する（図２参照）。
ンエッチング（ＲＩＥ）により、エミッタ層６であるタ
ングステン層、抵抗層５であるシリコン層をパターンニ
ングする。エミッタ層６であるタングステン層、抵抗層
５であるシリコン層を反応性イオンエッチングする際
に、条件を調整して等方性エッチングの傾向を持たせる
ことによって、剥離層７であるアルミニウム層をエミッ
タ層６であるタングステン層に比べてオーバーハングさ
せて、つまり、エミッタ層６と抵抗層５を剥離層７より
も小さく形成し、断面が略きのこ状となるように形成す
る（図５（ｄ）参照）。この剥離層７とエミッタ層６と
の大きさの差の部分が、素子におけるエミッタ層６と電
子引き出し層であるゲート電極１１との微小の空隙Ｇを
形成する（図２参照）。
【０００７】次に、図５（ｅ）に示すように、前記絶縁
基板１の上側から絶縁層１０となる二酸化珪素（ＳｉＯ
2 ）、および電子引き出し層であるゲート電極１１とな
るクロム層を電子ビーム蒸着させ、最後に、剥離層７で
あるアルミニウム層を溶解除去（リフトオフ）すること
により、電子放出素子を製造している（図５（ｆ）参
照）。
基板１の上側から絶縁層１０となる二酸化珪素（ＳｉＯ
2 ）、および電子引き出し層であるゲート電極１１とな
るクロム層を電子ビーム蒸着させ、最後に、剥離層７で
あるアルミニウム層を溶解除去（リフトオフ）すること
により、電子放出素子を製造している（図５（ｆ）参
照）。
【０００８】最後にゲート部分とエミッタ部分を保護す
るためのレジストを塗布し、フォトリソ工程を経て、シ
リコン抵抗層上部のタングステンをエッチングにより除
去して最終形状を得る。
るためのレジストを塗布し、フォトリソ工程を経て、シ
リコン抵抗層上部のタングステンをエッチングにより除
去して最終形状を得る。
【０００９】従来、このようにして形成されたエミッタ
は、形状のばらつきや、エミッタの表面状態によってエ
ミッション特性にばらつきを生じる。これを解決するた
めにフィードバック抵抗層の挿入が提案されている。上
述の構造においても、抵抗層を得るためにＳｉ層を形成
しているが、膜厚が１μｍ以下と薄いため、十分な抵抗
値を得られていない。
は、形状のばらつきや、エミッタの表面状態によってエ
ミッション特性にばらつきを生じる。これを解決するた
めにフィードバック抵抗層の挿入が提案されている。上
述の構造においても、抵抗層を得るためにＳｉ層を形成
しているが、膜厚が１μｍ以下と薄いため、十分な抵抗
値を得られていない。
【００１０】
【発明が解決しようとする課題】ところで、電界放出型
の電極は、マイクロ波真空管や薄型の表示装置などのい
わゆる真空マイクロエレクトロニクスデバイスの電子放
出エミッタとして必要不可欠の構成要素である。電界電
子放出素子のエミッタの特性を支配する要因は、従来よ
りファウラーノルドハイムの式に当てはまると言われて
おり、パラメータとしては、エミッタの材質（エミッタ
表面の仕事関数）、先端形状、エミッタ・ゲート間の距
離、温度などに影響される。
の電極は、マイクロ波真空管や薄型の表示装置などのい
わゆる真空マイクロエレクトロニクスデバイスの電子放
出エミッタとして必要不可欠の構成要素である。電界電
子放出素子のエミッタの特性を支配する要因は、従来よ
りファウラーノルドハイムの式に当てはまると言われて
おり、パラメータとしては、エミッタの材質（エミッタ
表面の仕事関数）、先端形状、エミッタ・ゲート間の距
離、温度などに影響される。
【００１１】真空に放出される電子の電流密度は以下の
式で表される。 ｊ＝ＡＦ2 ／φ・ｅｘｐ（−Ｂφ3/2 ／Ｆ） ， Ｆ
＝βＶ ただし、Ａ、Ｂは定数、βは電圧を電界に変換する定数
で電極の先端形状に依存する。φは電極の仕事関数、Ｂ
は温度に依存した定数である。
式で表される。 ｊ＝ＡＦ2 ／φ・ｅｘｐ（−Ｂφ3/2 ／Ｆ） ， Ｆ
＝βＶ ただし、Ａ、Ｂは定数、βは電圧を電界に変換する定数
で電極の先端形状に依存する。φは電極の仕事関数、Ｂ
は温度に依存した定数である。
【００１２】このエミッタが比較的低い印加電圧でエミ
ッションを可能としているのは、エミッタの先端形状を
先鋭化したことと、エミッタ・ゲート間の距離をミクロ
ンオーダーまで微小化したことが大きく寄与している。
従って、目的とするエミッタ特性を得るためには、半導
体プロセス技術で培われた薄膜微細加工技術によって達
成しうる微細構造が必要である。放出電流はエミッタの
先端の形状、仕事関数、電界強度によって決まる。しか
しながらプロセスのばらつきにより均一なエミッション
特性を得ることは難しかった。
ッションを可能としているのは、エミッタの先端形状を
先鋭化したことと、エミッタ・ゲート間の距離をミクロ
ンオーダーまで微小化したことが大きく寄与している。
従って、目的とするエミッタ特性を得るためには、半導
体プロセス技術で培われた薄膜微細加工技術によって達
成しうる微細構造が必要である。放出電流はエミッタの
先端の形状、仕事関数、電界強度によって決まる。しか
しながらプロセスのばらつきにより均一なエミッション
特性を得ることは難しかった。
【００１３】本発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、電界放射型の電子
放出素子において、均一なエミッション特性を得ること
にある。
のであり、その目的とするところは、電界放射型の電子
放出素子において、均一なエミッション特性を得ること
にある。
【００１４】
【課題を解決するための手段】本発明にあっては、上記
の課題を解決するために、絶縁基板１と、前記絶縁基板
１上に形成されたベース電極３と、前記ベース電極３上
に形成されエッジ部分から電子を放出するエミッタ６
と、前記エミッタ６の外側に所定の間隔を隔てて形成さ
れた絶縁層１０と、前記絶縁層１０の上部に形成され電
子を引き出すための電圧を印加されるゲート電極１１と
を備えた電界電子放出素子において、エミッション時の
異常放電や過剰電流を制御するためのフィードバック抵
抗層９を形成したことを特徴とするものである。ここ
で、前記抵抗層９は、例えば、ベース電極３を構成する
クロム電極の間隙に形成されたシリコン膜よりなり、前
記クロム電極の幅と距離によりシリコン膜の抵抗値を制
御し得る構造とし、その抵抗値は約１０ＭΩ以上とする
ことが好ましい。
の課題を解決するために、絶縁基板１と、前記絶縁基板
１上に形成されたベース電極３と、前記ベース電極３上
に形成されエッジ部分から電子を放出するエミッタ６
と、前記エミッタ６の外側に所定の間隔を隔てて形成さ
れた絶縁層１０と、前記絶縁層１０の上部に形成され電
子を引き出すための電圧を印加されるゲート電極１１と
を備えた電界電子放出素子において、エミッション時の
異常放電や過剰電流を制御するためのフィードバック抵
抗層９を形成したことを特徴とするものである。ここ
で、前記抵抗層９は、例えば、ベース電極３を構成する
クロム電極の間隙に形成されたシリコン膜よりなり、前
記クロム電極の幅と距離によりシリコン膜の抵抗値を制
御し得る構造とし、その抵抗値は約１０ＭΩ以上とする
ことが好ましい。
【００１５】
【発明の実施の形態】図１は本発明の電界電子放出素子
をアノード側から見た平面図である。図中、３はベース
電極、６はエミッタ、９はシリコン膜よりなる抵抗層、
１１はゲート電極である。図１において、ゲート電極１
１の右半分を取り除いた場合の構造を図２に示した。ま
た、図１のＡ−Ａ線についての断面構造を図３に示し
た。図中、１は平板状のガラスからなる絶縁基板、２は
イオンエッチングの際のストップ層、３はクロムからな
るベース電極、５はシリコンからなる抵抗層、６はタン
グステンからなるエミッタ、９はシリコンからなる抵抗
膜、１０は二酸化珪素からなる絶縁層、１１はクロムか
らなるゲート電極である。なお、Ｇはエミッタ６とゲー
ト電極１１との間に形成される空隙である。
をアノード側から見た平面図である。図中、３はベース
電極、６はエミッタ、９はシリコン膜よりなる抵抗層、
１１はゲート電極である。図１において、ゲート電極１
１の右半分を取り除いた場合の構造を図２に示した。ま
た、図１のＡ−Ａ線についての断面構造を図３に示し
た。図中、１は平板状のガラスからなる絶縁基板、２は
イオンエッチングの際のストップ層、３はクロムからな
るベース電極、５はシリコンからなる抵抗層、６はタン
グステンからなるエミッタ、９はシリコンからなる抵抗
膜、１０は二酸化珪素からなる絶縁層、１１はクロムか
らなるゲート電極である。なお、Ｇはエミッタ６とゲー
ト電極１１との間に形成される空隙である。
【００１６】ベース電極３のパターンは、必要に応じて
蒸着時のメタルマスクでもよいし、製膜後のエッチング
でもよいが、図３に示すように、シリコン抵抗膜９をブ
リッジさせるための間隙を形成しておく。この間隙の幅
と間隔を制御することにより、シリコン抵抗膜９による
抵抗値を調整することができる。その他の製造プロセス
は従来例と同様である。なお、本発明においてはシリコ
ンなどの材料を限定するものではない。
蒸着時のメタルマスクでもよいし、製膜後のエッチング
でもよいが、図３に示すように、シリコン抵抗膜９をブ
リッジさせるための間隙を形成しておく。この間隙の幅
と間隔を制御することにより、シリコン抵抗膜９による
抵抗値を調整することができる。その他の製造プロセス
は従来例と同様である。なお、本発明においてはシリコ
ンなどの材料を限定するものではない。
【００１７】次に、抵抗値を算出する。必要とされる抵
抗値は数十ＭΩとされる（参考文献：Ｅｍｉｓｓｉｏ
ｎ ｐｒｏｐｅｒｔｙ ａｎｄ ｃｕｒｒｅｎｔ ｆｌ
ｕｃｔｕａｔｉｏｎ ｏｆ ｓｔａｒｌｉｋｅ ｔｈｉ
ｎ−ｆｉｌｍ ｅｍｉｔｔｅｒ ａｒｒａｙ ｗｉｔｈ
ｓｅｌｆ−ｆｅｅｄｂａｃｋ ｆｕｎｃｔｉｏｎ、
Ａ．Ｋａｎｅｋｏ，Ｉ．Ｓｕｍｉｔａ ＆ Ｈ．Ｋｉｍ
ｕｒａ，Ｊ．Ｍａｔｕｓｕｒａ，Ｙ．Ｋｏｎｄｏ Ｊ．
Ｖａｃ． Ｓｃｉ．Ｔｈｅｎｏｌ． Ｂ １３（２）
Ｍａｒ／Ａｐｒ １９９５、参考文献：電気情報通信
学会 ＴＥＣＨＮＩＣＡＬ ＲＥＰＯＲＴ ＯＦ ＩＥ
ＩＣＥ ＥＤ９３−１４５、１９９３−１２、参考文献
：自己フィードバック機能付き星形薄膜ＦＥＡ（金子
彰、木材秀吉））。
抗値は数十ＭΩとされる（参考文献：Ｅｍｉｓｓｉｏ
ｎ ｐｒｏｐｅｒｔｙ ａｎｄ ｃｕｒｒｅｎｔ ｆｌ
ｕｃｔｕａｔｉｏｎ ｏｆ ｓｔａｒｌｉｋｅ ｔｈｉ
ｎ−ｆｉｌｍ ｅｍｉｔｔｅｒ ａｒｒａｙ ｗｉｔｈ
ｓｅｌｆ−ｆｅｅｄｂａｃｋ ｆｕｎｃｔｉｏｎ、
Ａ．Ｋａｎｅｋｏ，Ｉ．Ｓｕｍｉｔａ ＆ Ｈ．Ｋｉｍ
ｕｒａ，Ｊ．Ｍａｔｕｓｕｒａ，Ｙ．Ｋｏｎｄｏ Ｊ．
Ｖａｃ． Ｓｃｉ．Ｔｈｅｎｏｌ． Ｂ １３（２）
Ｍａｒ／Ａｐｒ １９９５、参考文献：電気情報通信
学会 ＴＥＣＨＮＩＣＡＬ ＲＥＰＯＲＴ ＯＦ ＩＥ
ＩＣＥ ＥＤ９３−１４５、１９９３−１２、参考文献
：自己フィードバック機能付き星形薄膜ＦＥＡ（金子
彰、木材秀吉））。
【００１８】本発明においては、スパッタ成膜のシリコ
ン層９の比抵抗ρ＝２×１０4 Ω・ｃｍから膜厚１μｍ
で５μｍ口を考えると、その抵抗値は Ｒ＝５×１０-6×１０2 ／（５×１０-4×１×１０-4）
×２×１０4＝２００ＭΩ ４箇所から給電されるので、総合抵抗は２００／４＝５
０ＭΩとなり、目標値を満足出来る。なお、この抵抗値
は抵抗層９の膜厚が一定のままでも、抵抗層９の幅と長
さを変化させることにより自由に設計できる。
ン層９の比抵抗ρ＝２×１０4 Ω・ｃｍから膜厚１μｍ
で５μｍ口を考えると、その抵抗値は Ｒ＝５×１０-6×１０2 ／（５×１０-4×１×１０-4）
×２×１０4＝２００ＭΩ ４箇所から給電されるので、総合抵抗は２００／４＝５
０ＭΩとなり、目標値を満足出来る。なお、この抵抗値
は抵抗層９の膜厚が一定のままでも、抵抗層９の幅と長
さを変化させることにより自由に設計できる。
【００１９】
【発明の効果】本発明によれば、絶縁基板と、前記絶縁
基板上に形成されたベース電極と、前記ベース電極上に
形成されエッジ部分から電子を放出するエミッタと、前
記エミッタの外側に所定の間隔を隔てて形成された絶縁
層と、前記絶縁層の上部に形成され電子を引き出すため
の電圧を印加されるゲート電極とを備えた電界電子放出
素子において、エミッション時の異常放電や過剰電流を
制御するためのフィードバック抵抗層を形成したもので
あるから、均一なエミッション特性を得ることができる
という効果がある。また、ベース電極を構成するクロム
電極の間隙に形成されたシリコン膜によりフィードバッ
ク抵抗層を形成し、前記クロム電極の幅と距離によりシ
リコン膜の抵抗値を制御し得る構造とすれば、ベース電
極を形成する際のパターンを変えるだけで所望の抵抗層
を形成することができる。
基板上に形成されたベース電極と、前記ベース電極上に
形成されエッジ部分から電子を放出するエミッタと、前
記エミッタの外側に所定の間隔を隔てて形成された絶縁
層と、前記絶縁層の上部に形成され電子を引き出すため
の電圧を印加されるゲート電極とを備えた電界電子放出
素子において、エミッション時の異常放電や過剰電流を
制御するためのフィードバック抵抗層を形成したもので
あるから、均一なエミッション特性を得ることができる
という効果がある。また、ベース電極を構成するクロム
電極の間隙に形成されたシリコン膜によりフィードバッ
ク抵抗層を形成し、前記クロム電極の幅と距離によりシ
リコン膜の抵抗値を制御し得る構造とすれば、ベース電
極を形成する際のパターンを変えるだけで所望の抵抗層
を形成することができる。
【図１】本発明の電界電子放出素子の平面図である。
【図２】本発明の電界電子放出素子のゲート膜を一部剥
離した平面図である。
離した平面図である。
【図３】本発明の電界電子放出素子の断面図である。
【図４】従来の電界電子放出素子の断面図である。
【図５】従来の電界電子放出素子の製造工程を示す断面
図である。
図である。
１ 絶縁基板 ２ ストップ層 ３ ベース電極 ５ 抵抗層 ６ エミッタ ９ シリコン抵抗膜 Ｇ 空隙 １０ 絶縁層 １１ ゲート電極
Claims (4)
- 【請求項１】 絶縁基板と、前記絶縁基板上に形成さ
れたベース電極と、前記ベース電極上に形成されエッジ
部分から電子を放出するエミッタと、前記エミッタの外
側に所定の間隔を隔てて形成された絶縁層と、前記絶縁
層の上部に形成され電子を引き出すための電圧を印加さ
れるゲート電極とを備えた電界電子放出素子において、
エミッション時の異常放電や過剰電流を制御するための
フィードバック抵抗層を形成したことを特徴とする電界
電子放出素子。 - 【請求項２】 前記抵抗層はベース電極を構成するク
ロム電極の間隙に形成されたシリコン膜よりなり、前記
クロム電極の幅と距離によりシリコン膜の抵抗値を制御
し得る構造としたことを特徴とする請求項１記載の電界
電子放出素子。 - 【請求項３】 ベース電極のパターンを変更すること
により前記抵抗層を形成したことを特徴とする請求項１
記載の電界電子放出素子。 - 【請求項４】 フィードバック抵抗層の抵抗値は約１
０ＭΩ以上であることを特徴とする請求項１記載の電界
電子放出素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32353397A JPH11162326A (ja) | 1997-11-25 | 1997-11-25 | 電界電子放出素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32353397A JPH11162326A (ja) | 1997-11-25 | 1997-11-25 | 電界電子放出素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11162326A true JPH11162326A (ja) | 1999-06-18 |
Family
ID=18155772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32353397A Pending JPH11162326A (ja) | 1997-11-25 | 1997-11-25 | 電界電子放出素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11162326A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1758147A2 (en) * | 2005-08-26 | 2007-02-28 | Samsung SDI Co., Ltd. | Electron emission element, electron emission display, and method of manufacturing electron emission unit for the electron emission display |
| EP1780759A2 (en) * | 2005-10-31 | 2007-05-02 | Samsung SDI Co., Ltd. | Electron emission device and electron emission display having the same |
| EP1786020A2 (en) * | 2005-10-28 | 2007-05-16 | Samsung SDI Co., Ltd. | Electron emission device and display device using the same |
-
1997
- 1997-11-25 JP JP32353397A patent/JPH11162326A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1758147A2 (en) * | 2005-08-26 | 2007-02-28 | Samsung SDI Co., Ltd. | Electron emission element, electron emission display, and method of manufacturing electron emission unit for the electron emission display |
| EP1758147A3 (en) * | 2005-08-26 | 2007-03-07 | Samsung SDI Co., Ltd. | Electron emission element, electron emission display, and method of manufacturing electron emission unit for the electron emission display |
| JP2007066892A (ja) * | 2005-08-26 | 2007-03-15 | Samsung Sdi Co Ltd | 電子放出素子、電子放出表示装置および電子放出表示装置の製造方法 |
| US7626323B2 (en) | 2005-08-26 | 2009-12-01 | Samsung Sdi Co., Ltd. | Electron emission element, electron emission display, and method of manufacturing electron emission unit for the electron emission display |
| JP4602295B2 (ja) * | 2005-08-26 | 2010-12-22 | 三星エスディアイ株式会社 | 電子放出表示装置および電子放出表示装置の製造方法 |
| EP1786020A2 (en) * | 2005-10-28 | 2007-05-16 | Samsung SDI Co., Ltd. | Electron emission device and display device using the same |
| EP1786020A3 (en) * | 2005-10-28 | 2007-06-20 | Samsung SDI Co., Ltd. | Electron emission device and display device using the same |
| US7629734B2 (en) | 2005-10-28 | 2009-12-08 | Samsung Mobile Display Co., Ltd. | Electron emission device and display device using the same |
| EP1780759A2 (en) * | 2005-10-31 | 2007-05-02 | Samsung SDI Co., Ltd. | Electron emission device and electron emission display having the same |
| EP1780759A3 (en) * | 2005-10-31 | 2007-11-28 | Samsung SDI Co., Ltd. | Electron emission device and electron emission display having the same |
| US7671525B2 (en) | 2005-10-31 | 2010-03-02 | Samsung Sdi Co., Ltd | Electron emission device and electron emission display having the same |
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