JP3895796B2 - 多重チップ電界効果電子放出素子の製造方法 - Google Patents
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- Cold Cathode And The Manufacture (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は平板表示素子に使用されうるように放出電流の均一性を大幅に改善した多重チップ電界効果放出素子の製造方法に関する。
【０００２】
【従来の技術】
現在既存のＴＶ受像機のＣＲＴを代替しうる画像表示装置としての平板型画像表示素子の開発が活発に進行されつつあり、これは壁掛け用ＴＶ及びＨＤＴＶ用画像表示装置に適用することを目指している。このような平板型画像表示素子としては液晶表示素子、プラズマ表示パネル、電界効果放出素子などがあり、このうち画面の明るさ及び低消費電力の利点のため電界効果電子放出素子が注目の的になっている。
【０００３】
従来の電界放出表示素子の構造を図１を参照して調べると次の通りである。
【０００４】
垂直構造の電界効果電子放出素子は、ガラス基板１と、該ガラス基板１上にストライプ状に形成された陰極２と、陰極２上にアレイ構造で多数形成された電界放出用のマイクロチップ４と、該マイクロチップ４を取り囲むように前記陰極２の形成された基板上に形成された絶縁層３と、マイクロチップ４の上部に電子放出を可能にする開口６を有するように絶縁体層３上に前記陰極２と相互交叉する方向のストライプ状に形成されたゲート５とより構成されている。
【０００５】
このような構成の電界効果電子放出素子を製造するためには数十ｎｍ単位のマイクロチップアレイの形成技術が求められる。すなわち、チップのサイズ（半径）を考慮して性格なサイズの開口を有するゲートを形成するためのゲート開口（gate aperature）エッチング工程にはサブミクロン単位の微細加工が必要である。しかしながら、この微細加工をしなくて開口が大きくなれば、高い駆動バイアス電圧が要され、かつ、チップの半径自体が平板型表示素子の均一性も大きい問題になるので、とてもややこしい微細工程を要する。
【０００６】
特に、マイクロチップの半径は２００Å以下に小さくなるべきであり、ゲートとマイクロチップの間隔はサブミクロン単位以下に狭まるべきである。
【０００７】
しかしながら、実際の工程では膜の厚さの不均一性、チップ形成の不均一性及び分割層工程上の難題などが問題となる。かかる不均一性は平板表示素子としての使用時に輝度の不均一をもたらし、超高周波素子としての使用時は電流の放出量に問題が発生される。このように大容量の電流放出を要する素子超高周波増幅器、その他の電子ビーム応用機器などでは多数のマイクロチップアレイが均一に製作されなければならないので、均一性の問題が発生されて製作工程上、高収率が得にくい。
【０００８】
【発明が解決しようとする課題】
本発明は前記のような問題点を改善しようとして創案されたものであり、均一に電子を放出することができる多重チップ電界効果電子放出素子の製造方法を提供することにその目的がある。
【００１１】
【課題を解決するための手段】
前記のような目的を達成するために本発明による多重チップ電界効果電子放出素子の製造方法は、基板上に接着層を形成する段階と、前記接着層にストライプ状の陰極を形成する段階と、前記陰極の形成された前記基板上に電子ビームでアルミニウムを蒸着する段階と、前記蒸着されたアルミニウムをパタニングしてリフトオフ法で放射状パターンのマスクを形成する段階と、前記マスクを用いてリアクチブイオンエッチング法により前記陰極を放射状に食刻して多重マイクロチップとなる部分を分割する段階と、前記マスクを取り除き前記マイクロチップとなる部分の分割された基板上に絶縁層を形成する段階と、前記絶縁層上に前記陰極と相互交叉する方向のストライプ状にゲートを形成する段階と、前記ゲートをパタニングしてリフトオフ法で電子の出入可能な開口を形成する段階と、前記開口の下部の前記絶縁層を食刻してホールを形成する段階と、前記接着層の所定の部分を選択的に食刻して前記多重マイクロチップとなる部分を突出させる多重マイクロチップ突出段階とを含むことを特徴とする。
【００１２】
本発明において、前記接着層を形成する段階はチタン又はアルミニウムを２０００Åの厚さに蒸着することが望ましく、前記陰極を形成する段階はタングステンを１μｍの厚さに蒸着して形成することが望ましく、前記多重マイクロチップとなる部分を分割する段階における前記リアクチブイオンエッチング法はＣＦ4 ／Ｏ2 プラズマを用いることが望ましく、前記絶縁層を形成する段階はＳｉＯ2 をＰＥＣＶＤ法又はスパッタリング法を使用して所定の厚さに成長させて形成することが望ましく、前記ゲートを形成する段階はＣｒを蒸着して形成することが望ましく、前記ホールを形成する段階は前記ＳｉＯ2 絶縁層をＣＨＦ3 ／Ｏ2 プラズマを用いたリアクチブイオンエッチング法を使用することが望ましく、前記多重マイクロチップを形成する段階はＨＦ：ＮＨ4 Ｆの比が７：１〜１０：１の溶液を使用するＢＯＥ法で食刻することが望ましい。
【００１３】
【発明の実施の形態】
以下、添付した図面に基づき本発明を詳細に説明する。
【００１４】
図２を参照して本発明による多重チップ電界効果の電子放出素子の構造を調べると次の通りである。
【００１５】
多重チップ電界効果電子放出素子は、基板１１とこの基板１１上に形成された接着層１２、接着層１２上にストライプ状に形成された陰極１３、該陰極１３の一定な部分をアレイ形態に食刻するが、食刻部分を放射状に食刻して跳ね上がるようにすることにより形成された多重マイクロチップ１７と、この多重マイクロチップ１７を取り囲むように形成された絶縁体層１５、多重マタクロチップ１７の上部に電界放出を可能にする開口１８を有するように絶縁体層１５上に形成されたゲート１６′より構成される。
【００１６】
このように構成された多重チップ電界効果電子放出素子の製造方法を図３Ａ乃至図５Ｈを参照して説明すれば次の通りである。但し、図３Ｃはアルミニウムマスクの平面図である。
【００１７】
まず、図３Ａに示したように基板１１上にチタン接着層１２を２０００Å程度の厚さに蒸着して積層する。次に、タングステンを１μｍの厚さに蒸着してからストライプ状に食刻して陰極１２を形成した後、Ａｌを電子ビームで蒸着してアルミニウム層１４を形成する。
【００１８】
次に、図４Ｂに示したようにアルミニウム層１４を写真食刻法で食刻して多重マイクロチップ形成用マスク１４′を形成する。この際、マスク１４′の平面積の形状は図４Ｃに示したような形状になるように放射状に食刻する。このアルミニウムマスク１４′はリフトオフ法で形成する場合もある。ここで、図４Ｂは図４Ｃのａ〜ａ′ラインを切断した断面図である。
【００１９】
次に、図４Ｄに示したようにアルミニウムマスク１４′を用いてタングステン陰極１３をＣＦ4 ／Ｏ2 プラズマを用いるＲＩＥ法により放射状に食刻して三角形の多重マイクロチップ状を形成する。
【００２０】
次に、図４Ｅに示したように多重マイクロチップ状のアルミニウムマスク１４′の形成された基板上に絶縁層１５を１μｍ程度の厚さになるようにＳｉＯ2 を使用して蒸着させ、その上に更にゲート層１６をＣｒ蒸着させて形成した後、前記陰極１３と交叉する方向のストライプ状に食刻してゲート１６′を形成する。このゲート１６′はリフトオフ法で形成することもある。
【００２１】
次に、図５Ｆに示したように多重マイクロチップの上部のＣｒゲート１６′に開口１８を形成した電子を放出しうる通路を形成する。その後、図５Ｇに示したようにゲート１６′の開口１８の下部の絶縁層１５をＣＨＦ3 ／Ｏ2 プラズマを用いたＲＩＥ法で食刻してホール１９を形成する。
【００２２】
次に、図５Ｈに示したようにＢＯＥ法でチタン接着層１２を選択的に食刻して多重マイクロチップを形成して素子を完成する。この際、チタン接着層１２の食刻速度を非常に速くして短時間に食刻を完了せしめることにより、接着層１２が食刻されればタングステンの内部応力により三角形に多重分割されたチップが跳ね上がるようにする。ここで、食刻速度はとても速いので、精密に制御することが大事である。そして、ＢＯＥに使用される食刻溶液はＨＦ：ＮＨ4 Ｆが７：１〜１０：１の比率に混ぜられた溶液を使用する。
【００２３】
このように製作された多重チップ電界効果電子放出素子の多重タングステンマイクロチップエミッターの幾何学的な特性はタングステン陰極層の固有な内部応力により決められる。このような素子の内部を１０-6〜１０-7ｔｏｒｒの真空状態とし、ゲートを＋電位、陰極をー電位又は接地として約１０〜１００Ｖ程度の電圧を印加すれば、強い電界によりマイクロチップから電子が放出される。この際、電子放出の程度はタングステンのパターンによるマイクロチップ（エミッター）の数とゲートとチップの端部との距離により制御される。また、多重チップによる単一のゲート開口パターンにおける高電流放出が可能なので、素子の応用によって任意に平板型表示素子、高出力マイクロ波素子、電子ビーム応用のＳＥＭ、Ｅービーム応用システム素子及びマルチプルビーム放出による（圧力）センサとしても使用することができる。
【００２４】
【発明の効果】
以上、説明したように、本発明による多重チップ電界効果電子放出素子の製造方法はストライプ状の陰極の下部にチタン接着層を形成し、その上にタングステン陰極を放射状に食刻し、その下部のチタン接着層を選択的に食刻してタングステン自体の内部応力により跳ね上がるようにして多重マイクロチップを形成する工程であって、工程上、チップの端部のサイズを任意に調整することができ、かつ工程自体がタングステンの内部応力とＢＯＥ法の特性を用いるので再現性も優れる一方、多重チップなので出力電流をｎＡ〜ｍＡ帯の広帯域の範囲で調整可能であり、タングステンでチップを形成することにより硬度、酸化、仕事関数などに優れるだけでなく、電気的、化学的、機械的な耐久性も優秀である。
【図面の簡単な説明】
【図１】 従来の電界効果電子放出素子の垂直断面図である。
【図２】 本発明による多重チップ電界効果電子放出素子の垂直断面図である。
【図３】 本発明による多重チップ電界放出表示素子の製造段階別垂直断面図であって、（Ａ）はアルミニウム膜を形成した後の垂直断面図である。
【図４】 本発明による多重チップ電界放出表示素子の製造段階別垂直断面図であって、（Ｂ）はフルミニウム膜を食刻してマスクを形成した後の垂直断面図、（Ｃ）はアルミニウムマスクの平面図、（Ｄ）はアルミニウムマスクを用いて多重チップの形成のための陰極分割後の垂直断面図、（Ｅ）は絶縁層及びゲート層を順次積層した後の垂直断面図である。
【図５】 本発明による多重チップ電界放出表示素子の製造段階別垂直断面図であって、（Ｆ）はゲート層を食刻して開口を形成した後の垂直断面図、（Ｇ）は絶縁層を食刻してホールを形成した後の垂直断面図、（Ｈ）は接着層を食刻して多重チップを突出させて素子を完成した後の垂直断面図である。
【発明の属する技術分野】
本発明は平板表示素子に使用されうるように放出電流の均一性を大幅に改善した多重チップ電界効果放出素子の製造方法に関する。
【０００２】
【従来の技術】
現在既存のＴＶ受像機のＣＲＴを代替しうる画像表示装置としての平板型画像表示素子の開発が活発に進行されつつあり、これは壁掛け用ＴＶ及びＨＤＴＶ用画像表示装置に適用することを目指している。このような平板型画像表示素子としては液晶表示素子、プラズマ表示パネル、電界効果放出素子などがあり、このうち画面の明るさ及び低消費電力の利点のため電界効果電子放出素子が注目の的になっている。
【０００３】
従来の電界放出表示素子の構造を図１を参照して調べると次の通りである。
【０００４】
垂直構造の電界効果電子放出素子は、ガラス基板１と、該ガラス基板１上にストライプ状に形成された陰極２と、陰極２上にアレイ構造で多数形成された電界放出用のマイクロチップ４と、該マイクロチップ４を取り囲むように前記陰極２の形成された基板上に形成された絶縁層３と、マイクロチップ４の上部に電子放出を可能にする開口６を有するように絶縁体層３上に前記陰極２と相互交叉する方向のストライプ状に形成されたゲート５とより構成されている。
【０００５】
このような構成の電界効果電子放出素子を製造するためには数十ｎｍ単位のマイクロチップアレイの形成技術が求められる。すなわち、チップのサイズ（半径）を考慮して性格なサイズの開口を有するゲートを形成するためのゲート開口（gate aperature）エッチング工程にはサブミクロン単位の微細加工が必要である。しかしながら、この微細加工をしなくて開口が大きくなれば、高い駆動バイアス電圧が要され、かつ、チップの半径自体が平板型表示素子の均一性も大きい問題になるので、とてもややこしい微細工程を要する。
【０００６】
特に、マイクロチップの半径は２００Å以下に小さくなるべきであり、ゲートとマイクロチップの間隔はサブミクロン単位以下に狭まるべきである。
【０００７】
しかしながら、実際の工程では膜の厚さの不均一性、チップ形成の不均一性及び分割層工程上の難題などが問題となる。かかる不均一性は平板表示素子としての使用時に輝度の不均一をもたらし、超高周波素子としての使用時は電流の放出量に問題が発生される。このように大容量の電流放出を要する素子超高周波増幅器、その他の電子ビーム応用機器などでは多数のマイクロチップアレイが均一に製作されなければならないので、均一性の問題が発生されて製作工程上、高収率が得にくい。
【０００８】
【発明が解決しようとする課題】
本発明は前記のような問題点を改善しようとして創案されたものであり、均一に電子を放出することができる多重チップ電界効果電子放出素子の製造方法を提供することにその目的がある。
【００１１】
【課題を解決するための手段】
前記のような目的を達成するために本発明による多重チップ電界効果電子放出素子の製造方法は、基板上に接着層を形成する段階と、前記接着層にストライプ状の陰極を形成する段階と、前記陰極の形成された前記基板上に電子ビームでアルミニウムを蒸着する段階と、前記蒸着されたアルミニウムをパタニングしてリフトオフ法で放射状パターンのマスクを形成する段階と、前記マスクを用いてリアクチブイオンエッチング法により前記陰極を放射状に食刻して多重マイクロチップとなる部分を分割する段階と、前記マスクを取り除き前記マイクロチップとなる部分の分割された基板上に絶縁層を形成する段階と、前記絶縁層上に前記陰極と相互交叉する方向のストライプ状にゲートを形成する段階と、前記ゲートをパタニングしてリフトオフ法で電子の出入可能な開口を形成する段階と、前記開口の下部の前記絶縁層を食刻してホールを形成する段階と、前記接着層の所定の部分を選択的に食刻して前記多重マイクロチップとなる部分を突出させる多重マイクロチップ突出段階とを含むことを特徴とする。
【００１２】
本発明において、前記接着層を形成する段階はチタン又はアルミニウムを２０００Åの厚さに蒸着することが望ましく、前記陰極を形成する段階はタングステンを１μｍの厚さに蒸着して形成することが望ましく、前記多重マイクロチップとなる部分を分割する段階における前記リアクチブイオンエッチング法はＣＦ4 ／Ｏ2 プラズマを用いることが望ましく、前記絶縁層を形成する段階はＳｉＯ2 をＰＥＣＶＤ法又はスパッタリング法を使用して所定の厚さに成長させて形成することが望ましく、前記ゲートを形成する段階はＣｒを蒸着して形成することが望ましく、前記ホールを形成する段階は前記ＳｉＯ2 絶縁層をＣＨＦ3 ／Ｏ2 プラズマを用いたリアクチブイオンエッチング法を使用することが望ましく、前記多重マイクロチップを形成する段階はＨＦ：ＮＨ4 Ｆの比が７：１〜１０：１の溶液を使用するＢＯＥ法で食刻することが望ましい。
【００１３】
【発明の実施の形態】
以下、添付した図面に基づき本発明を詳細に説明する。
【００１４】
図２を参照して本発明による多重チップ電界効果の電子放出素子の構造を調べると次の通りである。
【００１５】
多重チップ電界効果電子放出素子は、基板１１とこの基板１１上に形成された接着層１２、接着層１２上にストライプ状に形成された陰極１３、該陰極１３の一定な部分をアレイ形態に食刻するが、食刻部分を放射状に食刻して跳ね上がるようにすることにより形成された多重マイクロチップ１７と、この多重マイクロチップ１７を取り囲むように形成された絶縁体層１５、多重マタクロチップ１７の上部に電界放出を可能にする開口１８を有するように絶縁体層１５上に形成されたゲート１６′より構成される。
【００１６】
このように構成された多重チップ電界効果電子放出素子の製造方法を図３Ａ乃至図５Ｈを参照して説明すれば次の通りである。但し、図３Ｃはアルミニウムマスクの平面図である。
【００１７】
まず、図３Ａに示したように基板１１上にチタン接着層１２を２０００Å程度の厚さに蒸着して積層する。次に、タングステンを１μｍの厚さに蒸着してからストライプ状に食刻して陰極１２を形成した後、Ａｌを電子ビームで蒸着してアルミニウム層１４を形成する。
【００１８】
次に、図４Ｂに示したようにアルミニウム層１４を写真食刻法で食刻して多重マイクロチップ形成用マスク１４′を形成する。この際、マスク１４′の平面積の形状は図４Ｃに示したような形状になるように放射状に食刻する。このアルミニウムマスク１４′はリフトオフ法で形成する場合もある。ここで、図４Ｂは図４Ｃのａ〜ａ′ラインを切断した断面図である。
【００１９】
次に、図４Ｄに示したようにアルミニウムマスク１４′を用いてタングステン陰極１３をＣＦ4 ／Ｏ2 プラズマを用いるＲＩＥ法により放射状に食刻して三角形の多重マイクロチップ状を形成する。
【００２０】
次に、図４Ｅに示したように多重マイクロチップ状のアルミニウムマスク１４′の形成された基板上に絶縁層１５を１μｍ程度の厚さになるようにＳｉＯ2 を使用して蒸着させ、その上に更にゲート層１６をＣｒ蒸着させて形成した後、前記陰極１３と交叉する方向のストライプ状に食刻してゲート１６′を形成する。このゲート１６′はリフトオフ法で形成することもある。
【００２１】
次に、図５Ｆに示したように多重マイクロチップの上部のＣｒゲート１６′に開口１８を形成した電子を放出しうる通路を形成する。その後、図５Ｇに示したようにゲート１６′の開口１８の下部の絶縁層１５をＣＨＦ3 ／Ｏ2 プラズマを用いたＲＩＥ法で食刻してホール１９を形成する。
【００２２】
次に、図５Ｈに示したようにＢＯＥ法でチタン接着層１２を選択的に食刻して多重マイクロチップを形成して素子を完成する。この際、チタン接着層１２の食刻速度を非常に速くして短時間に食刻を完了せしめることにより、接着層１２が食刻されればタングステンの内部応力により三角形に多重分割されたチップが跳ね上がるようにする。ここで、食刻速度はとても速いので、精密に制御することが大事である。そして、ＢＯＥに使用される食刻溶液はＨＦ：ＮＨ4 Ｆが７：１〜１０：１の比率に混ぜられた溶液を使用する。
【００２３】
このように製作された多重チップ電界効果電子放出素子の多重タングステンマイクロチップエミッターの幾何学的な特性はタングステン陰極層の固有な内部応力により決められる。このような素子の内部を１０-6〜１０-7ｔｏｒｒの真空状態とし、ゲートを＋電位、陰極をー電位又は接地として約１０〜１００Ｖ程度の電圧を印加すれば、強い電界によりマイクロチップから電子が放出される。この際、電子放出の程度はタングステンのパターンによるマイクロチップ（エミッター）の数とゲートとチップの端部との距離により制御される。また、多重チップによる単一のゲート開口パターンにおける高電流放出が可能なので、素子の応用によって任意に平板型表示素子、高出力マイクロ波素子、電子ビーム応用のＳＥＭ、Ｅービーム応用システム素子及びマルチプルビーム放出による（圧力）センサとしても使用することができる。
【００２４】
【発明の効果】
以上、説明したように、本発明による多重チップ電界効果電子放出素子の製造方法はストライプ状の陰極の下部にチタン接着層を形成し、その上にタングステン陰極を放射状に食刻し、その下部のチタン接着層を選択的に食刻してタングステン自体の内部応力により跳ね上がるようにして多重マイクロチップを形成する工程であって、工程上、チップの端部のサイズを任意に調整することができ、かつ工程自体がタングステンの内部応力とＢＯＥ法の特性を用いるので再現性も優れる一方、多重チップなので出力電流をｎＡ〜ｍＡ帯の広帯域の範囲で調整可能であり、タングステンでチップを形成することにより硬度、酸化、仕事関数などに優れるだけでなく、電気的、化学的、機械的な耐久性も優秀である。
【図面の簡単な説明】
【図１】 従来の電界効果電子放出素子の垂直断面図である。
【図２】 本発明による多重チップ電界効果電子放出素子の垂直断面図である。
【図３】 本発明による多重チップ電界放出表示素子の製造段階別垂直断面図であって、（Ａ）はアルミニウム膜を形成した後の垂直断面図である。
【図４】 本発明による多重チップ電界放出表示素子の製造段階別垂直断面図であって、（Ｂ）はフルミニウム膜を食刻してマスクを形成した後の垂直断面図、（Ｃ）はアルミニウムマスクの平面図、（Ｄ）はアルミニウムマスクを用いて多重チップの形成のための陰極分割後の垂直断面図、（Ｅ）は絶縁層及びゲート層を順次積層した後の垂直断面図である。
【図５】 本発明による多重チップ電界放出表示素子の製造段階別垂直断面図であって、（Ｆ）はゲート層を食刻して開口を形成した後の垂直断面図、（Ｇ）は絶縁層を食刻してホールを形成した後の垂直断面図、（Ｈ）は接着層を食刻して多重チップを突出させて素子を完成した後の垂直断面図である。
Claims (10)
- 基板上に接着層を形成する段階と、
前記接着層にストライプ状の陰極を形成する段階と、
前記陰極の形成された前記基板上に電子ビームでアルミニウムを蒸着する段階と、
前記蒸着されたアルミニウムをパタニングしてリフトオフ法で放射状に食刻されたパターンのマスクを形成する段階と、
前記マスクを用いてリアクチブイオンエッチング法により前記陰極を放射状に食刻して多重マイクロチップとなる部分を分割する段階と、
前記マスクを取り除き前記マイクロチップとなる部分の分割された基板上に絶縁層を形成する段階と、
前記絶縁層上に前記陰極と相互交叉する方向のストライプ状にゲートを形成する段階と、
前記ゲートをパタニングしてリフトオフ法で電子の出入可能な開口を形成する段階と、
前記開口の下部の前記絶縁層を食刻してホールを形成する段階と、
前記接着層の所定の部分を選択的に食刻して前記多重マイクロチップとなる部分を突出させる多重マイクロチップ突出段階とを含むことを特徴とする多重チップ電界効果電子放出素子の製造方法。 - 前記接着層を形成する段階はチタン又はアルミニウムを所定の厚さに蒸着することを特徴とする請求項１に記載の多重チップ電界効果電子放出素子の製造方法。
- 前記陰極層を形成する段階はタングステンを所定の厚さに蒸着して形成することを特徴とする請求項１に記載の多重チップ電界効果電子放出素子の製造方法。
- 前記マスク層を形成する段階は写真食刻法を使用することを特徴とする請求項１に記載の多重チップ電界効果電子放出素子の製造方法。
- 前記多重マイクロチップとなる部分を分割する段階における前記リアクチブイオンエッチング法はＣＦ4 ／Ｏ2 プラズマを用いることを特徴とする請求項１に記載の多重チップ電界効果電子放出素子の製造方法。
- 前記絶縁層を形成する段階はＳｉＯ2 をＰＥＣＶＤ法又はスパッタリング法を使用して所定の厚さに成長させて形成することを特徴とする請求項１に記載の多重チップ電界効果電子放出素子の製造方法。
- 前記ゲートを形成する段階はＣｒを蒸着して形成することを特徴とする請求項１に記載の多重チップ電界効果電子放出素子の製造方法。
- 前記ホールを形成する段階は前記ＳｉＯ2 絶縁層をＣＨＦ3 ／Ｏ2 プラズマを用いたリアクチブイオンエッチング法を使用して食刻することを特徴とする請求項１又は６項に記載の多重チップ電界効果電子放出素子の製造方法。
- 前記多重マイクロチップを形成する段階はＢＯＥ法で前記接着層を食刻することを特徴とする請求項１に記載の多重チップ電界効果電子放出素子の製造方法。
- 前記ＢＯＥ法はＨＦ：ＮＨ4 Ｆの比が７：１〜１０：１の溶液を使用することを特徴とする請求項９に記載の多重チップ電界効果電子放出素子の製造方法。
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| JP2710296A Expired - Fee Related JP3895796B2 (ja) | 1995-03-28 | 1996-02-14 | 多重チップ電界効果電子放出素子の製造方法 |
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