JPH08287820A - 多重チップ電界効果電子放出素子及びその製造方法 - Google Patents

多重チップ電界効果電子放出素子及びその製造方法

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JPH08287820A
JPH08287820A JP2710296A JP2710296A JPH08287820A JP H08287820 A JPH08287820 A JP H08287820A JP 2710296 A JP2710296 A JP 2710296A JP 2710296 A JP2710296 A JP 2710296A JP H08287820 A JPH08287820 A JP H08287820A
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鍾▲ばい▼ 金
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Abstract

(57)【要約】 【課題】 平板表示素子に使用されうるように放出電流
の均一性を大幅に改善させた多重チップ電界効果電子放
出素子及びその製造方法を提供する。 【解決手段】 ストライプ上の陰極下部にチタン接着層
を形成し、その上部のタングステン陰極を放射上に食刻
し、その下部のチタン接着層を選択的に食刻してタング
ステン自体の内部応力により跳ね上がるようにして多重
マイクロチップを形成する工程であって、工程上、チッ
プの端部のサイズを任意に調整することができ、かつ工
程自体がタングステンの内部応力とＢＯＥ法の特性を用
いるので再現性も優れる一方、多重チップなので出力電
流をｎＡ〜ｍＡ帯の広帯域の範囲で調整可能であり、タ
ングステンでチップを形成することにより硬度、酸化、
仕事関数などに優れるだけでなく、電気的、化学的、機
械的な耐久性も優秀である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は平板表示素子に使用
されうるように放出電流の均一性を大幅に改善した多重
チップ電界効果放出素子及びその製造方法に関する。
【０００２】
【従来の技術】現在既存のＴＶ受像機のＣＲＴを代替し
うる画像表示装置としての平板型画像表示素子の開発が
活発に進行されつつあり、これは壁掛け用ＴＶ及びＨＤ
ＴＶ用画像表示装置に適用することを目指している。こ
のような平板型画像表示素子としては液晶表示素子、プ
ラズマ表示パネル、電界効果放出素子などがあり、この
うち画面の明るさ及び低消費電力の利点のため電界効果
電子放出素子が注目の的になっている。
【０００３】従来の電界放出表示素子の構造を図１を参
照して調べると次の通りである。
【０００４】垂直構造の電界効果電子放出素子は、ガラ
ス基板１と、該ガラス基板１上にストライプ状に形成さ
れた陰極２と、陰極２上にアレイ構造で多数形成された
電界放出用のマイクロチップ４と、該マイクロチップ４
を取り囲むように前記陰極２の形成された基板上に形成
された絶縁層３と、マイクロチップ４の上部に電子放出
を可能にする開口６を有するように絶縁体層３上に前記
陰極２と相互交叉する方向のストライプ状に形成された
ゲート５とより構成されている。
【０００５】このような構成の電界効果電子放出素子を
製造するためには数十ｎｍ単位のマイクロチップアレイ
の形成技術が求められる。すなわち、チップのサイズ
（半径）を考慮して性格なサイズの開口を有するゲート
を形成するためのゲート開口（gate aperature）エッチ
ング工程にはサブミクロン単位の微細加工が必要であ
る。しかしながら、この微細加工をしなくて開口が大き
くなれば、高い駆動バイアス電圧が要され、かつ、チッ
プの半径自体が平板型表示素子の均一性も大きい問題に
なるので、とてもややこしい微細工程を要する。
【０００６】特に、マイクロチップの半径は２００Å以
下に小さくなるべきであり、ゲートとマイクロチップの
間隔はサブミクロン単位以下に狭まるべきである。
【０００７】しかしながら、実際の工程では膜の厚さの
不均一性、チップ形成の不均一性及び分割層工程上の難
題などが問題となる。かかる不均一性は平板表示素子と
しての使用時に輝度の不均一をもたらし、超高周波素子
としての使用時は電流の放出量に問題が発生される。こ
のように大容量の電流放出を要する素子超高周波増幅
器、その他の電子ビーム応用機器などでは多数のマイク
ロチップアレイが均一に製作されなければならないの
で、均一性の問題が発生されて製作工程上、高収率が得
にくい。
【０００８】
【発明が解決しようとする課題】本発明は前記のような
問題点を改善しようとして創案されたものであり、均一
に電子を放出することができる多重チップ電界効果電子
放出素子及びその製造方法を提供するにその目的があ
る。
【０００９】
【課題を解決するための手段】前記のような目的を達成
するために本発明による多重チップ電界効果電子放出素
子は、基板と、前記基板上に形成された接着層と、前記
接着層上にストライプ状に形成された陰極と、前記陰極
の形成された基板上にホールを有するように形成された
絶縁層と、前記各ホールごとの前記陰極上に多重に形成
された電界放出用マイクロチップと、前記マイクロチッ
プの上部に電界放出を可能にする開口を有するように前
記絶縁層上に前記陰極と相互交叉する方向にストライプ
状に形成されたゲートとを具備してなることを特徴とす
る。
【００１０】本発明において、前記接着層はチタン又は
アルミニウムを２０００Åの厚さに、前記陰極はタング
ステンを１μｍの厚さに蒸着して形成されることが望ま
しく、前記絶縁層はＳｉＯ2 を１μｍの厚さに成長させ
て形成されることが望ましく、前記ゲートはクロムより
なることが望ましい。
【００１１】また、前記のような目的を達成するために
本発明による多重チップ電界効果電子放出素子の製造方
法は、基板上に接着層を形成する段階と、前記接着層に
ストライプ状の陰極を形成する段階と、前記陰極の形成
された前記基板上に電子ビームでアルミニウムを蒸着す
る段階と、前記蒸着されたアルミニウムをパタニングし
てリフトオフ法で放射状パターンのマスクを形成する段
階と、前記マスクを用いてリアクチブイオンエッチング
法により前記陰極を放射状に食刻して多重マイクロチッ
プとなる部分を分割する段階と、前記マスクを取り除き
前記マイクロチップとなる部分の分割された基板上に絶
縁層を形成する段階と、前記絶縁層上に前記陰極と相互
交叉する方向のストライプ状にゲートを形成する段階
と、前記ゲートをパタニングしてリフトオフ法で電子の
出入可能な開口を形成する段階と、前記開口の下部の前
記絶縁層を食刻してホールを形成する段階と、前記接着
層の所定の部分を選択的に食刻して前記多重マイクロチ
ップとなる部分を突出させる多重マイクロチップ突出段
階とを含むことを特徴とする。
【００１２】本発明において、前記接着層を形成する段
階はチタン又はアルミニウムを２０００Åの厚さに蒸着
することが望ましく、前記陰極を形成する段階はタング
ステンを１μｍの厚さに蒸着して形成することが望まし
く、前記多重マイクロチップとなる部分を分割する段階
における前記リアクチブイオンエッチング法はＣＦ4／
Ｏ2 プラズマを用いることが望ましく、前記絶縁層を形
成する段階はＳｉＯ２をＰＥＣＶＤ法又はスパッタリン
グ法を使用して所定の厚さに成長させて形成することが
望ましく、前記ゲートを形成する段階はＣｒを蒸着して
形成することが望ましく、前記ホールを形成する段階は
前記ＳｉＯ２ 絶縁層をＣＨＦ3 ／Ｏ2 プラズマを用い
たリアクチブイオンエッチング法を使用することが望ま
しく、前記多重マイクロチップを形成する段階はＨＦ：
ＮＨ4 Ｆの比が７：１〜１０：１の溶液を使用するＢＯ
Ｅ法で食刻することが望ましい。
【００１３】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳細に説明する。
【００１４】図２を参照して本発明による多重チップ電
界効果の電子放出素子の構造を調べると次の通りであ
る。
【００１５】多重チップ電界効果電子放出素子は、基板
１１とこの基板１１上に形成された接着層１２、接着層
１２上にストライプ状に形成された陰極１３、該陰極１
３の一定な部分をアレイ形態に食刻するが、食刻部分を
放射状に食刻して跳ね上がるようにすることにより形成
された多重マイクロチップ１７と、この多重マイクロチ
ップ１７を取り囲むように形成された絶縁体層１５、多
重マタクロチップ１７の上部に電界放出を可能にする開
口１８を有するように絶縁体層１５上に形成されたゲー
ト１６′より構成される。
【００１６】このように構成された多重チップ電界効果
電子放出素子の製造方法を図３Ａ乃至図５Ｈを参照して
説明すれば次の通りである。但し、図３Ｃはアルミニウ
ムマスクの平面図である。
【００１７】まず、図３Ａに示したように基板１１上に
チタン接着層１２を２０００Å程度の厚さに蒸着して積
層する。次に、タングステンを１μｍの厚さに蒸着して
からストライプ状に食刻して陰極１２を形成した後、Ａ
ｌを電子ビームで蒸着してアルミニウム層１４を形成す
る。
【００１８】次に、図４Ｂに示したようにアルミニウム
層１４を写真食刻法で食刻して多重マイクロチップ形成
用マスク１４′を形成する。この際、マスク１４′の平
面積の形状は図４Ｃに示したような形状になるように放
射状に食刻する。このアルミニウムマスク１４′はリフ
トオフ法で形成する場合もある。ここで、図４Ｂは図４
Ｃのａ〜ａ′ラインを切断した断面図である。
【００１９】次に、図４Ｄに示したようにアルミニウム
マスク１４′を用いてタングステン陰極１３をＣＦ4 ／
Ｏ2 プラズマを用いるＲＩＥ法により放射状に食刻して
三角形の多重マイクロチップ状を形成する。
【００２０】次に、図４Ｅに示したように多重マイクロ
チップ状のアルミニウムマスク１４′の形成された基板
上に絶縁層１５を１μｍ程度の厚さになるようにＳｉＯ
2 を使用して蒸着させ、その上に更にゲート層１６をＣ
ｒ蒸着させて形成した後、前記陰極１３と交叉する方向
のストライプ状に食刻してゲート１６′を形成する。こ
のゲート１６′はリフトオフ法で形成することもある。
【００２１】次に、図５Ｆに示したように多重マイクロ
チップの上部のＣｒゲート１６′に開口１８を形成した
電子を放出しうる通路を形成する。その後、図５Ｇに示
したようにゲート１６′の開口１８の下部の絶縁層１５
をＣＨＦ3 ／Ｏ2 プラズマを用いたＲＩＥ法で食刻して
ホール１９を形成する。
【００２２】次に、図５Ｈに示したようにＢＯＥ法でチ
タン接着層１２を選択的に食刻して多重マイクロチップ
を形成して素子を完成する。この際、チタン接着層１２
の食刻速度を非常に速くして短時間に食刻を完了せしめ
ることにより、接着層１２が食刻されればタングステン
の内部応力により三角形に多重分割されたチップが跳ね
上がるようにする。ここで、食刻速度はとても速いの
で、精密に制御することが大事である。そして、ＢＯＥ
に使用される食刻溶液はＨＦ：ＮＨ4 Ｆが７：１〜１
０：１の比率に混ぜられた溶液を使用する。
【００２３】このように製作された多重チップ電界効果
電子放出素子の多重タングステンマイクロチップエミッ
ターの幾何学的な特性はタングステン陰極層の固有な内
部応力により決められる。このような素子の内部を１０
-6〜１０-7ｔｏｒｒの真空状態とし、ゲートを＋電位、
陰極をー電位又は接地として約１０〜１００Ｖ程度の電
圧を印加すれば、強い電界によりマイクロチップから電
子が放出される。この際、電子放出の程度はタングステ
ンのパターンによるマイクロチップ（エミッター）の数
とゲートとチップの端部との距離により制御される。ま
た、多重チップによる単一のゲート開口パターンにおけ
る高電流放出が可能なので、素子の応用によって任意に
平板型表示素子、高出力マイクロ波素子、電子ビーム応
用のＳＥＭ、Ｅービーム応用システム素子及びマルチプ
ルビーム放出による（圧力）センサとしても使用するこ
とができる。
【００２４】
【発明の効果】以上、説明したように、本発明による多
重チップ電界効果電子放出素子及びその製造方法はスト
ライプ状の陰極の下部にチタン接着層を形成し、その上
にタングステン陰極を放射状に食刻し、その下部のチタ
ン接着層を選択的に食刻してタングステン自体の内部応
力により跳ね上がるようにして多重マイクロチップを形
成する工程であって、工程上、チップの端部のサイズを
任意に調整することができ、かつ工程自体がタングステ
ンの内部応力とＢＯＥ法の特性を用いるので再現性も優
れる一方、多重チップなので出力電流をｎＡ〜ｍＡ帯の
広帯域の範囲で調整可能であり、タングステンでチップ
を形成することにより硬度、酸化、仕事関数などに優れ
るだけでなく、電気的、化学的、機械的な耐久性も優秀
である。
【図面の簡単な説明】
【図１】 従来の電界効果電子放出素子の垂直断面図で
ある。
【図２】 本発明による多重チップ電界効果電子放出素
子の垂直断面図である。
【図３】 本発明による多重チップ電界放出表示素子の
製造段階別垂直断面図であって、（Ａ）はアルミニウム
膜を形成した後の垂直断面図である。
【図４】 本発明による多重チップ電界放出表示素子の
製造段階別垂直断面図であって、（Ｂ）はフルミニウム
膜を食刻してマスクを形成した後の垂直断面図、（Ｃ）
はアルミニウムマスクの平面図、（Ｄ）はアルミニウム
マスクを用いて多重チップの形成のための陰極分割後の
垂直断面図、（Ｅ）は絶縁層及びゲート層を順次積層し
た後の垂直断面図である。
【図５】 本発明による多重チップ電界放出表示素子の
製造段階別垂直断面図であって、（Ｆ）はゲート層を食
刻して開口を形成した後の垂直断面図、（Ｇ）は絶縁層
を食刻してホールを形成した後の垂直断面図、（Ｈ）は
接着層を食刻して多重チップを突出させて素子を完成し
た後の垂直断面図である。

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 基板と、 前記基板上に形成された接着層と、 前記接着層上にストライプ状に形成された陰極と、 前記陰極の形成された基板上にホールを有するように形
    成された絶縁層と、 前記各ホールごとの前記陰極上に多重に形成された電界
    放出用マイクロチップと、 前記マイクロチップの上部に電界放出を可能にする開口
    を有するように前記絶縁層上に前記陰極と相互交叉する
    方向にストライプ状に形成されたゲートとを具備してな
    ることを特徴とする多重チップ電界効果電子放出素子。
  2. 【請求項２】 前記接着層はチタン又はアルミニウムを
    所定の厚さに蒸着して形成されることを特徴とする請求
    項１に記載の多重チップ電界効果電子放出素子。
  3. 【請求項３】 前記陰極はタングステンを所定の厚さに
    蒸着して形成されることを特徴とする請求項１に記載の
    多重チップ電界効果電子放出素子。
  4. 【請求項４】 前記絶縁層はＳｉＯ2 を所定の厚さに成
    長させて形成されることを特徴とする請求項１に記載の
    多重チップ電界効果電子放出素子。
  5. 【請求項５】 前記ゲートがクロムよりなることを特徴
    とする請求項１に記載の多重チップ電界効果電子放出素
    子。
  6. 【請求項６】 基板上に接着層を形成する段階と、 前記接着層にストライプ状の陰極を形成する段階と、 前記陰極の形成された前記基板上に電子ビームでアルミ
    ニウムを蒸着する段階と、 前記蒸着されたアルミニウムをパタニングしてリフトオ
    フ法で放射状パターンのマスクを形成する段階と、 前記マスクを用いてリアクチブイオンエッチング法によ
    り前記陰極を放射状に食刻して多重マイクロチップとな
    る部分を分割する段階と、 前記マスクを取り除き前記マイクロチップとなる部分の
    分割された基板上に絶縁層を形成する段階と、 前記絶縁層上に前記陰極と相互交叉する方向のストライ
    プ状にゲートを形成する段階と、 前記ゲートをパタニングしてリフトオフ法で電子の出入
    可能な開口を形成する段階と、 前記開口の下部の前記絶縁層を食刻してホールを形成す
    る段階と、 前記接着層の所定の部分を選択的に食刻して前記多重マ
    イクロチップとなる部分を突出させる多重マイクロチッ
    プ突出段階とを含むことを特徴とする多重チップ電界効
    果電子放出素子の製造方法。
  7. 【請求項７】 前記接着層を形成する段階はチタン又は
    アルミニウムを所定の厚さに蒸着することを特徴とする
    請求項６に記載の多重チップ電界効果電子放出素子の製
    造方法。
  8. 【請求項８】 前記陰極層を形成する段階はタングステ
    ンを所定の厚さに蒸着して形成することを特徴とする請
    求項６に記載の多重チップ電界効果電子放出素子の製造
    方法。
  9. 【請求項９】 前記マスク層を形成する段階は写真食刻
    法を使用することを特徴とする請求項６に記載の多重チ
    ップ電界効果電子放出素子の製造方法。
  10. 【請求項１０】 前記多重マイクロチップとなる部分を
    分割する段階における前記リアクチブイオンエッチング
    法はＣＦ4 ／Ｏ2 プラズマを用いることを特徴とする請
    求項６に記載の多重チップ電界効果電子放出素子の製造
    方法。
  11. 【請求項１１】 前記絶縁層を形成する段階はＳｉＯ2
    をＰＥＣＶＤ法又はスパッタリング法を使用して所定の
    厚さに成長させて形成することを特徴とする請求項６に
    記載の多重チップ電界効果電子放出素子の製造方法。
  12. 【請求項１２】 前記ゲートを形成する段階はＣｒを蒸
    着して形成することを特徴とする請求項６に記載の多重
    チップ電界効果電子放出素子の製造方法。
  13. 【請求項１３】 前記ホールを形成する段階は前記Ｓｉ
    Ｏ2 絶縁層をＣＨＦ3 ／Ｏ2 プラズマを用いたリアクチ
    ブイオンエッチング法を使用して食刻することを特徴と
    する請求項６又は１１項に記載の多重チップ電界効果電
    子放出素子の製造方法。
  14. 【請求項１４】 前記多重マイクロチップを形成する段
    階はＢＯＥ法で前記接着層を食刻することを特徴とする
    請求項６に記載の多重チップ電界効果電子放出素子の製
    造方法。
  15. 【請求項１５】 前記ＢＯＥ法はＨＦ：ＮＨ4 Ｆの比が
    ７：１〜１０：１の溶液を使用することを特徴とする請
    求項１４に記載の多重チップ電界効果電子放出素子の製
    造方法。
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