KR19980070360A - 전계방출소자의 제조방법 - Google Patents

전계방출소자의 제조방법 Download PDF

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KR19980070360A
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니시무로아츠시
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    • H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
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Abstract

(과제) 제1, 제2게이트 전극층의 구멍직경의 크기를 낱낱히 제어한다.
(해결수단) 제2게이트 전극층(7) 및 제2절연층(6)에 구멍(10a)을 에칭에 의하여 형성한 후에 레지스트 층을 박리하여, 회전경사증착에 의하여 메탈층(11)을 형성하고 (a), 구멍(10a)의 저부 및 제1게이트 전극층(5) 및 제1절연층(4)에 구멍(10b)을 에칭에 의하여 형성하고 (b), 메탈층(11)을 박리한 후에 구멍(10b)내에 콘상의 에미터(15)를 형성한다(c.d.e).
또 회전경사증착에 의하여 제2게이트 전극층상 및 제1구멍의 벽부 및 상기 제1구멍의 저면으로 되는 제1게이트 전극부에 메탈층을 형성하고, 다음에 상기 제1게이트 전극층 및 제1절연층에 제2구멍을 에칭에 의하여 형성하고, 에미터 재료층을 퇴적시켜 상기 제2구멍내에 콘상의 에미터를 형성한 후, 상기 메탈층 및 상기 에미터 재료층을 리프트 오프한다.

Description

전계방출소자의 제조방법
본 발명은 냉음극으로서 알려져 있는 전계방출 캐소드에 관한 것이고, 특히 신규의 구성의 집속전극을 갖는 전계방출 캐소드의 제조방법에 관한 것이다.
금속 또는 반도체 표면의 인가전계는 109[V/m] 정도로하면 터널 효과에 의하여, 전자가 장벽을 통과하여 상온에서도 진공중에 전자방출이 행해진다. 이를 전계방출(Field Emission)이라 하고, 이와같은 원리로 전자를 방출하는 캐소드를 전계방출 캐소드(Field Emission Cathode)라 부르고 있다.
근년 반도체 가공기술을 구사하여, 미크론사이즈의 전계방출 캐소드로 이루어지는 면 방출형의 전계방출 캐소드를 작성하는 것이 가능하게 되어 있고, 전계방출 캐소드는 형광표시장치, CRT, 전자현미경이나 전자빔 장치에 사용되도록 하고 있다.
도 4a, b, c, d, e, f에 따라 예를들면 제1게이트 라인과 제2게이트 라인을 갖는 3극 관형의 전계방출 캐소드(이하, FEC로 기록함)의 제조방법의 종래예를 설명한다.
우선, 도 4a에 도시하는 바와 같이 글라스등의 기판(41)상에 캐소드 전극으로 되는 박막도체층(42)이 예를들면 증착에 의하여 형성되어 있고, 그 위에 불순물을 도프한 Si를 성막하여 제1저항층(43)을 형성하고, 더욱더 그위에 예를들면 SiO2에 의하여 절연층(44)이 형성되어 있다. 그리고, 그위에 제1게이트 전극층(45)으로 되는 Nb가 증착된다.
이 제1게이트 전극층(45)상에 상기한 제1절연층(44)과 꼭같이 제2절연층(46)이 예를들면 SiO2로 형성되어 더욱더 제2게이트 전극층(47)이 제1게이트 전극층(45)과 동일의 Nb 재료로 성막된다.
이 적층기판은 그 표면에 포지형 포토 레지스트층(이하, 단순히 레지스트층 이라함)(48)을 설치하여 패터닝을 행하고, 도 4b에 표시되어 있는 바와같이 개구패턴(49)을 형성한다.
그후, 이 개구패턴(49)에 대하여 예를들면 SF6가스와 CHF3가스를 병용하여 이방성 에칭을 행하고 도 4c에 도시되어 있는 바와 같이 제2게이트 전극층(47), 제2절연층(46) 및 제1게이트 전극층(45), 제1절연층(44)에 구멍(50)을 형성한다.
이 구멍(50)을 형성할 경우의 이방성 에칭은 저항층(43)의 직전에서 정지시키는 것이 곤난하므로 통상 저항층(43)상에 제1절연층(44)이 약 0.1㎛ 정도 남은 곳에서 종료하고 있다.
다음에 플루오르화수소산을 사용하고, 도 4d에 도시되어 있는 바와같이 구멍(50) 측면의 제1절연층(44) 및 제2절연층(46)을 웨트 에칭한다. 그리고, 저항층(43)이 노출하고 동시에 제1게이트 전극층(45) 및 제2게이트 전극층(47)이 약간 밖으로 내달은 상태로 되도록한다. 더욱이, 도 4e에 도시되어 있는 바와같이, 제2게이트 전극층(47)상에 예를들면 A1등에 의한 박리층(51) 및 Cr등에 의한 버퍼 재료층(52)을 형성한다. 여기서 버퍼재료층(52)을 퇴적시키므로서 구멍(50)의 저부에는 버퍼층(52a)이 형성된다. 그리고, 이 버퍼재료층(52) 위에서 Mo등의 에미터 재료층(53)을 퇴적시키면, 이 에미터 재료는 버퍼층(52a)에 퇴적하고, 저항층(43)상에 콘상의 에미터(54)가 형성된다.
더욱이, 버퍼재료층(52) 및 버퍼층(52a)에 대한 상세한 설명은 생략하지만, 예를들면 본 출원인에 의한 선행기술로서 일본특원평 7-346273호에 표시되어 있는 바와같이, 구멍(50)내에 있어서 에미터(54)와 저항층(43) 사이에 버퍼층(52a)으로서 배치함으로서, 예를들면 에미터(54)의 부착강도를 향상시키도록 하고 있다. 그후, 제2게이트 전극층(47)상의 박리층(51), 버퍼재료층(52) 및 에미터재료층(53)을 양극산화등의 수법을 사용하여, 함께 제거하면, 도 4f에 도시하는 바와같이 2층구조의 FEC가 얻어진다.
그런데, 예를들면, 도 4c에 도시한 바와같이, 구멍(50)을 형성하기 위한 RIE을 행하는 경우, 레지스트층(48)과 절연층(44, 46)(SiO2)의 선택비가 취할 수 없는 즉, 레지스트층(48)도 절연층(44)의 에칭시에 에칭되어 버린다. 이로서, 구멍(50)의 형상이 테이퍼상으로 되어 버린다. 따라서, 제2게이트 전극층(47)의 구멍직경(G6), 제1게이트 전극층(45)의 구멍직경(G5)이 사이드 에칭에 의하여 확대해버려, 각각의 구멍직경(G5, G6)을 독립하여 제어하는 것은 곤난하다. 또, 도 4에서 설명한 방법에서는 구멍직경(G5) 보다 구멍직경(G6)을 작게하는 것은 불가능하고 더욱더, 구멍직경(G5)과 구멍직경(G6)의 차가 클수록 에미터 재료층(53)의 리프트오프가 곤난하게 된다.
또, 구멍직경(G6)이 구멍직경(G5) 보다 크게되면, 예를들면 도 5a에 도시되어 있는 바와 같이, 에미터 재료층(53)를 퇴적시켜 에미터(54)를 형성하는 경우, 에미터(54)를 형성하는 Mo의 일부가 제2게이트 전극층(47)을 통과하여, 제1게이트 전극층(45)에 퇴적부(55)로서 잔적해 버리는 경우가 있다. 이 경우, 리프트 오프에서는 제1게이트 전극층(45)에 부착하고 있는 퇴적부(55)을 제거하는 것이 곤난으로 되어, 도 5b에 도시되어 있는 것과 같이 리프트오프후에도 남고 있다. 또 퇴적부(55)를 제거하기 위하여 에칭을 행하면 제1게이트 전극층(45)의 돌출부분이 떨어져 버린다라는 문제가 있다. 거기서, Mo의 잔적을 방지하기 위하여 박리층(51)을 두껍게하면, 에미터(54)가 작게 되버려 필요한 에밋션 특성을 얻을 수 없다.
더욱더, 인출용으로서 형성되는 제1게이트 전극층(45)의 구멍직경(G5)과 집속용으로서 형성되는 제2게이트 전극층(47)의 구멍직경(G6)을 낱낱히 제어하는 것이 곤난하기 때문에, 에미터(54)로부터 방출되는 전자의 집속기능과 분배율을 양립하도록 FEC을 구성하는 것은 용이하지 않다.
본 발명은 이와같은 문제점을 해결하기 위하여 이루어진 것으로, 기판상에 캐소드 전극 제1절연층, 제1게이트 전극층 제2절연층, 제2게이트 전극층을 순차 적층하고, 상기 제2게이트 전극층상에 형성한 레지스트층에서 패터닝하여, 상기 제2게이트 전극층 및 상기 제2절연층의 소정의 위치에 제1구멍을 드라이 에칭에 의하여 형성하고, 다음에 상기 레지스트 층을 박리한 후에, 회전경사 증착에 의하여 적어도 상기 제2게이트 전극층을 메탈층으로 피착하고, 상기 제1구멍의 저면 및 상기 제1게이트 전극층 및 상기 제1절연층에 대하여 드라이 에칭함으로서 상기 제1구멍에 계속하는 제2구멍을 형성하고, 상기 메탈층을 박리한 후에 상기 제2구멍 저면에 리프트 오프공정에 의하여 콘상의 에미터를 형성한다.
또, 기판상에 캐소드 전극, 제1절연층, 제1게이트 전극층, 제2절연층, 제2게이트 전극층을 순차 적층하고, 그 제2게이트 전극층상에 형성하는 레지스트 층으로 패터닝하여, 상기 제2게이트 전극층 및 상기 제2절연층의 소정의 위치에 제1구멍을 드라이 에칭에 의하여 형성하고, 다음에 회전경사증착에 의하여 상기 레지스트층 위에 메탈층을 형성하여 상기 제1구멍의 저면 및 상기 제1게이트 전극층 및 상기 제1절연층에 상기 제1구멍에 계속하는 제2구멍을 드라이 에칭에 의하여 형성하고, 다음에 상기 레지스트층 및 메탈층을 박리하여, 상기 제2구멍내에 리프트 오프 공정에 의하여 콘상의 에미터를 형성한다.
더욱더, 기판상에 캐소드전극, 제1절연층, 제1게이트 전극층, 제2절연층, 제2게이트 전극층을 순차 적층하고, 그 제2게이트 전극층상에 형성한 레지스트 층에서 패터닝하여, 상기 제2게이트 전극층 및 상기 제2절연층에 제1구멍을 드라이 에칭에 의하여 형성하여 상기 레지스트 층을 박리하여, 다음에 상기 제1구멍의 저면 및 제1구멍의 주위를 에칭하여 제1게이트 전극층을 노출시켜, 다음에 회전경사증착에 의하여 제2게이트 전극층상 및 상기 제1구멍의 벽부 및 상기 제1구멍의 저면으로 되는 제1게이트 전극부의 일부에 메달층을 형성하고, 다음에 상기 제1게이트 전극층 및 상기 제1절연층에 제2구멍을 에칭에 의하여 형성하고, 다음에 에미터 재료충을 퇴적시키므로서 상기 제2구멍내에 콘상의 에미터를 형성하여, 상기 메탈층 및 에미터 재료층을 리프트 오프한다.
본 발명에 의하면, 제2게이트 전극층에 메달층을 형성한 상태에서 제1게이트 전극층의 구멍직경을 에칭하므로, 제2게이트 전극층이 메달층에 보호되고 에칭되지 않으므로 각 게이트 전극층의 구멍직경의 크기를 독립하여 제어할 수 있게 된다.
도 1은 본 발명의 실시의 형태의 전계방출소자의 제조방법의 공정을 설명하는 도면이다.
도 2는 도 1에 계속하는 실시형태의 전계방출소자의 제조방법의 공정을 설명하는 도면이다.
도 3는 본 발명의 다른 실시형태의 전계방출소자의 제조방법의 공정을 설명하는 도면이다.
도 4는 종래의 전계방출소자의 제조방법의 공정을 설명하는 도면이다.
도 5는 종래의 제1게이트 전극층에 퇴적한 에미터재료를 설명하는 도면이다.
(도면의 주요부분에 대한 부호의 설명)
1, 21: 기판 2, 22: 박막도체층 3, 23: 저항층
4, 6, 24, 26: 절연층 5, 25: 제1게이트 전극층
7, 27: 제2게이트 전극층 8: 레지스트층 10a, 10b: 구멍
11, 12, 29: 메탈층 14, 31: 에미터 재료층
13, 30: 버퍼 재료층 15, 32: 에미터
이하, 본 발명의 전계방출소자의 제조방법의 실시형태를 설명한다.
도 1a, b, c, d 및 도 2a, b, c, d, e는 본 실시 형태의 전계방출소자의 제조방법을 설명하는 공정도이고, 이들의 공정도에 도시되어 있는 기판(1), 박막 도체층(2), 저항층(3), 제1절연층(4), 제1게이트 전극층(5), 제2절연층(6), 제2게이트 전극층(7), 레지스트층(8)은 앞서 도 4에서 설명한 기판(41), 박막도체층(42), 저항층(43), 제1절연층(44), 제1게이트 전극층(45), 제2절연층(46), 제2게이트 전극층(47), 레지스트층(48)에 대응하고 있다.
즉, 도 1a에 도시하는 바와 같이, 글라스 등의 기판(1)상에 캐소드전극으로 되는 박막도체층(2)이 증착에 의하여 형성되어 있고, 더욱더, 그 위에 불순물를 도프한 Si를 성막하여 저항층(3)을 형성하고, 더욱더 SiO2에 의하여 절연층(4)이 형성되어 있다. 그리고, 그위에 제1게이트 전극층(5)으로 되는 Nb가 증착된다. 그리고, 이 제1게이트 전극층(5)상에 상기한 제1절연층(4)과 꼭같이 제2절연층(6)이 SiO2로 형성되고, 더욱더 제2게이트 전극층(7)이 제1게이트 전극층(5)과 동일의 Nb 재료로 성막된다. 제2게이트 전극층(7)의 위에는 구멍을 형성하기 위한 레지스트층(8)이 설치되지만, 본 실시형태에서는 앞서 도 4a에 도시한 종래예 보다도, 얇게 형성할 수가 있다. 이로서 구멍패터닝을 행할 때의 해상도을 향상할 수가 있다.
우선, 레지스트층(8)에 대하여 패터닝을 행하고 도 1a에 도시되어 있는 바와 같이 개구패턴(9)을 형성한다.
그후, 이 개구패턴(9)에 대하여 예를들면 SF6가스와 CHF3가스를 병용한 2연속 RIE (리액티브·이온·에칭)에 의하여 이방성 에칭을 행하고, 제2게이트 전극층(7), 제2절연층(6)에 도 1c에 도시되는 바와 같이 제1개구부로 되는 구멍(10a)을 형성한다. 그리고, 도 1d에 도시되어 있는 바와같이 제2게이트 전극층(7)상에서 레지스트층(8)을 박리한다.
다음에, 도 2에 따라 그후의 공정을 설명한다. 레지스트층(8)을 박리한 후에 도 2a에 도시되어 있는 바와같이, 회전경사 증착에 의하여 예를들면 Al, Cr등의 플루오르화물계 가스의내 드라이 에칭용의 메탈층(11)을 퇴적시켜, 제2게이트 전극층(7)을 보호함과 동시에, 도 2b에 도시되어 있는 바와 같이, 제2절연층(6), 제1게이트 전극층(5), 제1절연층(4)에 대하여 드라이 에칭을 행하고 제2개구부로 되는 구멍(10b)을 형성한다. 이예, 제2게이트 전극층(7)은 메탈층(11)에 보호되어 있으므로, 그의 구멍직경(G2)을 넓히는 일없이 에칭을 행할 수가 있다. 제1게이트 전극층(5)의 구멍직경(G1)은 메탈층(11)을 증착하는 두께를 정하므로서, 대략 G1≒G2 또는 G1＜G2로 되도록 할 수가 있어 동시에 제1게이트 전극층(5)의 에칭조건으로 사이드 에칭량을 늘리는 것으로 G1G2 도 가능하다. 또, 제2절연층(6)의 사이드 부분의 넓어짐도 에칭량으로 제어할 수가 있다.
이와같이, 본 발명에서는 메탈층(11)을 회전경사 증착에 의하여 형성할 때에, 그 두께와 제1게이트 전극층(5)의 사이드 에칭량을 제어함으로서, 제1게이트 전극층(5)의 구멍직경(G1)의 크기를 제어할 수가 있다. 더구나, 도 2b에 있어서 에칭에 있어서는 저항층(3)의 직전에서 정지시켜, 제1절연층(4)을 소정의 두께 만큼 남도록 한다.
다음에, 도 2c에 도시되어 있는 바와 같이, 웨트처리를 행한다. 즉, 예를들면 인산에 의하여 메탈층(11)을 제거하고, 더욱더, 예를들면 플루오르화수소산을 사용하여 구멍(10a)의 벽부를 형성하고 있는 제2절연층(6) 및 구멍(10b)의 벽부를 형성하고 있는 제1절연층(4)을 웨트에칭한다. 그리고, 저항층(3)이 노출하고, 동시에 제1게이트 전극층(5) 및 제2게이트 전극층(7)이 약간 밖으로 내달은 상태로 되도록 한다.
그후, 도 2a에 도시되어 있는 바와 같이, 제2게이트 전극층(7) 위에 예를들면 Al등의 메탈층(12), 및 예를들면 Cr등의 버퍼재료층(13)을 증착시킨다. 이때, 구멍(10b)의 저면(저항층 3)에는 버퍼층(13a)이 형성된다. 더욱더, 버퍼재료층(13)의 위로부터 예를들면 Mo등의 에미터 재료층(14)을 퇴적시켜 버퍼층(13a)의 위에 에미터(15)을 형성한다.
메탈층(12)은 리프트 오프층으로서 형성되어, 에미터(15)가 형성된 후에 버퍼재료층(13), 에미터 재료층(14)을 제거하기 위하여 형성되어 있다.
그리고, 도 2a에 도시한 바와 같이 구멍(10b)내에 에미터(15)를 형성한 후에, 예를들면 인산등에 의하여 리프트 오프를 행하고, 도 2e에 도시되어 있는 바와 같이, 에미터 재료층(14)를 제거함으로서, 2층 구조의 FEC 적층 기판이 형성된다.
이와같이, 본 실시의 형태에서는 예를들면 도 2a에 도시한 메탈층(11)을 회전경사 증착에 의하여 형성할 경우에, 그 두께를 제어하여 제2게이트 전극층(7)에 형성되어 있는 구멍직경(G2)의 내측에 얼마만큼 밀어내어져 있는가에 따라, 제1게이트 전극층(5)의 구멍직경(G1)의 크기를 제어할 수가 있다. 또, 도 2b에 도시한 바와같이, 제1게이트 전극층(5)을 에칭하는 경우, 제2게이트 전극층(7)은 메탈층(11)에 의하여 보호되어 있으므로, 사이드 에칭에 의하여 구멍직경(G2)이 넓어지는 것을 방지할 수 있다. 더욱더, 구멍직경(G1)과 구멍직경(G2)을 독립하여 제어할 수 있으므로, 구멍직경(G1) 보다도 구멍직경(G2)을 크게 형성하는 것도 가능하게 된다.
더욱이, 본 실시형태에서는 도 1c에 도시하는 바와 같이, 드라이 에칭에 의하여 구멍(10a)을 형성한 후에 레지스트층(8)을 박리하도록 설명하였지만, 예를들면 도 1c에 도시한 상태에서, 레지스트층(8)을 박리하지 않고 그 위로부터 메탈층(11)을 증착하여, 에미터(15)를 형성한 후의 리프트 오프시(도 2e)에 인산과 레지스트 박리액을 사용하여 제거하도록 하여도 좋다. 이 경우, 메탈층(11)은 레지스트층(8) 위에 형성되어 있으므로, 레지스트층(8)과 함께 깨끗하게 제거할 수가 있어 메탈층 박리공정을 생략할 수 있게 된다.
다음에, 도 3에 따라 본 발명의 타의 실시형태를 설명한다.
더욱이, 이 실시형태에서는 앞서 도 1a∼d에서 설명한 공정은 꼭같이 취급되고 도 3a에서 도 1d에 계속하는 공정을 도시하고 있다. 또, 도 3에 도시되고 있는 기판(21), 박막 도체층(22), 저항층(23), 제1절연층(24), 제1게이트 전극층(25), 제2절연층(26), 제2게이트 전극층(27), 구멍(28a, 28b)은 앞서 도 1에서 설명한 기판(1), 박막 도체층(2), 저항층(3), 제1절연층(4), 제1게이트 전극층(5), 제2절연층(6), 제2게이트 전극층(7), 구멍(10a, 10b)에 대응하고 있다.
이 실시의 형태에서는 도 1d에서 설명한 예와 꼭같이, 제2게이트 전극층(27)과 절연층(26)을 에칭한 후에 웨트처리를 실시하고, 더욱더 예를들면 도 3a에 도시되어 있는 바와 같이 제1개구부로 되는 구멍(28a)의 벽부를 에칭하여, 제2게이트 전극층(27)이 약간 밖으로 내단 상태로 되도록 한다. 또, 이때, 제1게이트 전극층(25)을 구멍(28a)의 저부로서 노출시키도록 한다.
그리고 이 실시의 형태에서는 제2게이트 전극층(27)상에 예를들면 각도 θ로서, 예를들면 Al, Cr 등의 금속을 회전경사증착에 의하여 증착하고, 도 3b에 도시되어 있는 바와 같이 메탈층(29)을 형성한다. 더구나, 각도 θ는 회전경사 증착을 행하였을 때에 구멍(28a)의 저면으로서 노출되어 있는 제1게이트 전극층(25)의 단부부근에도 추적되는 각도로 한다.
다음에, 도 3c에 도시되어 있는 바와 같이, 제1게이트 전극층(25)과 제1절연층(24)의 에칭을 행하고 제2개구부로 되는 구멍(28b)을 형성하는 것으로 되지만, 이때의 제1게이트 전극층(25)의 구멍직경(G3)의 크기는 도 3b에 도시한 제1게이트 전극층(25)이 노출하고 있는 면적에 상당한다. 즉, 도 3b에 있어서 회전경사증착을 행하는 각도 θ를 변경함으로서, 구멍직경(G3)의 크기를 설정할 수 있도록 한다. 제1게이트 전극층(25)과 제1절연층(24)이 에칭된 후, 도 3d에 도시되어 있는 바와 같이 웨트처리에 의하여 구멍(28b)에 있어서 제1절연층(24)의 벽부를 에칭하여, 제1게이트 전극층(25)의 단부가 약간 밖으로 내단상태로 되도록 한다.
그리고, 메탈층(29)의 위에 버퍼재료층(30), 에미터 재료층(31)를 퇴적시켜 도 3e에 도시되어 있는 바와 같이 저항층(23) 위에 버퍼층(30a), 에미터(32)를 형성하고 그후 예를들면 인산등에 의하여 에미터 재료층(31)과 함께 메탈층(29)을 리프트 오프한다. 이로서 도 3f에 도시되어 있는 바와같이 2층 구조의 FEC을 구성할 수 있게 된다.
이와같이, 타의 실시형태에서는 도 3b에 도시한 바와 같이, 제2게이트 전극층(27)을 보호하는 메탈층(29)을 형성함으로서, 이 메탈층(29)을 리프트 오프함과 동시에 에미터 재료층(31)을 제거할 수 있으므로, 앞서 도 2a에 도시한 바와 같이, 에미터 재료층(14)을 리프트 오프하기 위한 메탈층(12)을 형성할 필요가 없고, 제조공정을 간소화 할수 있게 된다.
또, 리프트 오프를 행하는 경우에 제1게이트 전극(25) 부근에 퇴적한 Mo등의 에미터 재료층(31)의 일부를 동시에 제거할 수 있게 된다.
이상, 설명한 바와 같이 본 발명은 에미터콘이 형성되는 구멍을 에칭하는 공정에서 메탈층을 레지스트 막으로서 에칭하는 공정을 부가하는 것으로 되어 제1게이트 전극층의 구멍직경을 에칭할 때에 제2게이트 전극층이 에칭되지 않으므로, 제1 및 제2게이트 전극층의 구멍직경을 각각 독립하여 제어할 수 있게 된다. 또, 메탈층을 형성하는 예를 들면 Al와 절연층을 형성하는 SiO2의 선택성이 높기 때문에, O2등을 사용하여 에칭 레이트를 빨리할 수 있게 된다.
더욱, 메탈층을 리프트 오프층과 겸용함으로서, 공정수를 삭감할 수가 있다.
또 더욱, 레지스트층상에 직접 메탈층을 경사증착하는 것으로, 레지스트 층을 제거함으로서 레지스트층과 함께 메탈층을 고속 동시에 확실히 제거할 수 있다라는 이점이 있다.

Claims (3)

  1. 기판상에 캐소드 전극 제1절연층, 제1게이트 전극층, 제2절연층, 제2게이트 전극층을 순차 적층하고, 상기 제2게이트 전극층상에 형성한 레지스트층에서 패터닝하여, 상기 제2게이트 전극층 및 상기 제2절연층의 소정의 위치에 제1구멍을 드라이 에칭에 의하여 형성하고, 다음에 상기 레지스트 층을 박리한 후에, 회전경사 증착에 의하여 적어도 상기 제2게이트 전극층을 메탈층으로 피착하고, 상기 제1구멍의 저면 및 상기 제1게이트 전극층 및 상기 제1절연층에 대하여 드라이 에칭함으로서 상기 제1구멍에 계속하는 제2구멍을 형성하고, 상기 메탈층을 박리한 후에 상기 제2구멍의 저면에 리프트 오프공정에 의하여 콘상의 에미터를 퇴적하는 것을 특징으로 하는 전계방출소자의 제조방법.
  2. 기판상에 캐소드 전극, 제1절연층, 제1게이트 전극층, 제2절연층, 제2게이트 전극층을 순차 적층하고, 그 제2게이트 전극층상에 형성하는 레지스트 층으로 패터닝하여, 상기 제2게이트 전극층 및 상기 제2절연층의 소정의 위치에 제1구멍을 드라이 에칭에 의하여 형성하고, 다음에 회전경사증착에 의하여 상기 레지스트층 위에 메탈층을 형성하여 상기 제1구멍의 저면 및 상기 제1게이트 전극층 및 상기 제1절연층에 상기 제1구멍에 계속하는 제2구멍을 드라이 에칭에 의하여 형성하고, 다음에 상기 레지스트층 및 메탈층을 박리한 후, 상기 제2구멍내에 리프트 오프 공정에 의하여 콘상의 에미터를 퇴적하는 것을 특징으로 하는 전계방출소자의 제조방법.
  3. 기판상에 캐소드전극, 제1절연층, 제1게이트 전극층, 제2절연층, 제2게이트 전극층을 순차 적층하고, 그 제2게이트 전극층상에 형성한 레지스트 층에서 패터닝하여, 상기 제2게이트 전극층 및 상기 제2절연층에 제1구멍을 드라이 에칭에 의하여 형성하여 상기 레지스트 층을 박리하여, 다음에 상기 제1구멍의 저면 및 제1구멍의 주위를 에칭하여 제1게이트 전극층을 노출시켜, 다음에 회전경사증착에 의하여 제2게이트 전극층상 및 상기 제1구멍의 벽부 및 상기 제1구멍의 저면으로 되는 제1게이트 전극부의 일부에 메달층을 형성하고, 다음에 상기 제1게이트 전극층 및 상기 제1절연층에 제2구멍을 에칭에 의하여 형성하고, 다음에 에미터 재료층을 퇴적시키므로서 상기 제2구멍내에 콘상의 에미터를 형성하여, 상기 메탈층 및 에미터 재료층을 리프트 오프하는 것을 특징으로 하는 전계방출소자의 제조방법.
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