KR100235307B1 - 포커싱 게이트를 갖는 실리콘 에프이에이 및 그의 제조방법 - Google Patents

Abstract

본 발명은 포커싱 게이트를 갖는 실리콘 FEA의 제조방법에 관한 것으로서, 실리콘 기판(10)위에 산화막 (11)을 형성한 후 디스크 형상으로 패터닝하는 단계 ; 산화막 (11)을 마스크로 하여 소정 깊이로 실리콘 기판(10)을 비등방성 식각하는 단계; 질화막(12)을 도포한 후 포토 레지스트 에치-백 공정을 이용하여 측벽에만 질화막(12)을 형성하는 단계; 실리콘 기판(10)을 등방성 식각하는 단계; 측면부의 질화막(12)을 제거하고 열산화함으로써 열산화막(13)과 뾰족한 팁(14)을 형성하는 단계; 열산화막(13)위에 다결정 실리콘(15)을 도포하고, 포토 레지스트 에치-백 공정을 이용하여 게이트 전극을 형성하는 단계; 질화막(16)을 증착한 후, 포토 레지스트 에치-백 공정을 사용하여 측벽에만 질화막(16)을 형성하는 단계; 상부 포커싱 게이트 산화막(17) 및 금속막(18)을 증착시키고, 포토 레지스트 에치-백 공정을 사용하여 상부 포커싱 게이트를 형성하는 단계; 팁 주위의 질화막(16)을 습식 식각 공정을 이용하여 제거하는 단계; 및 팁 주위의 열산화막(13)을 리프트-오프시켜 뾰족한 에미터 팁(14)을 노출시키는 단계로 이루어진다.

Description

포커싱 게이트를 갖는 실리콘 FEA 및 그의 제조방법

본 발명은 포커싱 게이트를 갖는 실리콘 FEA 및 그의 제조방법에 관한 것이다.

전계방출형 표시소자 (FED)는 진공중에서 캐소드로부터 방출된 전자가 애노드부의 형광막을 때려 형광체가 발광하는 것을 이용하는 것으로서 후면 기판에 형성된 수십만개의 캐소드에 전기장을 형성하여 전자가 방출되게 하고 이렇게 방출된 전자가 전기장에 의해 가속되어 전면 기판부에 형성된 형광체를 때림으로써 발광하게 된다.

일반적으로, 전자의 방출특성은 에미터 팁 및 게이트 홀의 형상과 치수 등에 따라 좌우되는데, 방출특성을 향상시키기 위해서는 게이트 홀의 직경이 감소되어야 한다. 그러나, 지금까지의 에미터 팁 제조공정에 의하면 게이트 홀의 직경을 감소시키는데 한계가 있었다. 또한, 전자 빔 퍼짐 현상을 억제하기 위해 포커싱 게이트를 형성하는 경우가 있는데, 이러한 포커싱 게이트를 형성하기 위해서는 복잡한 공정을 요하고 있다.

본 발명은 전술한 문제점을 감안하여 이루어진 것으로서, 저전압에서 전계를 방출할 수 있고, 전자 빔 퍼짐현상을 억제할 수 있도록 포커싱 게이트를 갖는 실리콘 FEA 및 그의 제조방법을 제공하는 것을 목적으로 한다.

제1a도 내지 제1j도는 본 발명에 따라 포커싱 게이트를 갖는 실리콘 FEA를 제조하는 공정을 단계적으로 나타내는 도면.

* 도면의 주요부분에 대한 부호의 설명

10 : 기판 11 : 산화막

12 : 질화막 13 : 열산화막

14 : 팁 15 : 다결정 실리콘

16 : 질화막 17 : 포커싱 게이트 산화막

18 : 금속막

전술한 목적을 달성하기 위해 본 발명에 따라 제공되는 포커싱 게이트를 갖는 실리콘 FEA의 제조방법은, 실리콘 기판위에 산화막을 형성한 후 사진식각 공정을 이용하여 디스크 형상으로 패터닝하는 단계; 산화막을 마스크로 하여 소정 깊이로 실리콘 기판을 비등방성 식각하는 단계; 실리콘 기판과 산화막 위에 질화막을 도포한 후 포토 레지스트 에치-백 공정을 이용하여 측벽에만 질화막을 형성하는 단계; 실리콘 기판을 등방성 식각하는 단계; 측면부의 질화막을 제거하고 열산화함으로써 열산화막과 뾰족한 팁을 형성하는 단계; 열산화막 위에 다결정 실리콘을 도포하고, 포토 레지스트 에치-백 공정을 이용하여 게이트 전극을 형성하는 단계; 질화막을 증착한 후, 포토 레지스트 에치-백 공정을 사용하여 측벽에만 질화막을 형성하는 단계; 상부 포커싱 게이트 산화막 및 금속막을 증착시키고, 포토 레지스트 에치-백 공정을 사용하여 상부 포커싱 게이트를 형성하는 단계; 팁 주위의 질화막을 습식 식각 공정을 이용하여 제거하는 단계; 및 팁 주위의 열산화막을 리프트-오프시켜 뾰족한 에미터 팁(14)을 노출시키는 단계로 이루어진다. 또한, 본 발명은 상기 제조방법에 의해 제조된 포커싱 게이트를 갖는 실리콘 FEA를 포함한다.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.

제1도에는 본 발명에 따른 포커싱(focusing)게이트를 갖는 실리콘 FEA의 제조공정이 단계적으로 도시되어 있는데, 먼저 실리콘 기판(10) 위에 산화막 (11)을 형성한 후 사진식각 공정을 이용하여 직경 1.2 ∼ 1.5 ㎛의 디스크 형상으로 패터닝하고 (제1a도 참조), 산화막 (11)을 마스크로 하여 약 1.5 ∼ 2 ㎛의 깊이로 실리콘 기판(10)을 비등방성 건식 식각한다(제1b도참조). 이러한 비등방성 건식 식각에 의해 실리콘 기판은 제1b도에 도시된 바와 같이 소정 깊이만큼 수직으로 깍여 나간다.

그후, 실리콘 기판(10)과 산화막 (11) 위에 질화막(12)을 도포한 후 포토 레지스트 에치-백 (P.R etch-back) 공정을 이용하여 제1c도에 도시된 바와같이 질화막(12)이 측벽에만 잔류하도록 에칭한다.

다음으로, 실리콘 기판(10)을 RIE (Reactive ion etching)법을 이용하여 등방성 식각함으로써, 질화막(12)이 형성된 측면을 제외하고 그 아래부분이 제1d도에 도시된 바와 같이 깍여 나가게하여 1차적인 에미터 팁 형상을 형성한 다음, 측면부의 질화막(12)을 제거하고 열산화함으로써 제1e도에 도시된 바와 같이 열산화막(13)과 뾰족한 팁(14)을 형성한다. 이 열산화막은 후술하는 바와 같이 나중에 잔류하는 부분이 게이트 산화막으로 이용된다.

그후, 열산화막(13)위에 게이트 전극으로 사용할 다결정 실리콘(15)을 증착하고, 이 다결정 실리콘(15)위에 포토 레지스트 (도시 않됨)를 도포한 다음, 이 포토 레지스트를 약간 애싱 (ashing) 하여 팁보다 높은 부분의 포토 레지스트 만을 선택적으로 제거함으로써, 팁보다 높은 부분의 다결정 실리콘(15)이 드러나게 하여, 노출된 부위의 다결정 실리콘을 선택적으로 제거한 후에 잔류 포토 레지스트를 제거함으로써 남아 있는 다결정 실리콘(15)으로 게이트 전극을 형성한다(제1f도 참조).

그 다음 리프트-오프 공정을 용이하게 하기 위해 다결정 실리콘(15)과 열산화막(13)위에 질화막(16)을 증착한 후, 포토 레지스트 에치-백 공정을 사용하여 측벽에만 질화막(16)을 형성한다(제1g도 참조).

SiO₂로 된 상부 포커싱 게이트 산화막(17) 및 금속막(18)을 증착시키고, 포토 레지스트 에치-백 공정을 사용하여 상부 포커싱 게이트를 패터닝하여 형성한다(제1h도참조).

이어서, 팁 주위의 질화막(16)을 습식 식각 공정을 이용하여 제거함으로써 뾰족한 팁 부위의 열산화막(13)이 드러나게 한다(제1i도 참조).

마지막으로, 제1j도에 도시된 바와 같이 습식 식각 공정을 이용하여 팁 주위의 열산화막(13)을 제거하는 리프트-오프 공정을 수행함으로써 뾰족한 에미터 팁(14)을 노출시킴으로써 공정이 완료되는데, 이때 게이트 전극으로서의 다결정 실리콘(15) 아래쪽의 얼산화막 (13)은 잔류하여 게이트 산화막을 형성하게 되고, 다결정 실리콘(15)이 1차 게이트 전극으로서 작용하며, 상부의 금속막(18)이 포커싱 게이트로서 작용하게 된다.

상술한 바와 같은 방법으로 포커싱 게이트를 갖는 에미터 팁을 형성함으로써, 전자빔 퍼짐 현상을 억제할 수 있고, 고해상도의 FED 제조가 가능하며, 저전압에서도 전계 방출이 가능하고, 이렇게 저전압 구동이 가능하므로 구동 IC 내장이 가능한 이점이 있다. 또한, 열산화막을 게이트 산화막으로 이용함으로써 절연특성이 뛰어난 전계 방출 소자를 제조할 수 있다.

Claims (4)

1. 포커싱 게이트를 갖는 실리콘 FEA의 제조방법에 있어서, 실리콘 기판(10) 위에 산화막 (11)을 형성한 후 사진식각 공정을 이용하여 디스크 형상으로 패터닝하는 단계; 상기 산화막 (11)을 마스크로 하여 소정 깊이로 실리콘 기판(10)을 비등방성 식각하는 단계; 상기 실리콘 기판(10)과 상기 산화막 (11) 위에 질화막(12)을 도포한 후 포토 레지스트 에치-백 공정을 이용하여 측벽에만 질화막(12)을 형성하는 단계; 상기 실리콘 기판(10)을 등방성 식각하는 단계; 측면부의 상기 질화막(12)을 제거하고 열산화함으로써 열산화막(13)과 뾰족한 팁(14)을 형성하는 단계; 상기 열산화막(13)위에 다결정 실리콘(15)을 도포하고, 포토 레지스트 에치-백 공정을 이용하여 게이트 전극을 형성하는 단계; 질화막(16)을 증착한 후, 포토 레지스트 에치-백 공정을 사용하여 측벽에만 질화막(16)을 형성하는 단계; 상부 포커싱 게이트 산화막(17) 및 금속막(18)을 증착시키고, 포토 레지스트 에치-백 공정을 사용하여 상부 포커싱 게이트를 형성하는 단계; 팁 주위의 질화막(16)을 습식 식각 공정을 이용하여 제거하는 단계; 및 팁 주위의 열산화막(13)을 리프트-오프시켜 뾰족한 에미터 팁(14)을 노출시키는 단계로 이루어지는 것을 특징으로 하는 포커싱 게이트를 갖는 실리콘 FEA의 제조방법.
2. 제1항에 있어서, 상기 산화막 (11)의 직경이 1.2 ∼ 1.5㎛인 것을 특징으로 하는 포커싱 게이트를 갖는 실리콘 FEA의 제조방법.
3. 제1항에 있어서, 상기 산화막 (11)을 마스크로 하여 비등방성 식각되는 실리콘 기판(10)의 깊이가 약 1.5 ∼ 2 ㎛인 것을 특징으로 하는 포커싱 게이트를 갖는 실리콘 FEA의 제조방법.
4. 제1항의 방법에 따라 제조된 포커싱 게이트를 갖는 실리콘 FEA.