KR0149106B1 - 실리콘-다이아몬드 3극 에미터 및 그 제조방법 - Google Patents
실리콘-다이아몬드 3극 에미터 및 그 제조방법Info
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Abstract
저전압에서도 많은 전자를 효율적으로 방출시키기 위한 실리콘-다이아몬드 3극 에미터 및 그 제조방법이 개시된다. 실리콘층의 상부에 다이아몬드층, 제1포토레지스트층, 제1금속층 및 제2포토레지스트층을 증착한 후, 제2포토레지스트층을 마스크로 이용하여 제1금속층, 제1포토레지스트층 및 다이아몬드층을 패터닝하고, 실리콘층을 식각하여 상기 실리콘층 중 패터닝된 다이아몬드층의 하부에 포스트 형상의 팁을 형성한다. 실리콘층의 상부 및 제1금속층의 상부에 절연층 및 게이트 금속층을 형성하고, 제1포토레지스트를 제거하여 제1포토레지스트 상의 구조물을 제거한 후, 패터닝된 다이아몬드층 및 그 하부의 팁 주위를 절연층을 식각하여 실리콘층 상에 다이아몬드층이 형성된 팁을 갖는 에미터를 형성한다. 이러한 실리콘-다이아몬드 3극 에미터는 그 제조가 용이하며 재현성이 뛰어나고, 낮은 전압에서 전자 방출이 일어날 수 있다.
Description
본 발명은 전계 방출 소자(Field Emission Display)에 관한 것으로, 보다 상세하게는, 저전압에서 전자를 보다 효율적으로 방출시키기 위해 실리콘층 상부에 다이아몬드 박막이 코팅된 3극 구조를 갖는 실리콘-다이아몬드 3극 에미터 및 그 제조 방법에 관한 것이다.
최근 디스플레이 소자로 각광 받고 있는 전계 방출 소자는 강한 전기장 (electric field)에 의해 방출되는 전자를 사용하여 형광체를 자극하여 문자 또는 그래픽을 표시하는 소자로서 진공 속의 전자 존송을 기본 개념으로 한다. 상기 전계 방출 소자는 높은 해상도, 낮은 전압 및 높은 효율 등과 같은 장점이 있으나, 그 신뢰성 및 균일성과 소자의 패널 내부를 고진공으로 제작하여야 하는 단점도 있다.
도1은 종래의 실리콘 또는 금속의 3극 구조의 팁 주위를 다이아몬드로 코팅한 3극 에미터의 단면도를 도시한 것이다.
도1을 참조하면, 종래의 3극 에미터는, 실리콘층(1) 상부에 형성된 원추형의 전자방출용 팁을 다이아몬드층(2)이 둘러싸고 상기 팁 주위에는 절연층(6)이 형성되며, 상기 절연층(6)의 상부에 게이트 금속(7)이 형성된다. 이러한 3극 에미터에 있어서는, 게이트 금속(7)에 전압을 인가함으로써 에미터 팁에 전계가 집중되어 이로부터 전자가 방출된다.
그러나, 상기 3극 에미터는 그 제조 공정이 복잡하고, 재현성이 떨어질 뿐 아니라 게이트 전압의 인가 시 에미터 팁에서의 전자 방출이 일정치 않으며, 방출 되는 전자의 방향성 또한 불규칙적이라는 문제점이 있다. 또한, 완성된 전계 방출 소자를 작동시키는 데 있어, 게이트 전압이 높아야 하는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로 본 발명의 목적은, 저전압에서도 많은 전자를 효율적으로 방출시키기 위하여 실리콘 포스트의 상부에 다이아모드층을 증착시킨 3극 구조를 갖는 실리콘-다이아몬드 3극 에미터 및 그 제조 방법을 제공하는 것이다.
제1도는 실리콘 또는 금속의 3극 구조에 다이아몬드를 코팅한 종래의 에미터의 단면도이다.
제2a도 내지 제2e도는 본 발명에 따른 실리콘-다이아몬드 3극 에미터의 제조공정을 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 실리콘층 15 : 팁
20 : 다이아몬드층 30 : 제1포토레지스트층
40 : 제1금속층 50 : 제2포토레지스트층
60 : 절연층 70 : 게이트 금속층
상술한 본 발명의 목적을 달성하기 위하여 본 발명은, 실리콘층의 상부에 다이아몬드층, 제1포토레지스트층, 제1금속층 및 제2포토레지스트층을 순차적으로 증착하는 단계, 상기 제2포토레지스트층을 패터닝한 후, 상기 패터닝된 제2포토레지스트층을 마스크로 이용하여 상기 제1금속층, 상기 제1포토레지스트층 및 상기 다이아몬드층을 패터닝하는 단계, 상기 실리콘 중 상기 패터닝 된 다이아몬드층이 형성된 부분을 제외한 부분을 약 1μm 의 두께로 식각하여 상기 패터닝된 다이아몬드층의 하부에 포스트 형상의 팁을 형성하는 단계, 상기 실리콘층의 상부 및 상기 제1 금속층의 상부에 절연층을 약 1μm의 두께로 형성한 후, 상기 절연층의 상부에 게이트 금속층을 형성하는 단계, 상기 제1포토레지스트를 제거하여 상기 제1포토레지스트 상의 제 1금속층, 상기 절연층 및 상기 게이트 금속층을 제거하는 단계, 그리고 상기 포스트 형상의 팁 주위의 절연층을 식각하여 실리콘층 상에 다이아몬드층이 형성된 탑을 갖는 에미터를 형성하는 단계를 포함하는 실리콘-다이아몬드형 3극 에미터의 제조방법을 제공한다.
또한 상술한 목적을 달성하기 위하여 본 발명은, 실리콘층의 상부에 다이아몬드층, 제1포토레지스트층, 제1금속층, 제2포토지스트층을 순차적으로 증착시킨 후 마스크 패턴을 이용하여 상부로부터 순차적으로 식각하여 상기 실리콘층과 일체로 형성되는 포스트 형태의 팁을 갖는 실리콘층, 상기 실리콘층의 상부에 증착기를 사용하여 형성되는 절연층, 상기 절연층의 상부에 형성되는 게이트 금속층, 그리고 상기 절연층을 식각하여 상기 실리콘층 상부에 상기 다이아몬드층이 형성된 포스트 형태의 팁을 갖고 형성되는 에미터를 포함하는 실리콘-다이아몬드형 3극 에미터를 제공한다.
본 발명에 따른 실리콘-다이아몬드 3극 에미터는, 전자의 방출이 팁의 반경(radius)에 의존하는 종래의 팁에 비해서 제조 공정이 간단하여 제조가 용이하며, 그 재현성이 뛰어나다. 또한, 본 발명에 따른 실리콘-다이아몬드 3극 에미터에서는, 낮은 전압에서 전자 방출이 일어날 수 있으며, 종래의 팁 형태의 에미터에 비해 해성도를 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 실리콘-다이아몬드 3극 에미터 및 그 제조 방법을 상세하게 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 실리콘-다이아몬드 3극 에미터의 제조공적을 도시한 것이다.
도 2a를 참조하면, 먼저, 전자 방출을 용이하게 하기 위하여 n형으로 도핑된 실리콘층(10)의 상부에 얇은 다이아몬드층(20)을 형성한다. 이어서, 상기 다이아몬드층(20)의 상부에 제1포트레지스트층(30), 제1금속층(40) 및 제1포토레지스트층(50)을 순차적으로 증착한다. 이 경우, 상기 실리콘층(10)을 웨트 스테이션(wet station)에서 크리닝(cleaning)한 후, 수분 제거를 위하여 오븐에서 프리베이킹(prebaking)을 실시한다. 또한, 상기 제1금속층(40) 상부에 제2포토레지스트층(50)을 도포하기 전에 상기 다이아몬드층(20), 제1포토레지스트층(30) 및 제1금속층(40)이 형성된 실리콘층(10)을 소프트 베이킹(soft baking)한 후, 엠시비(MCB; Monochrolobenzen)처리를 수행한다.
도2b를 참조하면, 상기 제2포토레지스트층(50)을 노광시켜 제2포토레지스트층(50)에 패턴을 형성한 후, 이를 마스크로 이용하여 그 하부의 제1금속층(40), 제1포토레지스트층(30) 및 다이아몬드층(20)을 차례로 패터닝한다. 이어서, 상기 제2포토레지스트층(50)을 제거한다.
도 2c를 참조하면, 상기 실리콘층(10) 중 패터닝된 다이아몬드층(20)이 형성된 부분을 제외한 부분을 약 1μm 정도 식각하여, 상기 실리콘층(10)에 포스트(post) 형상의 전자방출용 팁(15)을 형성한다. 상기 실리콘층(10)은 이방성 식각 및 등방성 식각을 병용하여 식각한다. 이 경우, 통상의 반도체 식각 공정에서와 같이, 이방성 식각 가스(gas)로는 염소(Cl2)와 수소(H2)를 사용하며 등방성 식각 가스로는 육플루오르화항(SF6)을 사용한다.
도 2b를 참조하면, 진공 증착기를 사용하여 상기 구조의 상부에 절연층(60)을 약 1μm 정도의 두께로 증착한 후, 절연층(60)의 상부에 제2 금속층인 게이트 금속층(70)을 적절한 두께로 증착한다.
도 2e 를 참조하면, 상기 제1포토레지스트층(30)을 아세톤을 사용하여 제거하여 제1포토레지스트층(30) 상부에 형성된 구조물을 제거함으로써, 상기 실리콘팁(15) 상부에 다이아몬드층(20)이 형성된 포스트 형태의 팁(15)을 갖는 실리콘-다이아몬드 3극 에미터를 완성한다.
본 발명에 다른 실리콘-다이아몬드 3극 에미터의 동작은 다음과 같다. 먼저, 실리콘 팁(15) 하부에 연결된 캐소드 전극에 전자를 공급하고, 상기 절연층(60) 상부의 제2 금속층인 게이트 금속층(70)에 연결된 전극에 양의 전압이 인가될 때, 상기 팁(15) 주위에 전기장이 형성되는 데, 이러한 전기장이 팁(15)의 표면에서 전자가 터널링 형상을 일으킬 정도의 에너지 이상의 값으로 크게 될 때 ,상기 팁(15)상부로 전자가 방출된다. 상기 실리콘 팁(15) 상에는 다이아몬드층(20)이 형성되어 있기 때문에, 부전자 친화력, 디펙트(defect) 및 입계(grain boundary)의 특성에 따라 양호한 전자 방출 능력을 갖게 된다. 본 발방에서는, 상기 다이아몬층(20)이 형성된 실리콘 팁(15)의 높이를 게이트 금속층(70)의 높이와 거의 동일하게 함으로써, 상기 전기장이 가장 효과적으로 팁(15)에 영향을 미쳐 효율적인 전자 방출이 일어나게 된다.
본 발명에 따른 실리콘-다이아몬드 3극 에미터는, 전자의 방출이 팁의 반경(radius)에 의존하는 종래의 팁에 비해서 제조 공정이 간단하여 제조가 용이하며, 그 재현성이 뛰어나다. 또한, 본 발명에 따른 실리콘-다이아몬드 3극 에미터에서는, 낮은 전압에서 전자 방출이 일어날 수 있으며, 종래의 팁 형태의 에미터에 비해 해상도를 향상시킬 수 있다.
상기에서는, 본 발명의 바람직한 실시예에 따른 실리콘-다이아몬드 3극 에미터를 개시하였지만 본 발명은 이에 한정되지 않고, 예를 들면, 다이아몬드층을 지지하는 포스트 형상의 팁을 다양한 형상을 갖도록 변형시킬 수 있으며, 또한, 본 발명은 표시 소자, 센서 및 마이크로 웨이브 발생 장치 등에 다양하게 이용될 수 있다.
Claims (6)
- 실리콘층의 상부에 다이아몬드층, 제1포토레지스트층, 제1금속층 및 제2포토레지스트층을 순차적으로 증착하는 단계; 상기 제2포토레지스트층을 패터닝한 후, 상기 패터닝된 제2포토레지스트층을 마스크로 이용하여 상기 제1금속층, 상기 제1포토레지스트층 및 상기 다이아몬드층을 패터닝하는 단계; 상기 실리콘 중 상기 패터닝된 다이몬드층이 형성된 부분을 제외한 부분을 약 1μm의 두께로 식각하여 상기 패터닝된 다이아몬드층의 하부에 포스트 형상의 팁을 형성하는 단계; 상기 실리콘층의 상부 및 상기 제1 금속층의 상부에 절연층을 약1μm의 두께로 형성한 후, 상기 절연층의 상부에 게이트 금속층을 형성하는 단계; 상기 제1포토레지스트를 제거하여 상기 제1포토레지스트 상의 상기 제1금속층, 상기 절연층 및 상기 게이트 금속층을 제거하는 단계; 그리고 상기 팁 주위의 절연층을 식각하여 실리콘층 상에 다이아몬드층이 형성된 팁을 갖는 에미터를 형성하는 단계를 포함하는 실리콘-다이아몬드 3극 에미터의 제조방법.
- 제1항에 있어서, 상기 실리콘층 상부에 상기 다이아몬드층, 상기 제1포토레지스트층 및 상기 제1금속층을 증착시킨 후, 상기 실리콘층을 소프트 베이킹 및 엠시비(MCB; Monochrolonenzen) 처리하는 단계를 더 포함하는 것을 특징으로 하는 실리콘-다이아몬드 3극 에미터의 제조방법.
- 제1항에 있어서, 상기 패터닝된 다이아몬드층의 하부에 포스트 형상의 팁을 형성하는 단계는 염소(Cl2) 및 수소(H2)를 사용하는 이방성 식각 및 육플루오르화황(SF6)을 사용하는 등방성 식각하는 단계인 것을 특징으로 하는 실리콘-다이아몬드 3극 에미터의 제조방법.
- 제1항에 있어서, 상기 절연층은 진공 증착기를 사용하여 형성되는 것을 특징으로 하는 실리콘-다이아몬드형 3극 에미터의 제조방법.
- 제1항에 있어서, 상기 제1포토레지스트층은 아세톤을 사용하여 제거하는 것을 특징으로 하는 실리콘-다이아몬드 3극 에미터의 제조방법.
- 실리콘층의 상부에 다이아몬드층, 제1포토레지스트층, 제1금속층, 제2포토레지스트층을 순차적으로 증착시킨 후 마스크 패턴을 이용하여 상부로부터 순차적으로 식각하여 상기 실리콘층과 일체로 형성되는 포스트 형태의 팁을 갖는 실리콘층; 상기 실리콘층의 상부에 증착기를 사용하여 형성되는 절연층; 상기 절연층의 상부에 형성되는 게이트 금속층; 그리고 상기 절연층을 식각하여 상기 실리콘층 상부에 상기 다아이몬드층이 형성된 포스트 형태의 팁을 갖고 형성되는 에미터를 포함하는 실리콘-다이아몬드 3극 에미터.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950004303A KR0149106B1 (ko) | 1995-03-03 | 1995-03-03 | 실리콘-다이아몬드 3극 에미터 및 그 제조방법 |
Applications Claiming Priority (1)
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| KR1019950004303A KR0149106B1 (ko) | 1995-03-03 | 1995-03-03 | 실리콘-다이아몬드 3극 에미터 및 그 제조방법 |
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| KR0149106B1 true KR0149106B1 (ko) | 1998-10-01 |
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| KR1019950004303A KR0149106B1 (ko) | 1995-03-03 | 1995-03-03 | 실리콘-다이아몬드 3극 에미터 및 그 제조방법 |
Country Status (1)
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|---|---|
| KR (1) | KR0149106B1 (ko) |
-
1995
- 1995-03-03 KR KR1019950004303A patent/KR0149106B1/ko not_active IP Right Cessation
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