JP2636630B2 - 電界放出素子及びその製造方法 - Google Patents
電界放出素子及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、電界放出素子（Field
Emission Cathodes,以下ＦＥＣと呼ぶ。）と、その製造
方法に関するものである。本発明のＦＥＣは、蛍光表示
装置、ＣＲＴ、電子顕微鏡、電子ビーム露光装置等の各
種電子ビーム応用装置の電子源として有用である。
Emission Cathodes,以下ＦＥＣと呼ぶ。）と、その製造
方法に関するものである。本発明のＦＥＣは、蛍光表示
装置、ＣＲＴ、電子顕微鏡、電子ビーム露光装置等の各
種電子ビーム応用装置の電子源として有用である。
【０００２】
【従来の技術】図２は、特開平１−１５４４２６号で開
示されたＦＥＣである。基板１００の上にはカソード導
体１０１が形成され、その上には抵抗層１０２が形成さ
れている。抵抗層１０２の上には絶縁層１０３とゲート
１０４が順に積層されている。絶縁層１０３とゲート１
０４にはホールが形成され、ホール内の抵抗層１０２上
にはコーン形状のエミッタ１０５が形成されている。
示されたＦＥＣである。基板１００の上にはカソード導
体１０１が形成され、その上には抵抗層１０２が形成さ
れている。抵抗層１０２の上には絶縁層１０３とゲート
１０４が順に積層されている。絶縁層１０３とゲート１
０４にはホールが形成され、ホール内の抵抗層１０２上
にはコーン形状のエミッタ１０５が形成されている。
【０００３】上記の構造において、前記抵抗層１０２は
多数形成されたエミッタ１０５について共通に設けられ
るものであり、カソード導体１０１上に連続して形成さ
れている。また該抵抗層１０２は、Ｉｎ2 Ｏ3 ，Ｆｅ2
Ｏ3 ，ＺｎＯ，Ｎｉ‐Ｃｒ合金、または不純物をドープ
したＳｉであり、抵抗率が１×１０2 Ω・ｃｍ〜１×１
０6 Ω・ｃｍとなっている。
多数形成されたエミッタ１０５について共通に設けられ
るものであり、カソード導体１０１上に連続して形成さ
れている。また該抵抗層１０２は、Ｉｎ2 Ｏ3 ，Ｆｅ2
Ｏ3 ，ＺｎＯ，Ｎｉ‐Ｃｒ合金、または不純物をドープ
したＳｉであり、抵抗率が１×１０2 Ω・ｃｍ〜１×１
０6 Ω・ｃｍとなっている。
【０００４】図３は、前記ＦＥＣの製造工程を示してい
る。まず、基板１００上に、カソード導体１０１と抵抗
層１０２と絶縁層１０３とゲート１０４を、順次積層さ
せる。次に、同図（ａ）に示すように、エッチングによ
ってゲート１０４と絶縁層１０３にホール１０６を形成
する。
る。まず、基板１００上に、カソード導体１０１と抵抗
層１０２と絶縁層１０３とゲート１０４を、順次積層さ
せる。次に、同図（ａ）に示すように、エッチングによ
ってゲート１０４と絶縁層１０３にホール１０６を形成
する。
【０００５】図３（ｂ）に示すように、基板１００に対
して所定角度θをなす斜め上方の位置から、ゲート１０
４の表面にＮｉ又はＡｌを斜め蒸着させ、剥離層１０７
を形成する。Ｎｉ又はＡｌはゲート１０４の表面のみに
蒸着し、絶縁層１０３のホール１０６内には入らない。
して所定角度θをなす斜め上方の位置から、ゲート１０
４の表面にＮｉ又はＡｌを斜め蒸着させ、剥離層１０７
を形成する。Ｎｉ又はＡｌはゲート１０４の表面のみに
蒸着し、絶縁層１０３のホール１０６内には入らない。
【０００６】そして、図３（ｃ）に示すように、上方か
らエミッタ材料を蒸着してホール１０６内にコーン形状
のエミッタ１０５を形成し、その後、図３（ｄ）に示す
ように剥離層１０７とともに剥離層１０７上のエミッタ
材料を除去する。
らエミッタ材料を蒸着してホール１０６内にコーン形状
のエミッタ１０５を形成し、その後、図３（ｄ）に示す
ように剥離層１０７とともに剥離層１０７上のエミッタ
材料を除去する。
【０００７】
【発明が解決しようとする課題】前述した従来のＦＥＣ
によれば、抵抗層１０２が共通であるために各エミッタ
１０５が電気的に独立しておらず、あるエミッタがゲー
トに接触して破壊すると損傷が抵抗層１０２にも及び、
すべてのエミッタが作用しなくなってしまうことがあっ
た。
によれば、抵抗層１０２が共通であるために各エミッタ
１０５が電気的に独立しておらず、あるエミッタがゲー
トに接触して破壊すると損傷が抵抗層１０２にも及び、
すべてのエミッタが作用しなくなってしまうことがあっ
た。
【０００８】前述したＦＥＣの従来の製造方法によれ
ば、ゲート１０４上に剥離層１０７を形成するためにＮ
ｉ又はＡｌの斜め蒸着を行なっていた。この方法による
と、基板が大きい場合には、蒸着源と基板の各部との距
離が異なってくるため、基板上の位置によって形成され
る剥離層の厚さにばらつきが生じる。このような剥離層
の厚さのばらつきは開口径のばらつきにつながり、ホー
ル内に形成されるエミッタの高さにばらつきを生じさせ
るという問題があった。また、このような斜め蒸着法に
よる製造方法は非常に煩雑で量産性がないという問題も
あった。
ば、ゲート１０４上に剥離層１０７を形成するためにＮ
ｉ又はＡｌの斜め蒸着を行なっていた。この方法による
と、基板が大きい場合には、蒸着源と基板の各部との距
離が異なってくるため、基板上の位置によって形成され
る剥離層の厚さにばらつきが生じる。このような剥離層
の厚さのばらつきは開口径のばらつきにつながり、ホー
ル内に形成されるエミッタの高さにばらつきを生じさせ
るという問題があった。また、このような斜め蒸着法に
よる製造方法は非常に煩雑で量産性がないという問題も
あった。
【０００９】本発明は、エミッタごとに独立した抵抗層
を有するＦＥＣと、このようなＦＥＣを斜め蒸着法を用
いずに効率よく製造できる方法を提供することを目的と
している。
を有するＦＥＣと、このようなＦＥＣを斜め蒸着法を用
いずに効率よく製造できる方法を提供することを目的と
している。
【００１０】
【課題を解決するための手段】本発明の電界放出素子
は、絶縁基板上に形成されたカソード導体と、前記カソ
ード導体上に形成されて多数の空孔を有する絶縁層と、
前記各空孔内の前記カソード導体上に互いに独立して設
けられた抵抗層と、前記各抵抗層上に形成されたコーン
形状のエミッタと、前記絶縁層上に形成されたゲートを
有している。
は、絶縁基板上に形成されたカソード導体と、前記カソ
ード導体上に形成されて多数の空孔を有する絶縁層と、
前記各空孔内の前記カソード導体上に互いに独立して設
けられた抵抗層と、前記各抵抗層上に形成されたコーン
形状のエミッタと、前記絶縁層上に形成されたゲートを
有している。
【００１１】また本発明によれば、前記電界放出素子に
おいて、Ｐ又はＢをドープして１×１０2 〜１×１０7
Ω・ｃｍの抵抗率を有するＳｉで前記抵抗層を形成して
もよい。
おいて、Ｐ又はＢをドープして１×１０2 〜１×１０7
Ω・ｃｍの抵抗率を有するＳｉで前記抵抗層を形成して
もよい。
【００１２】本発明に係る電界放出素子の製造方法は、
絶縁基板上に所定パターンのカソード導体を形成する工
程と、前記カソード導体上に絶縁層と金属薄膜を順次積
層させる工程と、前記金属薄膜及び絶縁層をエッチング
してゲート及び多数の空孔を形成する工程と、前記ゲー
トと前記各空孔内の前記カソード導体に正蒸着によって
Ｓｉ層を形成する工程と、前記ゲートのＳｉ薄膜を陽極
酸化法で酸化してＳｉＯ2 剥離層を形成する工程と、前
記絶縁基板に真上からエミッタ材料を正蒸着させて前記
各空孔内の各Ｓｉ薄膜上にコーン形状のエミッタを形成
する工程と、前記ＳｉＯ2 剥離層上のエミッタ材料をＳ
ｉＯ2 剥離層とともに除去する工程を有している。
絶縁基板上に所定パターンのカソード導体を形成する工
程と、前記カソード導体上に絶縁層と金属薄膜を順次積
層させる工程と、前記金属薄膜及び絶縁層をエッチング
してゲート及び多数の空孔を形成する工程と、前記ゲー
トと前記各空孔内の前記カソード導体に正蒸着によって
Ｓｉ層を形成する工程と、前記ゲートのＳｉ薄膜を陽極
酸化法で酸化してＳｉＯ2 剥離層を形成する工程と、前
記絶縁基板に真上からエミッタ材料を正蒸着させて前記
各空孔内の各Ｓｉ薄膜上にコーン形状のエミッタを形成
する工程と、前記ＳｉＯ2 剥離層上のエミッタ材料をＳ
ｉＯ2 剥離層とともに除去する工程を有している。
【００１３】
【実施例】本発明の一実施例を図１によって説明する。
図１（ａ）に示すように、ガラス等の絶縁基板１上にＮ
ｂ，Ｍｏ，Ａｌ等の金属薄膜をベタに形成し、フォトリ
ソグラフィーの手法で所望のパターンに加工し、カソー
ド導体２を得る。
図１（ａ）に示すように、ガラス等の絶縁基板１上にＮ
ｂ，Ｍｏ，Ａｌ等の金属薄膜をベタに形成し、フォトリ
ソグラフィーの手法で所望のパターンに加工し、カソー
ド導体２を得る。
【００１４】前記カソード導体２を覆って前記絶縁基板
１上にＳｉＯ2 からなる絶縁層３を形成する。該絶縁層
３の形成はスパッタ法やＣＶＤ法で行ない、膜厚は約
１．０μｍとする。
１上にＳｉＯ2 からなる絶縁層３を形成する。該絶縁層
３の形成はスパッタ法やＣＶＤ法で行ない、膜厚は約
１．０μｍとする。
【００１５】前記絶縁層３の表面に、ゲートの材料であ
るＮｂ又はＭｏをスパッタ法によって約０．４μｍの厚
さに成膜し、ゲート層を形成する。
るＮｂ又はＭｏをスパッタ法によって約０．４μｍの厚
さに成膜し、ゲート層を形成する。
【００１６】リアクティブイオンエッチング（ＲＩＥ）
法で前記ゲート層に直径約１．０μｍの多数の孔４ａを
形成し、図１（ａ）に示すようなゲート４を形成する。
法で前記ゲート層に直径約１．０μｍの多数の孔４ａを
形成し、図１（ａ）に示すようなゲート４を形成する。
【００１７】前記カソード導体２があらわれるまで前記
絶縁層３を前記ゲート４の孔４ａからエッチングし、空
孔５を形成する。エッチングは、バッファード弗酸（Ｂ
ＨＦ）等を用いたウェットエッチングでもよいし、ＣＨ
Ｆ3 等のガスを用いてＲＩＥ法で行うドライエッチング
でもよい。この工程の後、レジストを剥離すれば、図１
（ａ）に示す構造が得られる。
絶縁層３を前記ゲート４の孔４ａからエッチングし、空
孔５を形成する。エッチングは、バッファード弗酸（Ｂ
ＨＦ）等を用いたウェットエッチングでもよいし、ＣＨ
Ｆ3 等のガスを用いてＲＩＥ法で行うドライエッチング
でもよい。この工程の後、レジストを剥離すれば、図１
（ａ）に示す構造が得られる。
【００１８】図１（ｂ）に示すように、Ｐ又はＢをドー
プしたＳｉを、エレクトロビーム蒸着（ＥＢ蒸着）法に
よって上方から絶縁基板１に正蒸着させる。ここで正蒸
着とは、絶縁基板１の真上に蒸着源を配置し、ゲート４
に対して垂直にＳｉを蒸着させることを指す。この正蒸
着法によれば、従来行われていた斜め蒸着と異なり、絶
縁基板１が比較的大きくても、蒸着源と絶縁基板１の各
部との距離には大きなばらつきは生じない。
プしたＳｉを、エレクトロビーム蒸着（ＥＢ蒸着）法に
よって上方から絶縁基板１に正蒸着させる。ここで正蒸
着とは、絶縁基板１の真上に蒸着源を配置し、ゲート４
に対して垂直にＳｉを蒸着させることを指す。この正蒸
着法によれば、従来行われていた斜め蒸着と異なり、絶
縁基板１が比較的大きくても、蒸着源と絶縁基板１の各
部との距離には大きなばらつきは生じない。
【００１９】前記Ｓｉの正蒸着により、図１（ｂ）に示
すように、ゲート４の上面及び空孔５内のカソード電極
２上にはＳｉ層６及びＳｉからなる抵抗層７が形成され
る。その厚さは抵抗率が１×１０2 Ω・ｃｍ〜１×１０
7 Ω・ｃｍとなる寸法に設定する。
すように、ゲート４の上面及び空孔５内のカソード電極
２上にはＳｉ層６及びＳｉからなる抵抗層７が形成され
る。その厚さは抵抗率が１×１０2 Ω・ｃｍ〜１×１０
7 Ω・ｃｍとなる寸法に設定する。
【００２０】陽極酸化法を用い、ゲート４上のＳｉ層の
みを酸化してＳｉＯ2 とし、剥離層８を形成する。即
ち、０．０４ＮのＫＮＯ3 溶液中にエチレングリコール
を添加した溶液を用い、前記絶縁基板１のゲート４を陽
極とし、Ｐｔ又はＳＵＳの不動態電極を陰極として、１
〜２５ｍＡ／ｃｍ2 の電流密度で陽極酸化を行なう。
みを酸化してＳｉＯ2 とし、剥離層８を形成する。即
ち、０．０４ＮのＫＮＯ3 溶液中にエチレングリコール
を添加した溶液を用い、前記絶縁基板１のゲート４を陽
極とし、Ｐｔ又はＳＵＳの不動態電極を陰極として、１
〜２５ｍＡ／ｃｍ2 の電流密度で陽極酸化を行なう。
【００２１】図１（ｃ）に示すように、ゲート４のＳｉ
層６はＳｉＯ2 に酸化し、剥離層８が形成される。この
場合、ゲート４上のＳｉ層６のみに通電し、カソード電
極２上の抵抗層７には通電しない。従って、Ｓｉ抵抗層
７は変化しない。
層６はＳｉＯ2 に酸化し、剥離層８が形成される。この
場合、ゲート４上のＳｉ層６のみに通電し、カソード電
極２上の抵抗層７には通電しない。従って、Ｓｉ抵抗層
７は変化しない。
【００２２】次に、図１（ｃ）に示すように、空孔５の
真上から、エミッタ材料のＭｏを正蒸着させる。空孔５
内の抵抗層７上にはコーン形状のエミッタ９が形成さ
れ、剥離層８上にはＭｏの蒸着層１０が形成される。
真上から、エミッタ材料のＭｏを正蒸着させる。空孔５
内の抵抗層７上にはコーン形状のエミッタ９が形成さ
れ、剥離層８上にはＭｏの蒸着層１０が形成される。
【００２３】次に、バッファード弗酸（ＢＨＦ）を用い
て剥離層８を除去し、不要なＭｏの蒸着層１０を除去す
る。この時、ＢＨＦが空孔５内にも入り、絶縁層３を再
びエッチングするので、空孔５はさらに広げられて図１
（ｄ）に示すような断面形状のスピント形のＦＥＣが得
られる。
て剥離層８を除去し、不要なＭｏの蒸着層１０を除去す
る。この時、ＢＨＦが空孔５内にも入り、絶縁層３を再
びエッチングするので、空孔５はさらに広げられて図１
（ｄ）に示すような断面形状のスピント形のＦＥＣが得
られる。
【００２４】
【発明の効果】本発明の電界放出素子によれば、エミッ
タの１個ごとにそれぞれ独立した抵抗層があるので、シ
ョートによって過電流が流れても、ショートした部分の
みが破壊するだけで、他のエミッタに損傷が波及するこ
とがない。従って寿命の長い電界放出素子が得られる。
タの１個ごとにそれぞれ独立した抵抗層があるので、シ
ョートによって過電流が流れても、ショートした部分の
みが破壊するだけで、他のエミッタに損傷が波及するこ
とがない。従って寿命の長い電界放出素子が得られる。
【００２５】また、本発明に係る電界放出素子の製造方
法によれば、剥離層の成膜を正蒸着で行なうことができ
るので、膜厚を均一にすることができ、ゲート開口の孔
径も均一になる。従って、多数のエミッタを均一な高さ
に形成できるという効果がある。
法によれば、剥離層の成膜を正蒸着で行なうことができ
るので、膜厚を均一にすることができ、ゲート開口の孔
径も均一になる。従って、多数のエミッタを均一な高さ
に形成できるという効果がある。
【００２６】また、上述したように正蒸着法を応用して
いるので、基板面積が大きくても均一な電界放出素子を
形成できる。
いるので、基板面積が大きくても均一な電界放出素子を
形成できる。
【００２７】また、抵抗層と剥離層を同時に形成できる
ので、製造工程が簡略化される。
ので、製造工程が簡略化される。
【図１】一実施例の製造工程図である。
【図２】従来のＦＥＣの断面図である。
【図３】従来のＦＥＣの製造工程図である。
１ 絶縁基板 ２ カソード導体 ３ 絶縁層 ４ ゲート ５ 空孔 ７ 抵抗層 ８ 剥離層 ９ エミッタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 谷口 昌照 千葉県茂原市大芝629 双葉電子工業株 式会社 (72)発明者 西村 則雄 千葉県茂原市大芝629 双葉電子工業株 式会社 (72)発明者 落合 久隆 千葉県茂原市大芝629 双葉電子工業株 式会社 (72)発明者 山口 学 千葉県茂原市大芝629 双葉電子工業株 式会社 (56)参考文献 特開 平５−47296（ＪＰ，Ａ) 特開 平５−36345（ＪＰ，Ａ)
Claims (3)
- 【請求項１】 絶縁基板上に形成されたカソード導体
と、前記カソード導体上に形成されて多数の空孔を有す
る絶縁層と、前記各空孔内の前記カソード導体上に互い
に独立して設けられた抵抗層と、前記各抵抗層上に形成
されたコーン形状のエミッタと、前記絶縁層上に形成さ
れたゲートを有する電界放出素子。 - 【請求項２】 前記抵抗層が、１×１０2 〜１×１０7
Ω・ｃｍの抵抗率を有するＰ又はＢをドープしたＳｉで
ある請求項１記載の電界放出素子。 - 【請求項３】 絶縁基板上に所定パターンのカソード導
体を形成する工程と、前記カソード導体上に絶縁層と金
属薄膜を順次積層させる工程と、前記金属薄膜及び絶縁
層をエッチングしてゲート及び多数の空孔を形成する工
程と、前記ゲートと前記各空孔内の前記カソード導体に
正蒸着法によってＳｉ層を形成する工程と、前記ゲート
上のＳｉ薄膜を陽極酸化法で酸化してＳｉＯ2 剥離層を
形成する工程と、前記絶縁基板に真上からエミッタ材料
を正蒸着させて前記各空孔内の各Ｓｉ薄膜上にコーン形
状のエミッタを形成する工程と、前記ＳｉＯ2 剥離層上
のエミッタ材料をＳｉＯ2 剥離層とともに除去する工程
からなる電界放出素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9942092A JP2636630B2 (ja) | 1992-04-20 | 1992-04-20 | 電界放出素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9942092A JP2636630B2 (ja) | 1992-04-20 | 1992-04-20 | 電界放出素子及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05299011A JPH05299011A (ja) | 1993-11-12 |
| JP2636630B2 true JP2636630B2 (ja) | 1997-07-30 |
Family
ID=14246984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9942092A Expired - Lifetime JP2636630B2 (ja) | 1992-04-20 | 1992-04-20 | 電界放出素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2636630B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7074102B2 (en) | 2003-06-16 | 2006-07-11 | Canon Kabushiki Kaisha | Method of manufacturing electron-emitting device, method of manufacturing electron source, and method of manufacturing image display device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2809078B2 (ja) * | 1993-12-28 | 1998-10-08 | 日本電気株式会社 | 電界放出冷陰極およびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536345A (ja) * | 1991-07-25 | 1993-02-12 | Clarion Co Ltd | 電界放射型冷陰極の作製方法 |
| JPH0547296A (ja) * | 1991-08-14 | 1993-02-26 | Sharp Corp | 電界放出型電子源及びその製造方法 |
-
1992
- 1992-04-20 JP JP9942092A patent/JP2636630B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7074102B2 (en) | 2003-06-16 | 2006-07-11 | Canon Kabushiki Kaisha | Method of manufacturing electron-emitting device, method of manufacturing electron source, and method of manufacturing image display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05299011A (ja) | 1993-11-12 |
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