JP2720662B2 - 電界放出素子及びその製造方法 - Google Patents
電界放出素子及びその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J2201/00—Electrodes common to discharge tubes
- H01J2201/30—Cold cathodes
- H01J2201/319—Circuit elements associated with the emitters by direct integration
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- Cold Cathode And The Manufacture (AREA)
Description
【０００１】
【産業上の利用分野】本発明は電界放出素子（Field Em
issionCathodes,以下ＦＥＣとも呼ぶ。）に関するもの
である。本発明のＦＥＣは、蛍光表示装置をはじめとす
る各種表示装置、マイクロ波真空管、光源、増幅素子、
高速スイッチング素子、センサー等における電子源とし
て有用である。
issionCathodes,以下ＦＥＣとも呼ぶ。）に関するもの
である。本発明のＦＥＣは、蛍光表示装置をはじめとす
る各種表示装置、マイクロ波真空管、光源、増幅素子、
高速スイッチング素子、センサー等における電子源とし
て有用である。
【０００２】
【従来の技術】電子放出素子の一構造例であるいわゆる
縦型の構造を図４に示す。図中１００はガラス等から成
る絶縁性の基板である。基板１００の上面にはカソード
電極１０１が設けられている。カソード電極１０１の上
面にはシリコン薄膜等からなる抵抗層１０２が設けられ
ている。抵抗層１０２の上面にはＳｉＯ2 等の絶縁層１
０３が設けられている。該絶縁層１０３にはキャビティ
１０４が形成され、絶縁層１０３の上面にはゲート１０
５が設けられている。そして、前記キャビティ１０４内
の抵抗層１０２の上には円錐形のエミッタ１０６が設け
られている。即ちエミッタ１０６は、基板１００の上面
において抵抗層１０２を介してカソード電極１０１に接
続されている。
縦型の構造を図４に示す。図中１００はガラス等から成
る絶縁性の基板である。基板１００の上面にはカソード
電極１０１が設けられている。カソード電極１０１の上
面にはシリコン薄膜等からなる抵抗層１０２が設けられ
ている。抵抗層１０２の上面にはＳｉＯ2 等の絶縁層１
０３が設けられている。該絶縁層１０３にはキャビティ
１０４が形成され、絶縁層１０３の上面にはゲート１０
５が設けられている。そして、前記キャビティ１０４内
の抵抗層１０２の上には円錐形のエミッタ１０６が設け
られている。即ちエミッタ１０６は、基板１００の上面
において抵抗層１０２を介してカソード電極１０１に接
続されている。
【０００３】前記電界放出素子において、作成後の電子
放出開始時に、各エミッタ構造等の不均一により特定の
エミッタに強電界がかかることにより、瞬間的に大量の
部分的なガス放出等による放電が生じ、エミッタが破壊
される事故が発生することがあった。しかしながら、前
記電界放出素子によれば、エミッタ１０６とカソード電
極１０１の間に電流制限用の抵抗層１０２が設けられて
いるため、エミッタ電流の増加に伴いエミッタ・ゲート
間にかかる電圧を低下させ、エミッタの暴走を抑える方
向で働く。また、短絡状態にはならないため、隣接する
他のエミッタ１０６からの電子放出を損ねるほどの電圧
降下が起こることはない。
放出開始時に、各エミッタ構造等の不均一により特定の
エミッタに強電界がかかることにより、瞬間的に大量の
部分的なガス放出等による放電が生じ、エミッタが破壊
される事故が発生することがあった。しかしながら、前
記電界放出素子によれば、エミッタ１０６とカソード電
極１０１の間に電流制限用の抵抗層１０２が設けられて
いるため、エミッタ電流の増加に伴いエミッタ・ゲート
間にかかる電圧を低下させ、エミッタの暴走を抑える方
向で働く。また、短絡状態にはならないため、隣接する
他のエミッタ１０６からの電子放出を損ねるほどの電圧
降下が起こることはない。
【０００４】さて、前記抵抗層１０２を構成する材料と
しては、特開平１−１５４４２６号に記載されているよ
うに、Ｉｎ2 Ｏ3 ，ＳｎＯ2 ，Ｆｅ2 Ｏ3 ，ＺｎＯ又は
ドープ型Ｓｉが提案されているが、実用化されているの
はドープ型Ｓｉだけである。
しては、特開平１−１５４４２６号に記載されているよ
うに、Ｉｎ2 Ｏ3 ，ＳｎＯ2 ，Ｆｅ2 Ｏ3 ，ＺｎＯ又は
ドープ型Ｓｉが提案されているが、実用化されているの
はドープ型Ｓｉだけである。
【０００５】
（１）ドープ型ＳｉはＣＶＤ法によって形成されるた
め、成膜速度が非常に遅く、例えば５〜１０×１０-9ｍ
／ｍｉｎ程度である。このため１０6 Ωｃｍ±２０％程
度の抵抗を有する膜厚（０．１〜１μｍ）を得るのに非
常に長い時間がかかり効率的ではなかった。
め、成膜速度が非常に遅く、例えば５〜１０×１０-9ｍ
／ｍｉｎ程度である。このため１０6 Ωｃｍ±２０％程
度の抵抗を有する膜厚（０．１〜１μｍ）を得るのに非
常に長い時間がかかり効率的ではなかった。
【０００６】（２）ドープ型Ｓｉ以外の前記酸化物は、
一般にスパッタ法で成膜できるが、この方法もＣＶＤ法
同様に成膜速度が遅いという問題点があった。
一般にスパッタ法で成膜できるが、この方法もＣＶＤ法
同様に成膜速度が遅いという問題点があった。
【０００７】（３）ＣＶＤ法等でドープ型Ｓｉや酸化物
の膜を形成する場合には、ドープガスとして有毒なホス
フィン（ＰＨ3 ）を使用しなければならなかった。ま
た、ホスフィンを使用する場合、抵抗を下げるために高
温アニール（７００〜９００℃）が必要になる。ところ
が、このような高温ではガラス基板が溶融してしまい、
結局目的の抵抗値１０5 〜１０7 Ωｃｍが得られないと
いう問題点があった。
の膜を形成する場合には、ドープガスとして有毒なホス
フィン（ＰＨ3 ）を使用しなければならなかった。ま
た、ホスフィンを使用する場合、抵抗を下げるために高
温アニール（７００〜９００℃）が必要になる。ところ
が、このような高温ではガラス基板が溶融してしまい、
結局目的の抵抗値１０5 〜１０7 Ωｃｍが得られないと
いう問題点があった。
【０００８】（４）ＣＶＤ法・蒸着法・スパッタ法等の
方法では、形成する酸化物の膜厚を基板の全面で均一に
することが困難であった。従って、ＦＥＣを表示装置の
電子源とした場合には、表示部に対応するＦＥＣの全面
において抵抗層の抵抗値を均一にすることが困難であっ
た。
方法では、形成する酸化物の膜厚を基板の全面で均一に
することが困難であった。従って、ＦＥＣを表示装置の
電子源とした場合には、表示部に対応するＦＥＣの全面
において抵抗層の抵抗値を均一にすることが困難であっ
た。
【０００９】本発明は、抵抗層として均一な厚さの酸化
膜を有する電界放出素子を提供することを目的としてい
る。
膜を有する電界放出素子を提供することを目的としてい
る。
【００１０】
【課題を解決するための手段】請求項１に記載された電
界放出素子は、絶縁性の基板と、前記基板上に設けられ
たカソード電極と、前記カソード電極上に設けられた抵
抗層と、前記抵抗層を介して前記カソード電極に接続さ
れたエミッタとを具備する電界放出素子において、前記
抵抗層が、前記カソード電極上に設けられたタンタル膜
の表面に形成された酸化タンタル抵抗層であることを特
徴とする。請求項２に記載された電界放出素子の製造方
法は、絶縁性の基板と、前記基板上に設けられたカソー
ド電極と、前記カソード電極上に設けられた抵抗層と、
前記抵抗層を介して前記カソード電極に接続されたエミ
ッタとを具備する電界放出素子の製造方法において、前
記カソード電極上にタンタル膜を形成し、所望の抵抗値
となるように前記タンタル膜の表面を酸化させて酸化タ
ンタル層とすることにより、前記抵抗層を形成すること
を特徴とする。
界放出素子は、絶縁性の基板と、前記基板上に設けられ
たカソード電極と、前記カソード電極上に設けられた抵
抗層と、前記抵抗層を介して前記カソード電極に接続さ
れたエミッタとを具備する電界放出素子において、前記
抵抗層が、前記カソード電極上に設けられたタンタル膜
の表面に形成された酸化タンタル抵抗層であることを特
徴とする。請求項２に記載された電界放出素子の製造方
法は、絶縁性の基板と、前記基板上に設けられたカソー
ド電極と、前記カソード電極上に設けられた抵抗層と、
前記抵抗層を介して前記カソード電極に接続されたエミ
ッタとを具備する電界放出素子の製造方法において、前
記カソード電極上にタンタル膜を形成し、所望の抵抗値
となるように前記タンタル膜の表面を酸化させて酸化タ
ンタル層とすることにより、前記抵抗層を形成すること
を特徴とする。
【００１１】
【作用】基板のカソード電極上にタンタル膜を形成し、
このタンタル膜を酸化させれば酸化タンタルの薄膜を得
られるが、酸化の一手法として用いうる陽極酸化では電
圧や電流、処理時間等によって酸化膜の膜厚を精密に制
御することができる。
このタンタル膜を酸化させれば酸化タンタルの薄膜を得
られるが、酸化の一手法として用いうる陽極酸化では電
圧や電流、処理時間等によって酸化膜の膜厚を精密に制
御することができる。
【００１２】
【実施例】図１〜図３により一実施例の電界放出素子１
を説明する。図１に示すように、ガラス基板２上にはア
ルミニウムからなるカソード電極３が形成されている。
その上にはタンタル膜４が被着されており、その上層は
抵抗層としての酸化タンタル層５になっている。図中６
は絶縁層であり、その上にはゲート電極７が設けられて
いる。ゲート電極７及び絶縁層５にはホール８が形成さ
れ、ホール８内の酸化タンタル層５上にはコーン形状の
エミッタ９が形成されている。
を説明する。図１に示すように、ガラス基板２上にはア
ルミニウムからなるカソード電極３が形成されている。
その上にはタンタル膜４が被着されており、その上層は
抵抗層としての酸化タンタル層５になっている。図中６
は絶縁層であり、その上にはゲート電極７が設けられて
いる。ゲート電極７及び絶縁層５にはホール８が形成さ
れ、ホール８内の酸化タンタル層５上にはコーン形状の
エミッタ９が形成されている。
【００１３】次に、前記電界放出素子１の製造工程を説
明する。 （１）ガラス基板２上に、ストライプ状のパターンとな
るように２００ｎｍの厚さでアルミニウムを被着し、カ
ソード電極３とする。 （２）前記カソード電極３上に、スパッタ法によって５
００ｎｍの厚さでＴａ膜４をベタに被着する。このＴａ
膜４をフォトエッチングによって所定のパターンにエッ
チングする。この場合、ＣＦ4 とＯ2 の分圧を適当に調
整してドライエッチングで形成してもよい。
明する。 （１）ガラス基板２上に、ストライプ状のパターンとな
るように２００ｎｍの厚さでアルミニウムを被着し、カ
ソード電極３とする。 （２）前記カソード電極３上に、スパッタ法によって５
００ｎｍの厚さでＴａ膜４をベタに被着する。このＴａ
膜４をフォトエッチングによって所定のパターンにエッ
チングする。この場合、ＣＦ4 とＯ2 の分圧を適当に調
整してドライエッチングで形成してもよい。
【００１４】（３）次に、前記Ｔａ膜４の表面に陽極酸
化によりピンホールの少い安定で緻密な酸化タンタル層
５を形成する。まず図２に示すように、ガラス基板２を
リン酸水溶液等の化成液１０中に浸漬する。そしてガラ
ス基板２のカソード電極３を陽極に接続するとともに対
向電極としての白金電極１１を陰極に接続する。
化によりピンホールの少い安定で緻密な酸化タンタル層
５を形成する。まず図２に示すように、ガラス基板２を
リン酸水溶液等の化成液１０中に浸漬する。そしてガラ
ス基板２のカソード電極３を陽極に接続するとともに対
向電極としての白金電極１１を陰極に接続する。
【００１５】（４）図３に示すように白金電極１１に電
圧を印加して陽極酸化を行う。ここで、陽極付近におい
ては次に示すような反応が生じ、Ｔａ膜４の表面には酸
化タンタル層５が形成されていく。
圧を印加して陽極酸化を行う。ここで、陽極付近におい
ては次に示すような反応が生じ、Ｔａ膜４の表面には酸
化タンタル層５が形成されていく。
【００１６】
【化１】
【００１７】酸化膜形成上重要な点は、膜厚及び膜質そ
してこれらの均一性である。膜厚は印加電圧で決まり、
図３中に示す初期電流値により成膜速度を制御して膜質
を制御する。初期電流値が小さい程緻密な膜を形成する
ことができるが、成膜速度は遅くなる。
してこれらの均一性である。膜厚は印加電圧で決まり、
図３中に示す初期電流値により成膜速度を制御して膜質
を制御する。初期電流値が小さい程緻密な膜を形成する
ことができるが、成膜速度は遅くなる。
【００１８】均一性については、反応過程で酸化膜の薄
い部分に電界が集中する自己整合作用が働くので、他の
ＣＶＤ法やスパッタ法に比較してピンホールの少い良質
な成膜が、電圧・電流・時間をパラメータとして再現性
良く行なえる。また、陽極酸化された部分とされていな
い部分の色差により、容易に断線チェックを行なうこと
ができる。
い部分に電界が集中する自己整合作用が働くので、他の
ＣＶＤ法やスパッタ法に比較してピンホールの少い良質
な成膜が、電圧・電流・時間をパラメータとして再現性
良く行なえる。また、陽極酸化された部分とされていな
い部分の色差により、容易に断線チェックを行なうこと
ができる。
【００１９】（５）次に、ＳｉＯ2 やＡｌ2 Ｏ3 等から
なる絶縁層６を前記酸化タンタル層５上に１．０μｍの
厚さで形成する。 （６）前記絶縁層６の表面に、Ｔｉ，Ｃｒ，Ｎｂ，Ｍｏ
等の金属により０．４μｍの厚さでゲート電極７を形成
する。このゲート電極７は、ストライプ状の前記カソー
ド電極３と直交する方向に沿ってストライプ状に形成す
る。
なる絶縁層６を前記酸化タンタル層５上に１．０μｍの
厚さで形成する。 （６）前記絶縁層６の表面に、Ｔｉ，Ｃｒ，Ｎｂ，Ｍｏ
等の金属により０．４μｍの厚さでゲート電極７を形成
する。このゲート電極７は、ストライプ状の前記カソー
ド電極３と直交する方向に沿ってストライプ状に形成す
る。
【００２０】（７）フォトリソグラフィ法及びエッチン
グにより、ゲート電極７及び絶縁層６にホール８を多数
形成する。ホール８の径は１．４μｍ位であり、本工程
でホールの底に前記酸化タンタル（Ｔａ2 Ｏ5 ）層５が
あらわれる。斜め蒸着法等により、ホール８内の酸化タ
ンタル層５上にＭｏ，Ｎｂ等の金属で円錐状のエミッタ
９を形成する。エミッタ９の先端は、ほぼゲート電極７
と同じ高さにくるようにする。
グにより、ゲート電極７及び絶縁層６にホール８を多数
形成する。ホール８の径は１．４μｍ位であり、本工程
でホールの底に前記酸化タンタル（Ｔａ2 Ｏ5 ）層５が
あらわれる。斜め蒸着法等により、ホール８内の酸化タ
ンタル層５上にＭｏ，Ｎｂ等の金属で円錐状のエミッタ
９を形成する。エミッタ９の先端は、ほぼゲート電極７
と同じ高さにくるようにする。
【００２１】
【発明の効果】本発明によれば、ＦＥＣのエミッタとカ
ソード電極間に設ける抵抗層を酸化タンタルで構成した
ので、次のような効果が得られる。 （１）酸化タンタル層は陽極酸化法により厚さを精密に
制御して製造できるので、大面積のＦＥＣにおいても前
記抵抗層の厚さを一定にでき、均一な性能のＦＥＣを形
成できる。 （２）陽極酸化法で抵抗層を形成するので、工程が簡単
であり、量産性良くＦＥＣを製造できる。
ソード電極間に設ける抵抗層を酸化タンタルで構成した
ので、次のような効果が得られる。 （１）酸化タンタル層は陽極酸化法により厚さを精密に
制御して製造できるので、大面積のＦＥＣにおいても前
記抵抗層の厚さを一定にでき、均一な性能のＦＥＣを形
成できる。 （２）陽極酸化法で抵抗層を形成するので、工程が簡単
であり、量産性良くＦＥＣを製造できる。
【図１】本発明の一実施例の断面図である。
【図２】一実施例で用いる陽極酸化法の装置を示す図で
ある。
ある。
【図３】陽極酸化法における印加電圧・電流を示すグラ
フである。
フである。
【図４】抵抗層を有する従来のスピント形のＦＥＣを示
す斜視図である。
す斜視図である。
１ 電界放出素子（ＦＥＣ） ２ ガラス基板 ３ カソード電極 ５ 抵抗層である酸化タンタル層 ９ エミッタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−154426（ＪＰ，Ａ) 特開 昭51−14281（ＪＰ，Ａ) 特開 平３−71529（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 絶縁性の基板と、前記基板上に設けられ
たカソード電極と、前記カソード電極上に設けられた抵
抗層と、前記抵抗層を介して前記カソード電極に接続さ
れたエミッタとを具備する電界放出素子において、前記
抵抗層が、前記カソード電極上に設けられたタンタル膜
の表面に形成された酸化タンタル抵抗層であることを特
徴とする電界放出素子。 - 【請求項２】 絶縁性の基板と、前記基板上に設けられ
たカソード電極と、前記カソード電極上に設けられた抵
抗層と、前記抵抗層を介して前記カソード電極に接続さ
れたエミッタとを具備する電界放出素子の製造方法にお
いて、前記カソード電極上にタンタル膜を形成し、所望
の抵抗値となるように前記タンタル膜の表面を酸化させ
て酸化タンタル層とすることにより、前記抵抗層を形成
することを特徴とする電界放出素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27623391A JP2720662B2 (ja) | 1991-09-30 | 1991-09-30 | 電界放出素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27623391A JP2720662B2 (ja) | 1991-09-30 | 1991-09-30 | 電界放出素子及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0594760A JPH0594760A (ja) | 1993-04-16 |
| JP2720662B2 true JP2720662B2 (ja) | 1998-03-04 |
Family
ID=17566554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27623391A Expired - Fee Related JP2720662B2 (ja) | 1991-09-30 | 1991-09-30 | 電界放出素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2720662B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2809078B2 (ja) * | 1993-12-28 | 1998-10-08 | 日本電気株式会社 | 電界放出冷陰極およびその製造方法 |
| EP0818799A3 (en) * | 1996-07-12 | 1998-09-23 | Tektronix, Inc. | Cathode structure for a plasma addressed liquid crystal display panel |
| JP3166655B2 (ja) * | 1997-03-27 | 2001-05-14 | 日本電気株式会社 | 電界放出型冷陰極素子 |
| US6149792A (en) * | 1997-09-30 | 2000-11-21 | Candescent Technologies Corporation | Row electrode anodization |
| GB0019874D0 (en) * | 2000-08-11 | 2000-09-27 | Isis Innovation | Field emitter devices incorporating an improved ballast resistor |
| KR101107134B1 (ko) | 2005-08-26 | 2012-01-31 | 삼성에스디아이 주식회사 | 전자 방출 소자, 전자 방출 디바이스 및 그 제조 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5114281A (en) * | 1974-07-26 | 1976-02-04 | Hitachi Ltd | Taiyodenchino seizohoho |
| FR2623013A1 (fr) * | 1987-11-06 | 1989-05-12 | Commissariat Energie Atomique | Source d'electrons a cathodes emissives a micropointes et dispositif de visualisation par cathodoluminescence excitee par emission de champ,utilisant cette source |
| JPH0371529A (ja) * | 1989-08-09 | 1991-03-27 | Seiko Epson Corp | 電界放出電極の製造方法 |
-
1991
- 1991-09-30 JP JP27623391A patent/JP2720662B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0594760A (ja) | 1993-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |