KR101107134B1 - 전자 방출 소자, 전자 방출 디바이스 및 그 제조 방법 - Google Patents

Abstract

본 발명은 화소별 전자 방출 균일도를 향상시킬 수 있는 전자 방출 소자를 제공한다.

본 발명에 따른 전자 방출 소자는, 적어도 하나의 전극, 전자 방출부, 및 적어도 하나의 전극과 상기 전자 방출부에 전기적으로 연결되는 저항층을 포함하고, 저항층이 금속 산화물 또는 금속 질화물로 이루어진다.

전자방출소자, 저항층, 캐소드전극, 게이트전극, 확산방지층

Description

전자 방출 소자, 전자 방출 디바이스 및 그 제조 방법{ELECTRON EMISSION ELEMENT, ELECTRON EMISSION DEVICE AND METHOD OF MANUFACTURING THE SAME}

도 1은 본 발명의 제1 실시예에 따른 전자 방출 표시 디바이스의 부분 분해 사시도이다.

도 2는 본 발명의 제1 실시예에 따른 전자 방출 표시 디바이스의 부분 단면도이다.

도 3은 본 발명의 제1 실시예에 따른 전자 방출 표시 디바이스의 부분 평면도이다.

도 4는 본 발명의 제2 실시예에 따른 전자 방출 표시 디바이스의 부분 평면도이다.

도 5는 본 발명의 제3 실시예에 따른 전자 방출 표시 디바이스의 부분 평면도이다.

도 6은 본 발명의 제4 실시예에 따른 전자 방출 표시 디바이스의 부분 단면도이다.

도 7a 내지 도 7h는 본 발명의 실시예에 따른 전자 방출 디바이스의 제조 방법을 설명하기 위한 순차적 공정 단면도들이다.

도 8a 및 도 8b는 본 발명의 실시예에 따른 전자 방출 디바이스의 제조 방법 을 설명하기 위한 순차적 공정 평면도들이다.

본 발명은 전자 방출 소자에 관한 것으로, 보다 상세하게는 전자 방출 균일도를 개선할 수 있는 전자 방출 소자와 이를 갖는 전자 방출 디바이스에 관한 것이다.

일반적으로, 전자 방출 소자는 열음극(hot cathode)을 이용하는 방식과 냉음극(cold cathode)을 이용하는 방식이 있다.

여기서, 냉음극을 이용하는 방식의 전자 방출 소자로는 전계 방출 어레이(Field Emitter Array; FEA, 이하 FEA라 칭함)형, 표면 전도 에미션(Surface Conduction Emission; SCE, 이하 SCE라 칭함)형, 금속-절연체-금속(Metal-Insulator-Metal; MIM, 이하 MIM이라 칭함)형 및 금속-절연체-반도체(Metal-Insulator-Semiconductor; MIS, 이하 MIS라 칭함)형 등이 알려져 있다.

이 가운데 FEA형 전자 방출 소자는 일 함수(work function)가 낮거나 종횡비(aspect ratio)가 큰 물질을 전자원으로 사용할 경우 진공 중에서 전계에 의해 쉽게 전자가 방출되는 원리를 이용한 것으로서, 몰리브덴(Mo) 또는 실리콘(Si) 등을 주 재질로 하는 선단이 뽀죡한 팁 구조물이나, 탄소 나노튜브와 흑연 및 다이아몬드상 탄소와 같은 탄소계 물질을 전자 방출부로 형성한 예가 개발되고 있다.

통상의 FEA형 전자 방출 소자를 갖는 표시 디바이스는, 진공 용기를 구성하 는 두 기판 중 제1 기판 위에 전자 방출부와 이 전자 방출부의 전자 방출을 제어하는 구동 전극들로서 캐소드 전극과 게이트 전극이 구비되고, 제2 기판 위에 형광층과 제1 기판 측에서 방출된 전자들이 형광층으로 효율적으로 가속되도록 하는 애노드 전극이 구비되어 소정의 발광 또는 표시 작용을 하는 구조로 이루어진다.

상기에서 일반적으로 캐소드 전극과 게이트 전극은 절연층을 사이에 두고 서로 교차하는 방향을 따라 순차적으로 형성되고, 두 전극의 교차 영역을 화소 영역이라고 할 때 이 화소 영역마다 게이트 전극과 절연층에 개구부가 각각 형성되며, 이 개구부 내측으로 캐소드 전극 위에 전자 방출부가 형성된다.

상기 FEA형 전자 방출 소자는 캐소드 전극과 게이트 전극 중 어느 하나의 전극에 주사 신호 전압이 인가되고 다른 하나의 전극에 데이터 신호 전압이 인가되어, 캐소드 전극과 게이트 전극간 전압 차가 임계치 이상인 화소들에서 전자 방출부 주위에 전계가 형성되어 이로부터 전자 방출이 이루어진다.

그런데, 상기 FEA형 전자 방출 소자에서는 캐소드 전극과 게이트 전극이 내부 저항을 가짐에 따라 각 전극에 주사 신호 전압 또는 데이터 신호 전압 등의 구동 전압를 인가할 때 전압 강하 및 신호 왜곡 등이 발생할 수 있다.

특히, 전자 방출부 형성을 위한 후면 노광 등을 고려하여 캐소드 전극이 ITO(Indium Tin Oxide)와 같은 투명 도전 물질로 형성되는 경우 알루미늄(Al)이나 은(Ag)과 같은 금속으로 형성되는 경우보다 저항이 커서 상기한 문제점이 더욱 더 심화될 수 있다.

이와 같이 FEA형 전자 방출 소자의 구동 시 전압 강하 및 신호 왜곡이 발생하면, 모든 화소에 대하여 동일한 값을 갖는 구동 전압을 해당 구동 전극에 인가할 때 화소별로 전자 방출부에 인가되는 전계 세기에 차이가 발생하여 화소별 전자 방출 균일도가 저하되며, 상기 FEA형 전자 방출 소자를 갖는 표시 디바이스에서는 휘도 특성이 저하되는 문제가 발생한다.

따라서, 본 발명은 상술한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 화소별 전자 방출 균일도를 향상시킬 수 있는 전자 방출 소자를 제공하는데 있다.

또한, 본 발명의 다른 목적은 상기 전자 방출 소자를 갖는 전자 방출 디바이스 및 그 제조 방법을 제공하는데 있다.

상기의 목적을 달성하기 위하여 본 발명은, 적어도 하나의 전극, 전자 방출부, 및 적어도 하나의 전극과 상기 전자 방출부에 전기적으로 연결되는 저항층을 포함하고, 저항층이 금속 산화물 또는 금속 질화물로 이루어지는 전자 방출 소자를 제공한다.

여기서, 금속 산화물 또는 금속 질화물은 크롬(Cr), 몰리브덴(Mo), 나이오븀(Nb), 니켈(Ni), 텅스텐(W), 탄탈륨(Ta) 중 선택되는 어느 하나를 포함할 수 있다.

또한, 적어도 하나의 전극이, 제1 전극과 이 제1 전극으로부터 분리 형성되는 제2 전극을 포함하고, 전자 방출부가 제1 전극 위에 형성되며, 이때 제1 전극과 제2 전극이 다른 물질로 형성될 수 있다. 일례로, 제1 전극이 투명 도전 물질로 형성되고, 제2 전극이 금속으로 형성될 수 있다.

또한, 전극이 포함하는 금속과 금속 산화물 또는 금속 질화물이 포함하는 금속이 동일할 수 있다.

상기의 목적을 달성하기 위하여 본 발명은, 기판, 기판 위에 형성되는 적어도 하나의 캐소드 전극, 적어도 하나의 캐소드 전극과 전기적으로 연결되는 전자 방출부, 적어도 하나의 캐소드 전극과 전자 방출부에 전기적으로 연결되는 저항층,적어도 하나의 캐소드 전극을 덮으면서 기판 위에 형성되고 전자 방출부에 대응하는 개구부를 구비하는 확산 방지층, 및 전자 방출부에 대응하는 개구부를 구비하며 확산 방지층 위에 절연층을 사이에 두고 형성되는 게이트 전극을 포함하는 전자 방출 디바이스를 제공한다.

여기서, 저항층이 금속 산화물 또는 금속 질화물로 이루어질 수 있다.

또한, 적어도 하나의 캐소드 전극이 제1 전극과 이 제1 전극으로부터 분리 형성되는 제2 전극을 포함하고, 전자 방출부가 제1 전극 위에 형성될 수 있다.

또한, 제2 전극이 제1 전극을 둘러싸는 개구부를 구비하며 제1 전극 외곽에 위치하고, 저항층이 제1 전극의 양측으로 형성될 수 있다. 바람직하게, 저항층의 일측이 제1 전극의 가장자리 상부에 걸쳐져서 제1 전극의 측부 및 가장자리 상부와 접촉하고, 다른 부분이 제2 전극의 측부와 접촉할 수 있다.

또한, 제1 전극이 제2 전극의 개구부 내에 복수로 배치되고, 이 제1 전극들의 사이에 이 제1 전극들을 전기적으로 연결하는 저항층이 더욱 배치될 수 있다.

또한, 게이트 전극과 절연되어 게이트 전극 위에 형성되는 집속 전극을 더욱 포함할 수 있다.

상기의 목적을 달성하기 위하여 본 발명은, 상술한 전자 방출 디바이스, 전자 방출 디바이스의 기판에 대향 배치되어 진공 용기를 형성하는 다른 기판, 및 다른 기판의 일면에 형성되는 발광 유닛을 포함하는 전자 방출 표시 디바이스를 제공한다.

상기의 목적을 달성하기 위하여 본 발명은, 기판 위에 투명 도전 물질로 이루어지는 제1 전극을 형성하고, 기판 위에 금속으로 이루어지며, 제1 전극과 전기적으로 연결되는 제2 전극을 형성하고, 기판 전면에 확산 방지층을 형성하고, 확산 방지층에 제1 전극의 일부 표면을 노출시키는 제1 개구부와 제2 금속의 일부 표면을 노출시키는 제2 개구부를 형성하고, 제2 금속의 일부 표면을 산화 또는 질화시켜 저항층을 형성하는 것을 포함하는 전자 방출 디바이스의 제조 방법을 제공한다.

또한, 기판의 전면에 절연층을 형성하는 것을 더욱 포함할 수 있는데, 이 경우 절연층의 형성 시 저항층을 동시에 형성할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.

도 1, 도 2 및 도 3은 각각 본 발명의 제1 실시예에 따른 전자 방출 표시 디바이스의 부분 분해 사시도, 부분 단면도, 및 부분 평면도이다.

도면을 참조하면, 전자 방출 표시 디바이스는 소정의 간격을 두고 서로 평행하게 대향 배치되는 제1 기판(10)과 제2 기판(20)을 포함한다. 제1 기판(10)과 제2 기판(20)의 가장자리에는 밀봉 부재(도시하지 않음)가 배치되어 두 기판을 접합 시키며, 제1 기판(10)과 제2 기판(20) 및 밀봉 부재가 진공 용기를 구성한다.

제1 기판(10) 중 제2 기판(20)과의 대향면에는 제2 기판(20)을 향해 전자들을 방출하는 전자 방출 유닛(100)이 제공되고, 제2 기판(20) 중 제1 기판(10)과의 대향면에는 상기 전자들에 의해 가시광을 방출하여 임의의 발광 또는 표시를 행하는 발광 유닛(200)이 제공된다.

보다 구체적으로, 먼저 제1 기판(10) 위에는 전자 방출을 제어하기 위한 캐소드 전극들(110)이 제1 기판(10)의 일 방향(도면의 y축 방향)을 따라 스트라이프 패턴으로 형성된다. 캐소드 전극(110)은 제1 전극(111) 및 제1 전극(111)과 이격되어 배치되는 제2 전극(112)을 포함한다.

여기서, 제2 전극(112)은 제1 전극(111)이 배치되는 개구부(112a)를 구비하며 제1 전극(111)을 둘러싸면서 이의 외곽에 위치한다. 이때, 제1 전극(111)은 ITO, IZO와 같은 투명 도전 물질로 이루어질 수 있고, 제2 전극(112)은 제1 전극(111) 보다 우수한 전기 전도성을 가지는 도전 물질, 일례로 크롬(Cr), 몰리브덴(Mo), 니오비듐(Nb), 니켈(Ni), 텅스텐(W), 탄탈륨(Ta)과 같은 금속으로 이루어질 수 있다.

제1 전극(111) 위로는 전자 방출부(150)가 형성되며, 제1 전극(111)과 제2 전극(112)은 저항층(113)에 의해 연결된다. 저항층(113)은 금속 산화물 또는 금속 질화물로 이루어질 수 있다. 이 경우 금속 산화물 또는 금속 질화물의 금속은 제2 전극(112)과 마찬가지로 크롬(Cr), 몰리브덴(Mo), 나이오븀(Nb), 니켈(Ni), 텅스텐(W) 또는 탄탈륨(Ta)으로 이루어질 수 있으며, 바람직하게는 제2 전극(111)을 이루 는 금속으로 이루어질 수 있다.

전자 방출부(150)는 진공 중에서 전계가 가해지면 전자를 방출하는 물질들, 가령 탄소계 물질 또는 나노미터 사이즈 물질로 이루어진다. 전자 방출부(116)는 탄소 나노튜브, 흑연, 흑연 나노파이버, 다이아몬드, 다이아몬드상 탄소, C₆₀(fullerene), 실리콘 나노와이어 중 어느 하나 또는 이들의 조합 물질로 이루어질 수 있으며, 그 제조법으로는 스크린 인쇄, 직접 성장, 화학기상증착 또는 스퍼터링 등을 적용할 수 있다.

본 실시예에 있어 제1 전극(111)과 제2 전극(112)은 동일한 평면상에 형성되며, 저항층(113)은 제1 전극(111)의 양측에 배치되어 제1 전극(111)과 제2 전극(112) 사이에서 이들과 각각 접촉한다. 이 경우 저항층(113)의 저항값은 제1 전극(111)과 제2 전극(112) 사이의 거리나 저항층(113)의 폭을 변화시켜 조절할 수 있다.

도면에서는 저항층(113)의 일 측이 제1 전극(111)의 가장 자리 상부에 걸쳐져서 제1 전극(112)의 측부 및 가장 자리 상부와 접촉하고 다른 측이 제2 전극(112)의 측부와 접촉하는 경우를 도시하였으나, 저항층(113)이 제1 전극(111) 및 제2 전극(112)의 측부에만 각각 접촉하여 형성될 수도 있다. 이때, 전자의 경우가 접촉 면적이 커서 후자의 경우에 비해 접촉 특성에 있어 유리하다.

다른 한편으로, 도 4에 도시된 바와 같이 제1 전극(111)과 제2 전극(112) 사이뿐만 아니라 제2 전극들(112) 사이에도 이들과 각각 접촉하는 추가 저항층(114) 이 형성되어 제2 전극(112)의 개구부(112a) 내에 제1 전극(111)이 보다 더 안정적으로 형성될 수 있다. 이 경우에도 추가 저항층(114)은 제1 전극(111)의 가장 자리 상부에 걸쳐져서 제1 전극(111)의 측부 및 가장 자리 상부와 접촉하여 형성될 수도 있고, 제1 전극(111)의 측부에만 접촉하여 형성될 수도 있다.

또 다른 한편으로, 도 5에 도시된 바와 같이 제1 전극(111)을 형성하는 것 없이 전자 방출부(150)가 직접 제1 기판(10) 위에 형성되고, 제2 전극(112)의 개구부(112a) 내에 저항층(115)만이 전자 방출부(150)와 제1 전극(11)을 연결하면서 형성될 수도 있다. 그리고, 저항층(115)은 크롬(Cr), 몰리브덴(Mo), 나이오븀(Nb), 니켈(Ni), 텅스텐(W), 탄탈륨(Ta)과 같은 금속을 포함하는 금속 산화물로 형성될 수 있다.

도1 내지 도 4에서는 평면 형상이 사각형인 캐소드 전극(110)의 제1 전극(111)이 캐소드 전극(110)의 길이 방향을 따라 섬 형태로 제2 전극(112)의 개구부(112a) 당 5 개씩 배열되고, 그 위로 평면 형상이 원형인 전자 방출부(150)가 1 개씩 배열되는 경우를 도시하였으나, 제1 전극(111) 및 전자 방출부(150)의 평면 형상과 제2 전극(112)의 개구부(112a) 당 배열되는 제1 전극(111)의 개수 등은 도시한 예에 한정되지 않고 다양하게 변형 가능하다.

한편, 캐소드 전극(110)은 이 캐소드 전극(110) 위로 형성되는 확산 방지층(120)에 의해 덮여진다. 이때, 전자 방출부(150)와 저항층(113)은 이 확산 방지층(120)에 의해 덮여지지 않고 노출되는 바, 이를 위해 확산 방지층(120)은 전자 방출부(150)에 대응하는 제1 개구부(120a)와 저항층(113)에 대응하는 제2 개구부 (120b)를 각각 구비한다.

확산 방지층(120)은 이후 설명할 제1 절연층(130)으로 캐소드 전극(110)의 제1 전극(111)을 이루는 금속이 확산하는 것을 차단하여 제1 절연층(130)의 내전압 특성이 저하되는 것을 방지한다. 이러한 확산 방지층(120)은 스퍼터링과 같은 박막 공정에 의해 전자 방출부보다 낮게 형성되며, 대략 0.1 내지 1㎛의 두께를 가질 수 있다. 또한, 확산 방지층(120)은 산화규소(SiO₂)나 산화티탄(TiO)과 같은 산화물이나, 질화규소(Si₃N₄)나 질화티탄(TiN)과 같은 질화물로 이루어진 절연물로 이루어질 수 있다.

한편, 확산 방지층(120)은 저항층(113)을 덮으면서 전자 방출부(150)만이 노출되도록 제1 개구부(120a)만을 구비할 수도 있다.

확산 방지층(120) 위로 제1 기판(10)의 전체에 제1 절연층(130)이 형성된다. 제1 절연층(130)은 스크린 인쇄, 닥터 블레이드 및 라미네이트와 같은 이른바 후막 공정에 의해 형성되며 대략 3㎛ 이상, 일례로 3 내지 10㎛의 두께를 가질 수 있다.

제1 절연층(130) 위로 캐소드 전극(110)과 직교하는 방향(도면의 x축 방향)을 따라 스트라이프 패턴으로 게이트 전극들(140)이 형성된다. 여기서, 게이트 전극(140)과 캐소드 전극(110)의 교차 영역에는 캐소드 전극(110)의 제2 전극(112)에 구비된 개구부(112a)가 배치되며, 이 교차 영역은 전자 방출 표시 디바이스의 실질적인 화소 영역을 이루게 된다.

그리고, 제1 절연층(130)과 게이트 전극(140)에는 전자 방출부(150)에 대응 하는 각각의 개구부(130a, 140a)가 구비되어 개구부(130a, 140a)를 통하여 제1 기판(10) 위로 전자 방출부(150)가 노출된다. 이때, 제1 절연층(130)과 게이트 전극(140)의 개구부(130a, 140a)는 전자 방출부(150)의 폭 보다는 크고 캐소드 전극(110)의 제2 전극(112)에 구비된 개구부(112a)의 폭(또는 직경) 보다는 작은 크기의 폭(또는 직경)을 가지고 형성될 수 있다.

한편, 본 실시예에서는 제1 절연층(130)과 게이트 전극(140)의 개구부(130a, 140a) 형상이 평면상에서 원형으로 이루어지는 경우를 예시하였으나, 개구부(130a, 140a)의 형상은 이 예에 한정되지 다양하게 변형 가능하다.

또한, 전자 방출 표시 디바이스에서는 도 6과 같이 게이트 전극(140) 위로 제2 절연층(160)과 집속 전극(170)이 형성될 수 있다. 이 경우 제2 절연층(160)과 집속 전극(170)에도 전자빔 통과를 위한 개구부(160a, 170a)가 마련되는데, 일례로 이 개구부(160a, 170a)는 화소 영역 당 하나로 구비되어 집속 전극(170)이 한 화소에서 방출되는 전자들을 포괄적으로 집속하도록 한다. 이때, 집속 전극(170)은 전자 방출부(160)와의 높이 차이가 클수록 우수한 집속 효과를 발휘하므로, 제2 절연층(170)의 두께를 제1 절연층(130)의 두께보다 크게 형성하는 것이 바람직하다.

이러한 집속 전극(170)은 도면에 구체적으로 도시되지는 않았지만 제1 기판(10)의 전체에 하나로 형성되거나 소정의 패턴으로 나뉘어서 복수 개로 형성될 수 있다.

또한, 집속 전극(170)은 제2 절연층(160) 위에 코팅된 도전막으로 이루어지거나 개구부(170a)를 구비한 금속 플레이트로 이루어질 수 있다.

다음으로, 제1 기판(10)에 대향하는 제2 기판(20)의 일면에는 형광층(210)과 흑색층(220)이 형성되고, 형광층(210)과 흑색층(220) 위로 알루미늄과 같은 금속으로 이루어진 애노드 전극(230)이 형성된다. 애노드 전극(230)은 외부로부터 전자빔 가속에 필요한 고전압을 인가 받으며, 형광층(210)에서 방사된 가시광 중 제 1 기판(10)을 향해 방사된 가시광을 제2 기판(20) 측으로 반사시켜 화면의 휘도를 높이는 역할을 한다.

한편, 애노드 전극(230)은 제2 기판(20)을 향한 형광층(210)과 흑색층(220)의 일면에 형성될 수 있으며, 이 경우 형광층(210)에서 방사된 가시광을 투과시킬 수 있도록 애노드 전극이 ITO와 같은 투명 도전 물질로 이루어진다.

다른 한편으로는, 제2 기판(20) 상에 투명 도전 물질의 애노드 전극과 반사 효과에 의해 휘도를 높이는 금속 박막이 모두 형성될 수도 있다.

형광층(210)은 제1 기판(10) 상에 정의된 화소 영역에 일대일로 대응하여 배치되거나 화면의 수직 방향(도면의 y축 방향)을 따라 스트라이프 패턴으로 형성될수 있고, 흑색층(220)은 크롬 또는 크롬 산화물과 같은 불투명 물질로 이루어질 수 있다.

상술한 제1 기판(10)과 제2 기판(20) 사이에는 복수의 스페이서들(300)이 배치되어 두 기판(10, 20) 사이의 간격을 일정하게 유지시킨다. 이때, 스페이서들(300)은 흑색층(220)이 위치하는 비발광 영역에 대응하여 배치된다.

이와 같이 구성되는 전자 방출 표시 디바이스에 있어, 하나의 캐소드 전극(110)의 제1 전극(111), 제2 전극(112), 저항층(113), 전자 방출부(150), 및 게이 트 전극(140)은 전자 방출 표시 다비이스를 위한 전자 방출 소자의 단위 요소를 이루게 되며, 이러한 전자 방출 소자가 제1 기판(10) 어레이(array)를 이루어 전자 방출 디바이스(electron emission device)를 형성하게 된다.

이러한 전자 방출 표시 디바이스에서는, 일례로 애노드 전극(220)에 수백 내지 수천 볼트의 (＋) 전압을 인가하고 캐소드 전극(110)과 게이트 전극(140) 중 어느 하나의 전극에 주사 신호 전압을 인가함과 동시에 다른 하나의 전극에 데이터 신호 전압을 인가하여 구동한다.

그러면, 캐소드 전극(110)과 게이트 전극(140) 사이의 전압차가 임계치 이상인 화소들에서 전자 방출부(150) 주위에 전계가 형성되어 이로부터 전자가 방출되고, 방출된 전자들은 애노드 전극(230)에 인가된 고전압에 이끌려 대응하는 화소의 형광층(210)에 충돌하여 이를 발광시킨다.

이 과정에서 본 실시예의 전자 방출 표시 디바이스는, 저항층(113)에 의해 각 화소별로 인가되는 전류량이 제어될 수 있게 되므로, 화소별로 전자 방출부(150)의 형상이 불균일해서 생기는 전자 방출량의 불균일이나 캐소드 전극(110)의 라인 저항에 의해 생기는 전압 강하를 보상할 수 있게 된다.

또한, 본 실시예의 전자 방출 표시 디바이스는 캐소드 전극(110)이 우수한 전기 전도성을 가지는 제2 전극(112)을 포함하도록 하여 캐소드 전극(110)의 저항을 감소시킬 수 있으므로 신호 왜곡 등을 보상할 수 있게 된다.

그 결과, 본 실시예의 전자 방출 표시 디바이스는 각 화소의 전자 방출부(150)에서 방출되는 전자량의 차이를 최소화할 수 있으므로 화소별 전자 방출 균일 도를 개선할 수 있다.

다음으로 본 발명의 실시예에 따른 전자 방출 디바이스의 제조 방법을 도 7a 내지 도 7h와 도 8a 및 도 8b를 참조하여 설명한다.

도 7a 및 8a를 참조하면, 제1 기판(10) 위에 ITO나 IZO를 이용하여 소정의 패턴으로 제1 전극(111)을 형성한다.

일례로 제1 전극(111)은 평면 형상이 사각형인 패턴들이 일 방향을 따라 섬 형태로 서로 이격되어 배치되는 구조로 형성할 수 있다.

도 7b 및 도 8b를 참조하면, 제1 전극(111)을 덮으면서 제1 기판(10)의 전면에 크롬(Cr), 몰리브덴(Mo), 니오비듐(Nb), 니켈(Ni), 텅스텐(W), 탄탈륨(Ta)과 같은 금속을 이용하여 금속막(도시하지 않음)을 형성한다. 그 다음, 포토리소그라피 공정 및 식각 공정에 의해 상기 금속막을 패터닝하여 제2 전극(112)을 형성한다. 이로써, 제1 전극(111)과 제2 전극(112)으로 이루어진 캐소드 전극(110)이 형성된다. 이때, 제2 전극(112)은 제1 전극(111)까지 연장되어 이 제1 전극(111)에 접촉되는 형태를 갖는다.

일례로 제2 전극(112)은 상기 일 방향을 따라 스트라이프 패턴으로 배치되고, 제1 전극(111)을 둘러싸는 개구부(112a)를 구비하며 제1 전극(111) 외곽에 위치하는 구조로 형성할 수 있다.

도 7c를 참조하면, 제1 전극(111)과 제2 전극(112)을 덮도록 제2 기판(10)의 전면에 확산 방지층(120)을 형성한다.

이때, 확산 방지층(120)은 스퍼터링과 같은 박막 공정에 의해 대략 0.1 내지 1㎛의 두께로 형성할 수 있다.

또한, 확산 방지층(120)은 산화규소(SiO₂)나 산화티탄(TiO)과 같은 산화물이나, 질화규소(Si₃N₄)나 질화티탄(TiN)과 같은 질화물로 이루어진 절연물로 이루어질 수 있다.

도 7d를 참조하면, 포토리소그라피 공정에 의해 확산 방지층(120) 위로 포토레지스트 패턴(125)을 형성하고, 포토레지스트 패턴(125)을 마스크로하여 식각 공정에 의해 확산 방지층(120)을 식각한다. 여기서, 포토레지스트 패턴(125)은 최종 형성될 본 발명의 실시예에 의한 전자 방출 소자의 패턴을 고려하여 형성한다.

이로써, 도 7e에 도시된 바와 같이, 확산 방지층(120)에 제1 전극(111)의 일부 표면을 노출시키는 제1 개구부(120a)와 제2 전극(112)의 일부 표면, 즉 예비 저항층(113-1)을 노출시키는 제2 개구부(120b)가 각각 형성된다. 그 다음, 공지된 방법에 의해 포토레지스트 패턴(125)을 제1 기판(10)으로부터 제거한다.

도 7f를 참조하면, 제1 기판(10)의 전면에 스크린 인쇄, 닥터 블레이드 및 라미네이트와 같은 이른바 후막 공정에 의해 페이스트나 액상의 절연물질을 도포한 후 이를 소성하여 대략 3 내지 10㎛의 두께를 가지는 제1 절연층(130)을 형성한다.

이때, 즉 제1 절연층(130)을 위한 절연 물질의 소성 과정 시, 확산 방지층(120)에 의해 캐소드 전극(110)의 제2 전극(112)을 이루는 금속이 제1 절연층(130)으로 확산하는 것이 차단되어 제1 절연층(130)의 우수한 내전압 특성을 확보할 수 있다.

또한, 상기 소성 과정에서 확산 방지층(120)의 제2 개구부(120b)에 위치한 예비 저항층(113-1)의 금속이 산화 또는 질화하여 금속 산화물 또는 금속 질화물의 저항층(113)을 형성한다.

다른 한편으로, 상기한 소성 과정에서 예비 저항층(113-1)이 완전히 산화 또는 질화되기 전에 예비 저항층(113-1)의 금속이 제1 절연층(130)으로 확산하거나 완전히 산화 또는 질화되지 않고 남아있는 것을 감안하여, 제1 절연층(130)의 형성 전에 별도의 산화 또는 질화 공정을 수행하여 예비 저항층(113-1)을 산화 또는 질화시켜 금속 산화물 또는 금속 질화물의 저항층(113)을 형성할 수도 있다.

도 7g를 참조하면, 제1 절연층(130) 위에 금속, 일례로 크롬으로 이루어진 게이트 전극 물질층(140-1)을 형성하고, 포토리소그라피 공정 및 식각 공정에 의해 게이트 전극 물질층(140-1)을 패터닝하여 캐소드 전극(110)과의 교차 영역에 개구부(140a)를 형성한다. 이때, 개구부(140a)는 확산 방지층(120)의 제1 개구부(120a)보다는 크고 캐소드 전극(110)의 제2 전극(112)에 구비된 개구부(112a) 보다는 작은 크기를 갖도록 형성할 수 있다.

도 7h를 참조하면, 게이트 전극 물질층(140-1)의 개구부(140a)에 의해 노출된 부분의 제1 절연층(130)을 식각하여 제1 절연층(130)에 개구부(130a)를 형성하여, 이후 형성할 전자 방출부(150)가 위치할 캐소드 전극(110)의 제1 전극(111)의 일부 표면을 노출시킨다.

그 후, 포토리소그라피 및 식각 공정에 의해 게이트 전극 물질층(140-1)을 패터닝하여 캐소드 전극(110)과 직교하는 방향을 따라 스트라이프 패턴으로 배치되 는 게이트 전극(140)을 형성한다.

그 다음, 노출된 캐소드 전극(110)의 제1 전극(111) 위로 후막형 또는 박막형의 전자 방출부(150)를 형성한다.

먼저, 후막형 전자 방출부(150)는 분말 상의 전자 방출 물질에 비히클과 바인더 등의 유기물을 혼합하여 인쇄에 의해 적합한 점도를 갖는 페이스트 상의 전자 방출 물질을 형성하고, 노출된 캐소드 전극(110)의 제1 전극(111) 위로 이 전자 방출 물질을 스크린 인쇄한 후 건조 및 소성하는 과정에 의해 형성할 수 있다.

다른 한편으로, 후막형 전자 방출부(150)는 ① 전술한 페이스트 상의 전자 방출 물질에 감광성 물질을 더욱 포함시키고, ② 기판(10)의 전면 전체에 이 전자 방출 물질을 스크린 인쇄한 후, ③ 후면 노광에 의해 캐소드 전극(110)의 제1 전극(111) 위에 채워진 전자 방출 물질을 선택적으로 경화시키고, ④ 현상을 통해 경화되지 않은 전자 방출 물질을 제거한 다음, 건조 및 소성하는 과정에 의해 형성할 수 있다.

그리고, 박막형 전자 방출부는 화학기상증착, 스퍼터링 또는 탄소 나노튜브 등의 직접 성장법 등에 의해 형성할 수 있다.

이와 같이, 본 실시예에 의한 전자 방출 디바이스의 제조 방법에서는 캐소드 전극(110)의 제2 전극(112)을 덮도록 확산 방지층(120)을 형성하고 그 위로 제1 절연층(120)을 형성하므로, 제1 절연층(120)의 형성 시 제2 전극(112)의 금속이 제1 절연층(120)으로 확산하는 것을 방지할 수 있다. 따라서, 제1 절연층(120)의 우수한 내전압 특성을 확보할 수 있다.

그리고, 저항층(113)을 제1 절연층(130)의 형성 공정에서 캐소드 전극(110)의 제2 전극(112) 일부를 산화시켜 형성할 수 있으므로, 저항층(113) 형성을 위한 별도의 막 증착 및 패터닝 공정을 생략할 수 있다. 따라서, 전자 방출 디바이스의 제조 공정 수를 감소시킬 수 있다.

한편, 상기에서는 전자 방출 디바이스가 캐소드 전극, 전자 방출부, 저항층 및 게이트 전극을 갖는 경우의 제조 방법에 대해 설명하였으나, 전자 방출 디바이스가 도 6에 도시한 바와 같이, 게이트 전극(140) 위로 제2 절연층(160)을 사이에 두고 배치되는 집속 전극(170)을 포함하는 경우, 이 집속 전극(170)과 제2 절연층(160)은 통상의 방법을 통해 형성될 수 있다.

아울러, 상기한 실시예에서는 전자 방출부가 캐소드 전극에 있어 제2 전극으로부터 분리된 제1 전극 위에 형성되는 경우로 설명되었으나, 본 발명은 이의 경우로 한정되지 않고 전자 방출부가 캐소드 전극 위가 아닌 기판 위에 직접 형성되고 이러한 전자 방출부와 이 전자 방출부의 주위에 배치된 캐소드 전극을 저항층으로 연결하여 구성되는 전자 방출 디바이스에도 적용 가능하다.

상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.

이와 같이 본 발명에 따른 전자 방출 디바이스는 캐소드 전극의 내부 저항을 감소시켜 신호 왜곡을 방지하고 캐소드 전극의 전압 강하를 방지할 수 있어, 각 화소의 전자 방출부에서 방출되는 전자량의 차이를 최소화할 수 있으므로 화소별 전자 방출 균일도를 개선할 수 있다.

또한, 본 발명에 따른 전자 방출 디바이스는 확산 방지층을 구비하여 캐소드 전극과 게이트 전극 사이를 절연하는 절연층의 우수한 내전압 특성을 확보할 수 있다.

그 결과, 본 발명에 따른 전자 방출 디바이스를 갖는 전자 방출 표시 디바이스는 화면의 표시 품질을 높일 수 있다.

또한, 본 발명에 따른 전자 방출 디바이스의 제조 방법은 캐소드 전극의 저항층 형성을 위한 별도의 막 증착 및 패터닝 공정을 생략할 수 있으므로 공정 수를 감소시킬 수 있다.

또한, 본 발명에 따른 전자 방출 디바이스의 제조 방법은 캐소드 전극과 게이트 전극 사이를 절연하는 절연층의 두께를 감소시킬 수 있어 게이트 전극의 개구부 크기를 미세하게 형성할 수 화면의 고정세화를 달성할 수 있다.

Claims (28)

1. 적어도 하나의 전극;

   상기 적어도 하나의 전극 위에 형성되고, 상기 적어도 하나의 전극과 전기적으로 연결되는 전자 방출부; 및

   상기 적어도 하나의 전극과 상기 전자 방출부에 전기적으로 연결되는 저항층

   을 포함하고,

   상기 저항층이 금속 산화물 또는 금속 질화물로 이루어지는 전자 방출 소자.
2. 제1 항에 있어서,

   상기 금속 산화물 또는 상기 금속 질화물은 크롬(Cr), 몰리브덴(Mo), 나이오븀(Nb), 니켈(Ni), 텅스텐(W), 탄탈륨(Ta) 중 선택되는 어느 하나를 포함하는 전자 방출 소자.
3. 제1 항에 있어서,

   상기 적어도 하나의 전극이

   제1 전극과 이 제1 전극으로부터 분리 형성되는 제2 전극을 포함하고,

   상기 전자 방출부가 상기 제1 전극 위에 형성되는 전자 방출 소자.
4. 제3 항에 있어서,

   상기 제1 전극과 상기 제2 전극이 다른 물질로 형성되는 전자 방출 소자.
5. 제4 항에 있어서,

   상기 제1 전극이 투명 도전 물질로 형성되고,

   상기 제2 전극이 금속으로 형성되는 전자 방출 소자.
6. 제2 항 내지 제5 항 중 어느 한 항에 있어서,

   상기 전극이 포함하는 금속과 상기 금속 산화물 또는 상기 금속 질화물이 포함하는 금속이 동일한 전자 방출 소자.
7. 기판;

   상기 기판 위에 형성되는 적어도 하나의 캐소드 전극;

   상기 적어도 하나의 캐소드 전극과 전기적으로 연결되는 전자 방출부;

   상기 적어도 하나의 캐소드 전극과 상기 전자 방출부에 전기적으로 연결되는 저항층;

   상기 적어도 하나의 캐소드 전극을 덮으면서 상기 기판 위에 형성되고 상기 전자 방출부에 대응하는 개구부를 구비하는 확산 방지층; 및

   상기 전자 방출부에 대응하는 개구부를 구비하며 상기 확산 방지층 위에 절연층을 사이에 두고 형성되는 게이트 전극

   을 포함하는 전자 방출 디바이스.
8. 제7 항에 있어서,

   상기 저항층이 금속 산화물 또는 금속 질화물로 이루어지는 전자 방출 디바이스.
9. 제8 항에 있어서,

   상기 금속 산화물 또는 상기 금속 질화물은 크롬(Cr), 몰리브덴(Mo), 나이오븀(Nb), 니켈(Ni), 텅스텐(W), 탄탈륨(Ta) 중 선택되는 어느 하나를 포함하는 전자 방출 디바이스.
10. 제7 항에 있어서,

    상기 확산 방지층이 산화규소(SiO₂)나 산화티탄(TiO)과 같은 산화물이나, 질화규소(Si₃N₄)나 질화티탄(TiN)과 같은 질화물로 이루어진 절연물로 이루어지는 전자 방출 디바이스.
11. 제7 항에 있어서,

    상기 확산 방지층이 상기 전자 방출부보다 낮게 형성되는 전자 방출 디바이스.
12. 제7 항에 있어서,

    상기 확산 방지층이 0.1 내지 1㎛의 두께를 가지는 전자 방출 디바이스.
13. 제7 항에 있어서,

    상기 절연층이 3 내지 10㎛의 두께를 가지는 전자 방출 디바이스.
14. 제7 항에 있어서,

    상기 적어도 하나의 캐소드 전극이

    제1 전극과 이 제1 전극으로부터 분리 형성되는 제2 전극을 포함하고,

    상기 전자 방출부가 상기 제1 전극 위에 형성되는 전자 방출 디바이스.
15. 제14 항에 있어서,

    상기 제1 전극과 상기 제2 전극이 다른 물질로 형성되는 전자 방출 디바이스.
16. 제15 항에 있어서,

    상기 제1 전극이 투명 도전 물질로 형성되고,

    상기 제2 전극이 금속으로 형성되는 전자 방출 디바이스.
17. 제14 항에 있어서,

    상기 제2 전극이 상기 제1 전극을 둘러싸는 개구부를 구비하며 상기 제1 전 극 외곽에 위치하고,

    상기 저항층이 상기 제1 전극의 양측으로 형성되는 전자 방출 디바이스.
18. 제17 항에 있어서,

    상기 저항층의 일측이 상기 제1 전극의 가장자리 상부에 걸쳐져서 상기 제1 전극의 측부 및 가장자리 상부와 접촉하고, 다른 부분이 상기 제2 전극의 측부와 접촉하는 전자 방출 디바이스.
19. 제17 항에 있어서,

    상기 제1 전극이 상기 제2 전극의 개구부 내에 복수로 배치되고, 이 제1 전극들의 사이에 이 제1 전극들을 전기적으로 연결하는 저항층이 더욱 배치되는 전자 방출 디바이스.
20. 제7 항에 있어서,

    상기 게이트 전극과 절연되어 상기 게이트 전극 위에 형성되는 집속 전극을 더욱 포함하는 전자 방출 디바이스.
21. 제7 항 내지 제20 항 중 어느 한 항의 전자 방출 디바이스;

    상기 전자 방출 디바이스의 기판에 대향 배치되어 진공 용기를 형성하는 다른 기판; 및

    상기 다른 기판의 일면에 형성되는 발광 유닛을 포함하는 전자 방출 표시 디바이스.
22. 기판 위에 투명 도전 물질로 이루어지는 제1 전극을 형성하고;

    상기 기판 위에 금속으로 이루어지며, 상기 제1 전극과 전기적으로 연결되는 제2 전극을 형성하고;

    상기 기판 전면에 확산 방지층을 형성하고;

    상기 확산 방지층에 상기 제1 전극의 일부 표면을 노출시키는 제1 개구부와 상기 제2 금속의 일부 표면을 노출시키는 제2 개구부를 형성하고;

    상기 제2 금속의 일부 표면을 산화 또는 질화시켜 저항층을 형성하는 것을 포함하는 전자 방출 디바이스의 제조 방법.
23. 제22 항에 있어서,

    상기 기판의 전면에 절연층을 형성하는 것을 더욱 포함하고,

    상기 절연층의 형성 시 상기 저항층을 동시에 형성하는 전자 방출 디바이스의 제조 방법.
24. 제23 항에 있어서,

    상기 절연층은 후막 공정에 의해 페이스트나 액상의 절연물질을 도포한 후 이를 소성하여 3 내지 10㎛의 두께로 형성하는 전자 방출 디바이스의 제조 방법.
25. 제22 항에 있어서,

    상기 투명 도전 물질이 ITO 또는 IZO이고, 상기 금속이 크롬(Cr), 몰리브덴(Mo), 나이오븀(Nb), 니켈(Ni), 텅스텐(W), 타탈륨(Ta) 중 선택되는 어느 하나인 전자 방출 디바이스의 제조 방법.
26. 제22 항에 있어서,

    상기 확산 방지층이 산화규소(SiO₂)나 산화티탄(TiO)과 같은 산화물이나, 질화규소(Si₃N₄)나 질화티탄(TiN)과 같은 질화물로 이루어진 절연물로 이루어지는 전자 방출 디바이스의 제조 방법.
27. 제22 항에 있어서,

    상기 확산 방지층은 박막 공정에 의해 형성하는 전자 방출 디바이스의 제조 방법.
28. 제27 항에 있어서,

    상기 확산 방지층은 0.1 내지 1㎛의 두께로 형성하는 전자 방출 디바이스의 제조 방법.

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