KR20070043328A - 전자 방출 디바이스 및 이를 이용한 전자 방출 표시디바이스 - Google Patents

Abstract

본 발명은 전자 방출 디바이스에 관한 것으로서, 보다 상세하게 본 발명의 실시예에 따른 전자 방출 디바이스는 기판과, 상기 기판 위에 형성되는 캐소드 전극들과, 상기 캐소드 전극들과 연결되는 전자 방출부들과, 상기 전자 방출부들을 노출시키는 개구부를 가지면서 상기 기판과 상기 캐소드 전극 위에 형성되는 절연층 및 상기 절연층 위에 형성되는 게이트 전극들을 포함한다. 여기서, 상기 캐소드 전극은 금속 전극과, 이 금속 전극 위에 형성되어 상기 절연층과 상기 금속 전극 간의 물질 확산을 차단하면서 상기 전자 방출부와 연결되는 저항층을 포함한다.

전자 방출, 확산, 캐소드 전극, 저항층, 게이트 전극, 절연층

Description

전자 방출 디바이스 및 이를 이용한 전자 방출 표시 디바이스{ELECTRON EMISSION DEVICE AND ELECTRON EMISSION DISPLAY DEVICE USING THE SAME}

도 1은 본 발명의 실시예에 따른 전자 방출 디바이스의 부분 분해 사시도이다.

도 2는 도 1에 도시된 전자 방출 디바이스의 부분 단면도이다.

도 3은 본 발명의 실시예에 따른 전자 방출 디바이스의 캐소드 전극을 나타낸 부분 절개 사시도이다.

도 4는 본 발명의 실시예에 따른 전자 방출 디바이스의 캐소드 전극과 전자 방출부를 나타낸 평면도이다.

도 5는 본 발명의 실시예에 따른 전자 방출 디바이스를 이용한 전자 방출 표시 디바이스의 부분 단면도이다.

본 발명은 전자 방출 디바이스에 관한 것으로서, 보다 상세하게는 절연층을 사이에 두고 위치하는 캐소드 전극과 게이트 전극을 포함하는 전자 방출 디바이스 및 이를 이용한 전자 방출 표시 디바이스에 관한 것이다.

일반적으로 전자 방출 소자(electron emission element)는 전자원의 종류에 따라 열음극(hot cathode)을 이용하는 방식과 냉음극(cold cathode)을 이용하는 방식으로 분류될 수 있다.

여기서, 냉음극을 이용하는 방식의 전자 방출 소자로는 전계 방출 어레이(Field Emitter Array; FEA)형, 표면 전도 에미션(Surface-Conduction Emission; SCE)형, 금속-절연층-금속(Metal-Insulator-Metal; MIM)형 및 금속-절연층-반도체(Metal-Insulator-Semiconductor; MIS)형 등이 알려져 있다.

이 중 FEA형 전자 방출 소자는 전자 방출부와 이 전자 방출부의 전자 방출을 제어하는 구동 전극들로서 하나의 캐소드 전극과 하나의 게이트 전극을 구비하며, 전자 방출부의 물질로 일 함수(work function)가 낮거나 종횡비가 큰 물질, 일례로 몰리브덴(Mo) 또는 실리콘(Si) 등을 주 재질로 하는 선단이 뾰족한 팁 구조물이나, 탄소 나노튜브와 흑연 및 다이아몬드상 탄소와 같은 탄소계 물질을 사용하여 진공 중에서 전계에 의해 쉽게 전자가 방출되는 원리를 이용한다.

한편, 전자 방출 소자는 일 기판에 어레이를 이루며 형성되어 전자 방출 디바이스(electron emission device)를 구성하고, 전자 방출 디바이스는 형광층과 애노드 전극 등으로 이루어진 발광 유닛이 구비된 다른 기판과 결합하여 전자 방출 표시 디바이스(electron emission display device)를 구성한다.

즉, 통상의 전자 방출 디바이스는 전자 방출부와 더불어 주사 전극들과 데이터 전극들로 기능하는 복수의 구동 전극들을 구비하여 전자 방출부와 구동 전극들의 작용으로 화소별 전자 방출의 온/오프와 전자 방출량을 제어한다. 그리고 전자 방출 표시 디바이스는 전자 방출부에서 방출된 전자들로 형광층을 여기시켜 소정의 발광 또는 표시 작용을 한다.

상기 전자 방출 디바이스는 통상 캐소드 전극으로 인듐 틴 옥사이드(Indium Tin Oxide, 이하 ITO라 함)와 같은 투명 도전막을 사용해 왔다. 그러나, ITO막은 높은 저항으로 인하여 대형 기판에 적용되는 경우, 전자 방출 디바이스의 구동시 전압 강하(voltage drop)를 유발시킨다. 그 결과, 전자 방출 디바이스는 캐소드 전극의 길이 방향을 따라 전자 방출 균일도가 저하되며, 이를 전자 방출 표시 디바이스에 적용하는 경우, 화소간 화면의 휘도 차이가 발생하게 된다.

상기와 같은 문제점을 보완하기 위하여 캐소드 전극으로 ITO막과 함께 금속 보조 전극을 사용하는 기술이 개시된 바 있다. 그러나, 금속 보조 전극은 절연층의 소성시 일부가 절연층으로 확산(diffusion)되어 게이트 전극과 단락(short)될 수 있는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 캐소드 전극이 절연층으로 확산되는 것을 방지함과 동시에 캐소드 전극의 라인 저항 감소 및 화소별 전자 방출 균일도를 높일 수 있는 전자 방출 디바이스 및 이를 이용한 전자 방출 표시 디바이스를 제공함에 있다.

상기의 목적을 달성하기 위하여, 본 발명의 실시예에 따른 전자 방출 표시 디바이스는 기판과, 상기 기판 위에 형성되는 캐소드 전극들과, 상기 캐소드 전극 들과 연결되는 전자 방출부들과, 상기 전자 방출부들을 노출시키는 개구부를 가지면서 상기 기판과 상기 캐소드 전극 위에 형성되는 절연층 및 상기 절연층 위에 형성되는 게이트 전극들을 포함한다. 여기서, 상기 캐소드 전극은 금속 전극과, 이 금속 전극 위에 형성되어 상기 절연층과 상기 금속 전극 간의 물질 확산을 차단하면서 상기 전자 방출부와 연결되는 저항층을 포함한다.

또한, 상기 금속 전극은 스트라이프 패턴을 가지면서 그 길이 방향을 따라 소정 간격으로 홀을 구비할 수 있다. 이때, 상기 홀은 장방형으로 형성될 수 있다.

또한, 상기 저항층은 상기 금속 전극을 덮는 제1 저항층과, 상기 금속 전극의 홀에 형성되어 상기 제1 저항층과 연결되는 제2 저항층으로 이루어질 수 있다.

또한, 상기 제2 저항층은 상기 금속 전극의 홀을 채우면서 상기 제1 저항층과 연결될 수 있으며, 이때, 상기 제1 저항층과 상기 제2 저항층은 동일한 물질로 형성될 수 있다.

또한, 상기 전자 방출부는 상기 제2 저항층 위에 위치할 수 있다.

또한, 상기 저항층은 아몰포스 실리콘(a-Si)으로 이루어질 수 있으며, 도핑(doping) 처리될 수 있다.

또한, 본 발명의 실시예에 따른 전자 방출 디바이스는 발광 및 표시 작용을 하는 전자 방출 표시 디바이스에 적용될 수 있다.

또한, 전자 방출 표시 디바이스는 게이트 전극들과 절연을 유지하며 게이트 전극들 상부에 위치하는 집속 전극을 더욱 포함할 수 있다.

이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하면 다음과 같다.

도 1은 본 발명의 실시예에 따른 전자 방출 디바이스의 부분 분해 사시도이고, 도 2는 도 1에 도시된 전자 방출 디바이스의 부분 단면도이며, 도 3은 본 발명의 실시예에 따른 전자 방출 디바이스의 캐소드 전극을 나타낸 부분 절개 사시도이며, 도 4는 본 발명의 실시예에 따른 전자 방출 디바이스의 캐소드 전극과 전자 방출부를 나타낸 평면도이다.

도 1 및 도 2를 참고하면, 본 발명은 기판(2)에 전자 방출 소자들이 어레이를 이루며 배치되는 전자 방출 디바이스를 제공한다.

보다 구체적으로, 기판(2) 위에는 캐소드 전극들(4)이 기판(2)의 일 방향(도면의 y축 방향)을 따라 스트라이프 패턴으로 형성되고, 캐소드 전극들(4)을 덮는 절연층(6)이 기판(2) 전체에 형성된다. 절연층(6) 위에는 게이트 전극들(8)이 캐소드 전극(4)과 직교하는 방향(도면의 x축 방향)을 따라 스트라이프 패턴으로 형성된다.

그리고, 캐소드 전극(4)과 게이트 전극(8)의 교차 영역마다 캐소드 전극(4) 위로 하나 이상의 전자 방출부(10)가 형성되고, 절연층(6)과 게이트 전극(8)에는 각 전자 방출부(10)에 대응하는 개구부(62, 82)가 형성되어 기판(2) 상에 전자 방출부(10)가 노출되도록 한다.

도면에서는 전자 방출부들(10)이 원형으로 형성되고, 캐소드 전극(4)의 길이 방향을 따라 일렬로 배열되는 구성을 도시하였으나, 전자 방출부(10)의 평면 형상, 개수 및 배열 형태 등은 도시한 예에 한정되지 않는다.

여기서, 캐소드 전극(4)은 외부로부터 전압을 인가받는 금속 전극(42)과 이 금속 전극(42) 위에 형성되어 금속 전극(42)과 절연층(6)을 서로 차단하는 저항층(44)으로 이루어진다.

금속 전극(42)은 도 3에 도시된 바와 같이, 스트라이프 패턴의 라인 전극에 그 길이 방향을 따라 소정 간격으로 홀(422)을 구비하면서 형성된다. 이 홀(422)은 일례로 장방형으로 형성되어 금속 전극(42)이 전체적으로 사다리(ladder) 형상을 가지도록 구성될 수 있다. 또한, 도시는 생략하였지만, 이 금속 전극은 간격을 두고 배치되는 한 쌍의 라인 전극으로 이루어질 수 있다. 이 라인 전극 사이에 그 길이 방향을 따라 연결부가 형성되면 상기의 사다리 형상의 금속 전극이 된다.

금속 전극(42)은 전기 전도도가 높은 금속 일례로 은(Ag), 알루미늄(Al), 크롬(Cr) 및 백금(Pt) 등이 사용될 수 있다.

저항층(44)은 금속 전극(42)을 실질적으로 덮는 제1 저항층(442)과, 금속 전극(42)의 홀(422)에 형성되어 제1 저항층(442)과 연결되는 제2 저항층(444)으로 이루어진다. 제1 저항층(442)은 금속 전극(42) 위에 형성되어 절연층(6)의 소성시 금속 전극(42)의 물질 일부가 그 상부에 위치하는 절연층(6)으로 확산(diffusion)되는 것을 차단한다. 제2 저항층(444)은 제1 저항층(442)과 전기적으로 연결되며, 이를 위해 제2 저항층(444)은 금속 전극(42)의 홀(422)을 채우면서 형성될 수 있다.

이때, 전자 방출부(10)는 도 4에 도시된 바와 같이, 제2 저항층(444) 위에 위치할 수 있다. 즉, 전자 방출부(10)는 금속 전극(42)과 직접 접촉하지 않고, 저항층(44)을 매개로 금속 전극(42)과 전기적으로 연결된다. 도 4에서 금속 전극(42) 은 점선으로 표시하였다.

이와 같이, 전자 방출부(10)가 금속 전극(42)과 직접 접촉하지 않고, 그 사이에 저항층(44)이 위치함으로써, 저항층(44)의 자체 저항값 및 전자 방출부(10)와 금속 전극(42) 간의 거리로 전자 방출량이 조절될 수 있다. 또한, 저항층(44)은 화소별 전자 방출량을 균일하게 하는 역할을 하여 전자 방출 디바이스의 전자 방출 균일도를 높인다.

금속 전극(42)은 기판(2) 위에 금속 도전막을 증착하여 스트라이프형으로 패터닝한 후 마스크층을 이용하여 홀을 형성하여 왼성되고, 저항층(44)은 저항 물질을 금속 전극(42) 위에 증착한 후 마스크층을 이용하여 패터닝함으로써 형성된다.

또한, 제1 저항층(442)과 제2 저항층(444)은 동일한 물질로 형성하는 것이 제조 공정 측면에서 유리하다. 즉, 홀(422)을 포함하여 금속 전극(42) 위에 소정 물질을 일괄적으로 증착하여 저항층(44)을 형성할 수 있으므로 공정의 단순화가 가능해진다. 저항층(44)으로 아몰포스 실리콘(a-Si)이 사용될 수 있으나, 이에 한정되지 않는다. 아몰포스 실리콘(a-Si)이 사용되는 경우, 저항층(44)은 도핑(doping) 처리를 통하여 저항값의 조절이 가능하다. 도핑 처리시 사용될 수 있는 dopant로는 인(P)이 사용될 수 있으며, PH3 가스량 등으로 도핑량이 조절될 수 있다.

그리고, 본 발명의 실시예에 따른 전자 방출 디바이스는 절연층(6)과 게이트 전극(8) 상부에 또 다른 절연층(12)과 집속 전극(14)을 구비할 수 있다. 상기 또 다른 절연층(12)과 집속 전극(14)에는 일례로, 상기 교차 영역에 대응하는 개구부(122, 142)가 각각 형성된다.

집속 전극(14)은 도 1에 도시된 바와 같이, 상기 또 다른 절연층(12) 전체에 위치하도록 형성될 수 있으나, 소정 패턴으로 구분되어 복수개로 형성될 수도 있다.

지금까지, 전자 방출 디바이스에 대해서 살펴보았으며, 이러한 전자 방출 디바이스는 발광 및 표시 작용을 하는 전자 방출 표시 디바이스에 적용될 수 있다.

도 5는 본 발명의 실시예에 따른 전자 방출 디바이스를 이용한 전자 방출 표시 디바이스의 부분 단면도이다. 이하, 본 발명의 실시예에 따른 전자 방출 표시 디바이스에서는 편의상 전자 방출 디바이스와 동일한 구성 요소는 동일한 도면 번호를 사용하며, 전자 방출 디바이스의 기판은 제1 기판이라 칭한다.

도 5에 도시된 바와 같이, 본 발명의 실시예에 따른 전자 방출 표시 디바이스는 소정의 간격을 두고 평행하게 대향 배치되는 제1 기판(2)과 제2 기판(16)을 포함한다. 제1 기판(2)과 제2 기판의 가장자리에는 밀봉 부재(도시되지 않음)가 배치되어 두 기판을 접합시키며, 내부 공간은 진공으로 배기되어 제1 기판(2), 제2 기판(16) 및 밀봉 부재가 진공 용기를 구성한다.

제2 기판(16)에는 전자 방출부(10)에서 방출된 전자에 의해 발광하는 발광 유닛이 제공된다.

보다 구체적으로 살펴보면, 제1 기판(2)에 대향하는 제2 기판(16)의 일면에는 적색(R), 녹색(G) 및 청색(B) 형광층들(18)이 서로간 소정의 간격을 두고 형성되고, 이 형광층들(18) 사이에는 화면의 콘트라스트 향상을 위한 흑색층(20)이 형성된다. 상기 적색(R), 녹색(G) 및 청색(B) 형광층들(18)은 각각 서브 픽셀마다 분 리 형성될 수 있으나, 스트라이프 패턴으로 형성될 수도 있다.

그리고, 형광층(18)과 흑색층(20) 위로는 알루미늄과 같은 금속막으로 이루어지는 애노드 전극(22)이 형성된다. 애노드 전극(22)은 외부로부터 전자빔 가속에 필요한 애노드 전압을 인가받으며, 형광층(18)에서 방사된 가시광 중 제1 기판(2)을 향해 방사된 가시광을 제2 기판(16) 측으로 반사시켜 화면의 휘도를 높이는 역할을 한다.

한편, 애노드 전극은 금속막이 아닌 ITO(indium tin oxide)와 같은 투명 도전막으로 이루어질 수 있다. 이 경우 애노드 전극은 제2 기판을 향한 형광층과 흑색층의 일면에 위치하며, 소정의 패턴으로 구분되어 복수개로 형성될 수 있다. 또한, 애노드 전극은 전술한 투명 도전막과 금속막을 동시에 형성하는 구조도 가능하다.

그리고, 제1 기판(2)과 제2 기판(16) 사이에는 다수의 스페이서(24)가 설치되어 진공 용기에 가해지는 압축력을 지지하고, 제1 기판(2)과 제2 기판(16)의 간격을 일정하게 유지시킨다. 스페이서(24)는 형광층(18)을 침범하지 않도록 흑색층(20)이 위치하는 비발광 영역에 대응하여 배치된다.

전술한 구성의 전자 방출 표시 디바이스는 외부로부터 캐소드 전극(4), 게이트 전극(8), 집속 전극(14) 및 애노드 전극(22)에 소정의 전압을 인가받으며 구동된다. 일례로 캐소드 전극(4)과 게이트 전극(8) 중 어느 하나의 전극이 주사 구동 전압을 인가받아 주사 전극으로 기능하고, 다른 하나의 전극이 데이터 구동 전압을 인가받아 데이터 전극으로 기능한다. 그리고 집속 전극(14)은 전자빔 집속에 필요 한 전압, 일례로 0V 또는 수 내지 수십 볼트의 음의 직류 전압을 인가받으며, 애노드 전극(22)은 전자빔 가속에 필요한 전압, 일례로 수백 내지 수천 볼트의 양의 직류 전압을 인가받는다.

그러면 캐소드 전극(4)과 게이트 전극(8)간 전압 차가 임계치 이상인 화소들에서 전자 방출부(10) 주위에 전계가 형성되어 이로부터 전자들이 방출된다. 방출된 전자들은 집속 전극(14)의 개구부(142)를 통과하면서 전자빔 다발의 중심부로 집속되고, 애노드 전극(22)에 인가된 고전압에 이끌려 대응하는 화소의 형광층(18)에 충돌하여 이를 발광시킨다.

상기의 구동 과정에서, 캐소드 전극(4)의 저항층(44)은 화소별 전자 방출 균일도를 높임으로써, 본 실시예에 따른 전자 방출 표시 디바이스는 화면의 휘도 차이를 최소화하여 우수한 표시 특성을 확보할 수 있다.

상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.

이상에서 살펴본 바와 같이, 본 발명의 실시예에 따른 전자 방출 디바이스는 절연층의 소성시 금속 전극의 물질 일부가 절연층으로 확산되는 것을 방지하여 캐소드 전극과 게이트 전극의 단락(short)을 방지한다. 또한, 본 발명의 실시예에 따른 전자 방출 디바이스는 ITO막을 대신하여 금속 전극을 사용함으로써 캐소드 전극 의 자체 라인 저항을 감소시키며, 저항층을 매개하여 전자 방출부와 연결됨으로써 전자 방출 균일도를 향상시킨다.

Claims (15)

1. 기판과;

   상기 기판 위에 형성되는 캐소드 전극들과;

   상기 캐소드 전극들과 연결되는 전자 방출부들과;

   상기 전자 방출부들을 노출시키는 개구부를 가지면서 상기 기판과 상기 캐소드 전극 위에 형성되는 절연층; 및

   상기 절연층 위에 형성되는 게이트 전극들을 포함하고,

   상기 캐소드 전극은,

   금속 전극과, 이 금속 전극 위에 형성되어 상기 절연층과 상기 금속 전극 간의 물질 확산을 차단하면서 상기 전자 방출부와 연결되는 저항층을 포함하는 전자 방출 디바이스.
2. 제1항에 있어서,

   상기 금속 전극이 서로 간격을 두고 배치되는 한 쌍의 라인 전극으로 형성되는 전자 방출 디바이스.
3. 제1항에 있어서,

   상기 금속 전극이 스트라이프 패턴을 가지면서 그 길이 방향을 따라 홀들을 구비하는 전자 방출 디바이스.
4. 제3항에 있어서,

   상기 홀이 장방형으로 형성되는 전자 방출 디바이스.
5. 제3항에 있어서,

   상기 저항층은,

   상기 금속 전극을 덮는 제1 저항층과,

   상기 금속 전극의 홀에 형성되어 상기 제1 저항층과 연결되는 제2 저항층으로 이루어지는 전자 방출 디바이스.
6. 제5항에 있어서,

   상기 제2 저항층이 상기 금속 전극의 홀을 채우면서 상기 제1 저항층과 연결되는 전자 방출 디바이스.
7. 제6항에 있어서,

   상기 제1 저항층과 상기 제2 저항층이 동일한 물질로 형성되는 전자 방출 디바이스.
8. 제6항에 있어서,

   상기 전자 방출부가 상기 제2 저항층 위에 위치하는 전자 방출 디바이스.
9. 제1항에 있어서,

   상기 저항층이 아몰포스 실리콘(a-Si)으로 이루어지는 전자 방출 디바이스.
10. 제9항에 있어서,

    상기 저항층이 도핑 처리되는 전자 방출 디바이스.
11. 제1항에 있어서,

    상기 금속 전극이 은(Ag), 알루미늄(Al), 크롬(Cr) 및 백금(Pt)으로 이루어진 군으로부터 선택된 어느 하나의 물질로 이루어지는 전자 방출 디바이스.
12. 제1항에 있어서,

    상기 전자 방출부가 탄소 나노튜브, 흑연, 흑연 나노파이버, 다이아몬드, 다이아몬드상 탄소, 플러렌(C₆₀) 및 실리콘 나노와이어로 이루어진 군으로부터 선택된 적어도 하나의 물질을 포함하는 전자 방출 디바이스.
13. 서로 대향 배치되는 제1 기판 및 제2 기판과;

    상기 제1 기판 위에 형성되며, 그 길이 방향을 따라 홀들을 구비한 금속 전극들과;

    상기 홀들을 채우면서 금속 전극 위에 형성되는 저항층과

    상기 저항층과 연결되는 전자 방출부들과;

    상기 전자 방출부들을 노출시키는 개구부를 가지면서 상기 제1 기판 상에 형성되는 절연층과;

    상기 절연층 위에 형성되는 게이트 전극들과;

    상기 제2 기판의 일면에 형성되는 형광층들; 및

    상기 형광층들의 일면에 위치하는 애노드 전극을 포함하는 전자 방출 표시 디바이스.
14. 제13항에 있어서,

    상기 전자 방출부가 상기 홀에 형성된 저항층 위에 위치하는 전자 방출 표시 디바이스.
15. 제13항에 있어서,

    상기 게이트 전극들과 절연을 유지하며 게이트 전극들 상부에 위치하는 집속 전극을 더욱 포함하는 전자 방출 표시 디바이스.

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