KR20070111860A - 전자 방출 디바이스 및 이를 이용한 전자 방출 표시디바이스 - Google Patents

Abstract

본 발명은 전자 방출 디바이스에 관한 것으로서, 본 발명의 실시예에 따른 전자 방출 디바이스는 기판과, 상기 기판 위에 형성되는 캐소드 전극들과, 상기 캐소드 전극들과 절연되어 위치하는 게이트 전극들 및 상기 캐소드 전극에 전기적으로 연결되는 전자 방출부들을 포함한다. 여기서, 상기 캐소드 전극은 상기 기판의 일 방향을 따라 형성되는 주 전극 및 상기 주 전극 위에서 주 전극을 덮도록 폭 방향으로 연장 형성되는 보조 전극을 포함한다.

전자방출, 캐소드전극, 주전극, 보조전극

Description

전자 방출 디바이스 및 이를 이용한 전자 방출 표시 디바이스 {ELECTRON EMISSION DEVICE AND ELECTRON EMISSION DISPLAY DEVICE USING THE SAME}

도 1은 본 발명의 실시예에 따른 전자 방출 표시 디바이스의 부분 분해 사시도이다.

도 2는 도 1에 도시된 전자 방출 표시 디바이스의 부분 단면도이다.

도 3은 본 발명의 실시예에 따른 캐소드 전극을 나타낸 부분 절개 사시도이다.

도 4a 내지 도 4f는 본 발명의 실시예에 따른 전자 방출 디바이스의 제조 방법을 개략적으로 나타내기 위한 공정 단면도이다.

본 발명은 전자 방출 디바이스 및 이를 이용한 전자 방출 표시 디바이스에 관한 것으로서, 보다 상세하게는 전자 방출부와 전기적으로 연결되어 전자 방출에 필요한 전류를 공급하는 캐소드 전극에 관한 것이다.

일반적으로 전자 방출 소자(electron emission element)는 전자원의 종류에 따라 열음극(hot cathode)을 이용하는 방식과 냉음극(cold cathode)을 이용하는 방 식으로 분류할 수 있다.

여기서, 냉음극을 이용하는 방식의 전자 방출 소자로는 전계 방출 어레이(Field Emitter Array; FEA)형, 표면 전도 에미션(Surface-Conduction Emission; SCE)형, 금속-절연층-금속(Metal-Insulator-Metal; MIM)형 및 금속-절연층-반도체(Metal-Insulator-Semiconductor; MIS)형 등이 알려져 있다.

이 중 FEA형 전자 방출 소자는 전자 방출부와 전자 방출부의 전자 방출을 제어하는 구동 전극으로서 하나의 캐소드 전극과 하나의 게이트 전극을 구비하며, 전자 방출부의 구성 물질로 일 함수(work function)가 낮거나 종횡비가 큰 물질, 일례로 탄소 나노튜브와 흑연 및 다이아몬드상 탄소과 같은 탄소계 물질을 사용하여 진공 중에서 전계에 의해 쉽게 전자가 방출되는 원리를 이용한다.

전자 방출 소자는 일 기판에 어레이를 이루며 배치되어 전자 방출 디바이스(electron emission device)를 구성하고, 전자 방출 디바이스는 형광층과 애노드 전극 등으로 이루어진 발광 유닛이 구비된 다른 기판과 결합하여 전자 방출 표시 디바이스(electron emission display device)를 구성한다.

상기한 전자 방출 디바이스에서 전자 방출부와 전기적으로 연결되는 캐소드 전극으로 통상 인듐 틴 옥사이드(Indium Tin Oxide, 이하 'ITO'라 함)와 같은 투명 도전막으로 이루어진 ITO 전극이 사용한다. ITO는 투명하면서 전도성을 띠어 전자 방출 디바이스 뿐만 아니라 PDP, LCD 등 평판 디스플레이 장치의 전극 재료로 널리 사용되고 있다.

그러나, ITO는 투명한 대신 금속보다 저항이 높기 때문에 ITO 전극은 그 길이 방향을 따라 전압 감소가 증가하여 전자 방출부에 인가되는 전압에 차이를 발생시킨다. 이는 각 전자 방출부들의 에미션 특성을 불균일하게 만들어 단위 화소별 발광 균일도를 저하시키는 원인이 되고 있다.

ITO의 높은 저항을 줄이기 위하여 ITO 전극 위에 금속으로 이루어진 보조 전극을 적층하는 구조가 제안되었으나, 통상 ITO 전극은 수십 내지 수백 마이크로미터의 좁은 선폭을 가지므로 ITO 전극 위에 금속의 보조 전극을 적층하더라도 저항을 줄이는 데에는 한계가 있었다.

따라서 본 발명은 상기한 문제점을 해소하기 위한 것으로서, 본 발명의 목적은 복층구조로 이루어진 캐소드 전극의 라인 저항을 최소화할 수 있는 전자 방출 디바이스 및 이를 이용한 전자 방출 표시 디바이스를 제공함에 있다.

상기의 목적을 달성하기 위하여 본 발명의 실시예에 따른 전자 방출 디바이스는 기판과, 상기 기판 위에 형성되는 캐소드 전극들과, 상기 캐소드 전극들과 절연되어 위치하는 게이트 전극들 및 상기 캐소드 전극에 전기적으로 연결되는 전자 방출부들을 포함한다. 여기서, 상기 캐소드 전극은 상기 기판의 일 방향을 따라 형성되는 주 전극 및 상기 주 전극 위에서 주 전극을 덮도록 폭 방향으로 연장 형성되는 보조 전극을 포함한다.

또한, 상기 보조 전극은 상기 주 전극의 측면과 접촉하면서 양측으로 연장될 수 있다.

또한, 상기 주 전극은 투명 도전막으로 형성될 수 있고, 상기 보조 전극은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr) 또는 이들의 합금으로 이루어질 수 있다.

또한, 상기 보조 전극은 단위 화소마다 복수의 비아 홀들을 구비하며, 상기 전자 방출부는 상기 비아 홀 내에 위치할 수 있다.

또한, 본 발명의 실시예에 따른 전자 방출 디바이스는 발광 및 표시 작용을 하는 전자 방출 표시 디바이스에 적용될 수 있다. 이에 따라 본 발명의 실시예에 따른 전자 방출 표시 디바이스는 상기 전자 방출 디바이스와, 상기 기판에 대향 배치되는 타측 기판과, 상기 타측 기판의 일면에 형성되는 형광층들 및 상기 형광층들의 일면에 형성되는 애노드 전극을 포함한다.

이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하면 다음과 같다.

도 1은 본 발명의 실시예에 따른 전자 방출 표시 디바이스의 부분 분해 사시도이고, 도 2는 도 1에 도시된 전자 방출 표시 디바이스의 부분 단면도이다.

도 1 및 도 2를 참고하면, 전자 방출 표시 디바이스는 소정의 간격을 두고 평행하게 대향 배치되는 제1 기판(10)과 제2 기판(12)을 포함한다. 제1 기판(10)과 제2 기판(12)의 가장자리에는 밀봉 부재(도시하지 않음)가 배치되어 두 기판을 접합시키며, 내부 공간이 대략 10^-6 torr의 진공도로 배기되어 제1 기판(10), 제2 기판(12) 및 밀봉 부재가 진공 용기를 구성한다.

상기 제1 기판(10) 중 제2 기판(12)과의 대향면에는 전자 방출 소자들이 어 레이를 이루며 배치되어 제1 기판(10)과 함께 전자 방출 디바이스(100)를 구성하고, 전자 방출 디바이스(100)가 제2 기판(12) 및 제2 기판(12)에 제공된 발광 유닛(120)과 결합되어 전자 방출 표시 디바이스를 구성한다.

먼저, 제1 기판(10) 위에는 제1 구동 전극인 캐소드 전극들(14)이 제1 기판(10)의 일 방향(도 1에서 y축 방향)을 따라 스트라이프 패턴으로 형성되고, 캐소드 전극들(14)을 덮으면서 제1 기판(10) 전체에 제1 절연층(16)이 형성된다. 제1 절연층(16) 위에는 제2 구동 전극인 게이트 전극들(18)이 캐소드 전극(14)과 직교하는 방향(도 1에서 x축 방향)을 따라 스트라이프 패턴으로 형성된다.

본 발명의 실시예에서는 캐소드 전극(14)과 게이트 전극(18)의 교차 영역이 하나의 단위 화소(sub-pixel)를 이룬다.

캐소드 전극(14)은 주 전극(141)과 주 전극(141) 위에 형성되어 주 전극(141)을 덮는 보조 전극(142)으로 이루어진다. 이 캐소드 전극(14)에 대해서는 뒤에서 자세히 설명하기로 한다.

그리고 주 전극(141) 위로 전자 방출부(22)가 형성된다. 전자 방출부(22)는 진공 중에서 전계가 가해지면 전자를 방출하는 물질들, 가령 탄소계 물질 또는 나노미터 사이즈 물질로 이루어질 수 있다. 전자 방출부(22)는 일례로 탄소 나노튜브, 흑연, 흑연 나노파이버, 다이아몬드, 다이아몬드상 탄소, 플러렌(C₆₀), 실리콘 나노와이어 및 이들의 조합 물질을 포함할 수 있다.

다른 한편으로 전자 방출부는 몰리브덴(Mo) 또는 실리콘(Si) 등을 주 재질로 하는 선단이 뾰족한 팁 구조물로 이루어질 수 있다.

제1 절연층(16)과 게이트 전극(18)에는 각 전자 방출부(22)에 대응하는 개구부(161, 181)가 형성되어 제1 기판(10) 상에 전자 방출부(22)가 노출되도록 한다. 도면에서는 전자 방출부(22)와 개구부(161, 181)가 원형인 경우를 도시하였으나, 전자 방출부(22)와 개구부(161, 181)의 평면 형상은 도시한 예에 한정되지 않는다.

그리고 게이트 전극들(18)과 제1 절연층(16) 위로 집속 전극(24)이 형성된다. 집속 전극(24) 하부에는 제2 절연층(26)이 위치하여 게이트 전극들(18)과 집속 전극(24)을 절연시키며, 제2 절연층(26)과 집속 전극(24)에도 전자빔 통과를 위한 개구부(261, 241)가 마련된다. 이 개구부(261, 241)는 일례로 단위 화소마다 하나씩 형성되어 집속 전극(24)이 한 단위 화소에서 방출되는 전자들을 포괄적으로 집속하도록 한다.

다음으로, 제1 기판(10)에 대향하는 제2 기판(12)의 일면에는 형광층(28), 일례로 적색과 녹색 및 청색의 형광층들(28R, 28G, 28B)이 서로간 임의의 간격을 두고 형성되고, 각 형광층(28) 사이로 화면의 콘트라스트 향상을 위한 흑색층(30)이 형성된다. 형광층(28)은 제1 기판(10)에 설정되는 단위 화소에 한가지 색의 형광층이 대응하도록 배치될 수 있다.

그리고 형광층(28)과 흑색층(30) 위로 알루미늄(Al)과 같은 금속막으로 이루어진 애노드 전극(32)이 형성된다. 애노드 전극(32)은 외부로부터 전자빔 가속에 필요한 고전압을 인가받아 형광층(28)을 고전위 상태로 유지시키며, 형광층(28)에서 방사된 가시광 중 제1 기판(10)을 향해 방사된 가시광을 제2 기판(12) 측으로 반사시켜 화면의 휘도를 높인다.

한편 애노드 전극은 ITO와 같은 투명 도전막으로 이루어질 수 있으며, 이 경우 애노드 전극은 제2 기판(12)을 향한 형광층(28)과 흑색층(30)의 일면에 위치한다. 또한 애노드 전극으로서 전술한 투명 도전막과 금속막을 동시에 형성하는 구조도 가능하다.

그리고 제1 기판(10)과 제2 기판(12) 사이에는 진공 용기에 가해지는 압축력을 지지하고 두 기판의 간격을 일정하게 유지시키는 스페이서들(34)이 배치된다. 스페이서들(34)은 형광층(28)을 침범하지 않도록 흑색층(30)에 대응하여 위치한다.

도 3은 본 발명의 실시예에 따른 캐소드 전극을 나타낸 부분 절개 사시도이다.

도 3을 참고하면, 캐소드 전극(14)은 기판(2) 위에 라인 패턴으로 형성된 주 전극(141)과, 주 전극(141) 위에서 주 전극(141)의 폭 방향으로 소정 길이(L) 연장되어 주 전극(141)을 덮는 보조 전극(142)으로 이루어진다. 이에 따라, 보조 전극(142)의 폭(W₂)은 주 전극(141)의 폭(W₁)보다 길게 형성된다.(W₂ ＞ W₁)

보조 전극(142)은 주 전극(141)의 측면과 접촉하면서 주 전극(141)의 양측에서 각각 소정 길이(L) 연장된다. 보조 전극(142)의 연장된 길이(L)는 서로 이웃한 주 전극(141) 간의 간격(주 전극의 서로 대향하는 측면 간의 거리)의 30%를 넘지 않는 것이 바람직하다. 연장된 길이(L)가 주 전극(141) 간의 간격의 30% 보다 큰 경우는 얼라인 오차 등에 의해서 전극이 쇼트될 수 있기 때문이다.

주 전극(141)은 ITO와 같은 투명 도전막으로 형성될 수 있으며, 보조 전극(142)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr) 또는 이들의 합금으로 이루어질 수 있다.

그리고, 보조 전극(142)에는 단위 화소마다 복수의 비아 홀들(143)이 형성되어 주 전극(141)의 표면을 노출시키며, 이 비아 홀(143)에는 전자 방출부(22)가 채워져 전자 방출부(22)와 주 전극(141)이 전기적으로 연결된다.

전술한 구성의 전자 방출 표시 디바이스는 외부로부터 캐소드 전극들(14), 게이트 전극들(18), 집속 전극(24) 및 애노드 전극(32)에 소정의 전압을 공급하여 구동한다.

일례로 캐소드 전극들(14)과 게이트 전극들(18) 중 어느 한 전극들이 주사 구동 전압을 인가받아 주사 전극들로 기능하고, 다른 한 전극들이 데이터 구동 전압을 인가받아 데이터 전극들로 기능한다. 그리고 집속 전극(24)은 전자빔 집속에 필요한 전압, 일례로 0V 또는 수 내지 수십 볼트의 음의 직류 전압을 인가받으며, 애노드 전극(32)은 전자빔 가속에 필요한 전압, 일례로 수백 내지 수천 볼트의 양의 직류 전압을 인가받는다.

그러면 캐소드 전극(14)과 게이트 전극(18)의 전압 차가 임계치 이상인 단위 화소들에서 전자 방출부(22) 주위에 전계가 형성되어 이로부터 전자들이 방출된다. 방출된 전자들은 집속 전극(24)의 개구부(241)를 통과하면서 전자빔 다발의 중심부로 집속되고, 애노드 전극(32)에 인가된 고전압에 이끌려 대응하는 단위 화소의 형광층(28)에 충돌함으로써 이를 발광시킨다.

전술한 구동 과정에서 본 발명의 실시예의 전자 방출 표시 디바이스는 주 전극보다 큰 폭을 갖는 금속의 보조 전극을 구비하여 보조 전극의 라인 저항을 감소시키고, 이에 따라 전체적인 캐소드 전극의 라인 저항을 감소시킨다.

도 4a 내지 도 4f는 본 발명의 실시예에 따른 전자 방출 디바이스의 제조 방법을 개략적으로 나타내기 위한 공정 단면도이다.

먼저, 도 4a을 참고하면, 기판(10) 위에 도전막, 일례로 ITO와 같은 투명 도전막을 코팅하고, 이를 스트라이프 형상으로 패터닝하여 주 전극(141)을 형성한다.

다음으로, 도 4b를 참고하면, 주 전극(141)을 덮으면서 기판(10) 전체에 크롬과 같은 금속의 도전막(142')을 증착한다.

그 다음으로, 도 4c 및 도 4d를 참고하면, 포토 레지스트와 같은 마스크층(15)을 상기 금속의 도전막(142') 위에 코팅한 후 주 전극(141) 위에 마스크층(15)이 남도록 패터닝한다. 이때, 마스크층(15)의 폭은 주 전극(141)의 폭보다 크게 형성한다. 그 후, 마스크층(15)에 의해 노출된 금속의 도전막(142')을 식각하여 보조 전극(142)을 형성하여 캐소드 전극(14)을 완성한다.

그 다음으로, 도 4e를 참고하면, 기판(2) 전체에 절연 물질을 화학기상증착 또는 스크린 인쇄하여 제1 절연층(16)을 형성하고, 제1 절연층(16) 위에 게이트 전극(18)을 형성하며, 제1 절연층(16) 및 게이트 전극(18) 위에 제2 절연층(26) 및 집속 전극(24)을 순서대로 형성한다.

마지막으로, 도 4f를 참고하면, 마스크층(도시된 않음)을 이용하여 집속 전극(24)에 개구부(241)를 형성하고, 집속 전극(24)의 개구부(241)에 의해 노출된 제 2 절연층(26)을 식각하여 제2 절연층(26)에 개구부(261)를 형성한다. 그리고, 제2 절연층(26)의 개구부(261)에 노출된 게이트 전극(18)을 식각하여 게이트 전극(18)에 개구부(181)를 형성하고, 이 게이트 전극(18)의 개구부(181)에 노출된 제1 절연층(16)을 식각하여 제1 절연층(16)에 개구부(161)를 형성한다.

그 후, 캐소드 전극(14)에 전자 방출부를 형성하면 전자 방출 디바이스는 완성된다. 이 전자 방출부를 형성하는 방법에는 직접 성장법, 화학 기상 증착법, 스퍼터링법 및 스크린 인쇄법 등 다양한 방법이 사용될 수 있다.

상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.

이상에서 살펴본 바와 같이, 본 발명의 실시예에 따른 전자 방출 디바이스는 주 전극보다 큰 폭을 갖는 금속의 보조 전극을 구비함으로써, 캐소드 전극의 라인 저항을 줄여 캐소드 전극을 따라 발생하는 전압 감소를 최소화한다. 이에 따라, 본 발명의 실시예에 따른 전자 방출 디바이스를 포함하는 전자 방출 표시 디바이스는 화소별 발광 균일도가 개선된다. 또한, 본 발명의 실시예에 따른 전자 방출 디바이스는 주 전극 위에 정확히 보조 전극을 얼라인 시켜야하는 문제를 해소하여 공정을 간소화시킨다.

Claims (8)

1. 기판과;

   상기 기판 위에 형성되는 캐소드 전극들과;

   상기 캐소드 전극들과 절연되어 위치하는 게이트 전극들; 및

   상기 캐소드 전극에 전기적으로 연결되는 전자 방출부들을 포함하며,

   상기 캐소드 전극은,

   상기 기판의 일 방향을 따라 형성되는 주 전극; 및

   상기 주 전극 위에서 상기 주 전극을 덮도록 폭 방향으로 연장 형성되는 보조 전극을 포함하는 전자 방출 디바이스.
2. 제1항에 있어서,

   상기 보조 전극이 상기 주 전극의 측면과 접촉하면서 양측으로 연장되는 전자 방출 디바이스.
3. 제1항에 있어서,

   상기 주 전극은 투명 도전막으로 형성되는 전자 방출 디바이스.
4. 제3항에 있어서,

   상기 보조 전극은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr) 또는 이들의 합금 으로 이루어지는 전자 방출 디바이스.
5. 제3항에 있어서,

   상기 보조 전극은 단위 화소마다 복수의 비아 홀들을 구비하며,

   상기 전자 방출부는 상기 비아 홀 내에 위치하는 전자 방출 디바이스.
6. 제1항에 있어서,

   상기 게이트 전극들 상부에서 게이트 전극들과 절연되어 위치하는 집속 전극을 더욱 포함하며,

   상기 집속 전극이 상기 단위 화소마다 전자빔 통과를 위한 하나의 개구부를 형성하는 전자 방출 디바이스.
7. 제1항에 있어서,

   상기 전자 방출부가 탄소 나노튜브, 흑연, 흑연 나노파이버, 다이아몬드, 다이아몬드상 탄소, 플러렌(C₆₀) 및 실리콘 나노와이어로 이루어진 군으로부터 선택된 적어도 하나의 물질을 포함하는 전자 방출 디바이스.
8. 제1항 내지 제7항 중 어느 한 항에 따른 전자 방출 디바이스와;

   상기 기판에 대향 배치되는 타측 기판과;

   상기 타측 기판의 일면에 형성되는 형광층들; 및

   상기 형광층들의 어느 일면에 형성되는 애노드 전극

   을 포함하는 전자 방출 표시 디바이스.

Images