KR20070047455A - 전자 방출 표시 디바이스 - Google Patents

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KR20070047455A
KR20070047455A KR1020050104211A KR20050104211A KR20070047455A KR 20070047455 A KR20070047455 A KR 20070047455A KR 1020050104211 A KR1020050104211 A KR 1020050104211A KR 20050104211 A KR20050104211 A KR 20050104211A KR 20070047455 A KR20070047455 A KR 20070047455A
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Abstract

본 발명은 스페이서 차징에 의한 전자빔 왜곡을 억제하기 위하여 전자 방출부와 스페이서의 배열 구조를 개선한 전자 방출 표시 디바이스에 관한 것으로서, 본 발명에 따른 전자 방출 표시 디바이스는 서로 대향 배치되는 제1 기판 및 제2 기판과, 제1 기판에 형성되는 전자 방출부들과, 제1 기판에 제공되어 전자 방출부의 전자 방출을 제어하는 구동 전극들과, 제2 기판의 일면에서 서로 이격되어 위치하는 형광층들과, 형광층들의 일면에 형성되는 애노드 전극과, 제1 기판과 제2 기판 사이에서 형광층들 사이 영역에 대응하여 위치하는 스페이서들을 포함한다. 이때 스페이서와 인접한 적어도 하나의 화소 영역에서 스페이서와 가장 가까운 최외곽 전자 방출부와 스페이서간 거리를 x라 하고, 스페이서 반대편의 형광층 일단으로부터 스페이서까지의 거리를 A라 할 때,
Figure 112005063031989-PAT00001
조건을 만족한다.
전자방출부, 스페이서, 캐소드전극, 게이트전극, 집속전극, 애노드전극

Description

전자 방출 표시 디바이스 {ELECTRON EMISSION DISPLAY DEVICE}
도 1은 본 발명의 일 실시예에 따른 전자 방출 표시 디바이스의 부분 분해 사시도이다.
도 2는 본 발명의 일 실시예에 따른 전자 방출 표시 디바이스의 부분 단면도이다.
도 3은 본 발명의 일 실시예에 따른 전자 방출 표시 디바이스 중 제1 기판 구조물의 부분 평면도이다.
도 4는 본 발명의 일 실시예에 따른 전자 방출 표시 디바이스 중 제2 기판 구조물의 부분 평면도이다.
도 5는 비교예의 전자 방출 표시 디바이스에서 형광층의 발광 패턴을 나타낸 사진이다.
도 6은 본 발명의 일 실시예에 따른 전자 방출 표시 디바이스 중 제1 기판 구조물의 부분 평면도이다.
도 7은 본 발명의 일 실시예에 따른 전자 방출 표시 디바이스의 부분 단면도이다.
본 발명은 전자 방출 표시 디바이스에 관한 것으로서, 보다 상세하게는 스페이서 차징에 의한 전자빔 왜곡을 억제하기 위하여 전자 방출부와 스페이서의 배열 구조를 개선한 전자 방출 표시 디바이스에 관한 것이다.
일반적으로 전자 방출 소자(electron emission element)는 전자원의 종류에 따라 열음극(hot cathode)을 이용하는 방식과 냉음극(cold cathode)을 이용하는 방식으로 분류할 수 있다.
여기서, 냉음극을 이용하는 방식의 전자 방출 소자로는 전계 방출 어레이(Field Emitter Array; FEA)형, 표면 전도 에미션(Surface-Conduction Emission; SCE)형, 금속-절연층-금속(Metal-Insulator-Metal; MIM)형 및 금속-절연층-반도체(Metal-Insulator-Semiconductor; MIS)형 등이 알려져 있다.
이 중 전계 방출 어레이(FEA)형 전자 방출 소자는 전자 방출부와 이 전자 방출부의 전자 방출을 제어하는 구동 전극들로서 하나의 캐소드 전극과 하나의 게이트 전극을 구비하며, 전자 방출부의 물질로 일 함수가 낮거나 종횡비가 큰 물질, 일례로 탄소 나노튜브와 흑연 및 다이아몬드상 카본과 같은 탄소계 물질을 사용하여 진공 중에서 전계에 의해 쉽게 전자가 방출되는 원리를 이용한다.
전자 방출 소자는 일 기판에 어레이를 이루며 배치되어 전자 방출 디바이스(electron emission device)를 구성하고, 전자 방출 디바이스는 형광층과 애노드 전극 등으로 이루어진 발광 유닛이 구비된 다른 기판과 결합하여 전자 방출 표시 디바이스(electron emission display device)를 구성한다.
전자 방출 표시 디바이스에서 전자 방출부들과 구동 전극들이 제공되는 제1 기판과 발광 유닛이 구비되는 제2 기판은 밀봉 부재에 의해 상호 접합된 다음 내부 공간이 대략 10-6 torr의 진공도로 배기되어 밀봉 부재와 함께 진공 용기를 구성한다.
전술한 진공 용기는 내부와 외부의 압력 차이에 의해 강한 압축력을 인가받으며, 이 압축력은 패널 사이즈에 비례하여 커진다. 따라서 제1 기판과 제2 기판 사이에 다수의 스페이서를 설치하여 진공 용기에 가해지는 압력을 지지하고, 두 기판의 간격을 일정하게 유지시키는 기술이 개발되어 사용되고 있다. 이때 스페이서는 구동 전극과 애노드 전극간 쇼트를 방지하기 위하여 주로 글래스 또는 세라믹과 같은 유전체로 제작되며, 형광층을 침범하지 않도록 흑색층에 대응하여 위치한다.
그런데 대부분의 전자 방출 표시 디바이스는 집속 전극을 구비하는 경우에 있어서도 완벽한 전자빔 직진성을 확보하기 어렵기 때문에, 제1 기판의 전자 방출부에서 방출된 전자들이 해당 형광층이 위치하는 제2 기판을 향할 때 소정의 발산각을 가지고 퍼지며 진행하게 된다. 이러한 전자빔 퍼짐으로 인해 스페이서 표면에 전자가 충돌하게 되고, 전자가 충돌한 스페이서는 재료 특성(유전율, 2차 전자 방출 계수 등)에 따라 그 표면이 양 또는 음의 전위로 대전된다.
대전된 스페이서는 스페이서 주위의 전기장을 변화시켜 전자빔 경로를 왜곡시킨다. 예컨대 양의 전위로 대전된 스페이서는 전자빔을 끌어당기고, 음의 전위로 대전된 스페이서는 전자빔을 밀어낸다. 이러한 전자빔 경로 왜곡은 스페이서 주위의 정확한 색 구현을 저해하며, 화면상에 스페이서가 인지되는 표시 품질 저하를 유발한다.
따라서 본 발명은 상기한 문제점을 해소하기 위한 것으로서, 본 발명의 목적은 스페이서 표면의 전자 충돌을 최소화하여 스페이서 차징에 의한 전자빔 왜곡과 이로 인한 표시 품질 저하를 억제할 수 있는 전자 방출 표시 디바이스를 제공하는데 있다.
상기의 목적을 달성하기 위하여 본 발명은,
서로 대향 배치되며 화소 영역이 설정되는 제1 기판 및 제2 기판과, 제1 기판에 형성되는 전자 방출부들과, 제1 기판에 제공되어 전자 방출부의 전자 방출을 제어하는 구동 전극들과, 제2 기판의 일면에서 서로 이격되어 위치하는 형광층들과, 형광층들의 일면에 형성되는 애노드 전극과, 제1 기판과 제2 기판 사이에서 형광층들 사이 영역에 대응하여 위치하는 스페이서들을 포함하며, 스페이서와 인접한 적어도 하나의 화소 영역에서 스페이서와 가장 가까운 최외곽 전자 방출부와 스페이서간 거리를 x라 하고, 스페이서 반대편의 형광층 일단으로부터 스페이서까지의 거리를 A라 할 때, 하기 조건을 만족하는 전자 방출 표시 디바이스를 제공한다.
Figure 112005063031989-PAT00002
또한 상기의 목적을 달성하기 위하여 본 발명은,
서로 대향 배치되며 화소 영역이 설정되는 제1 기판 및 제2 기판과, 제1 기 판에 형성되는 전자 방출부들과, 제1 기판에 제공되어 전자 방출부의 전자 방출을 제어하는 구동 전극들과, 제2 기판의 일면에서 서로 이격되어 위치하는 형광층들과, 형광층들의 일면에 형성되는 애노드 전극과, 제1 기판과 제2 기판 사이에서 형광층들 사이 영역에 대응하여 위치하는 스페이서들을 포함하며, 스페이서와 인접한 적어도 하나의 화소 영역에서 스페이서와 가장 가까운 최외곽 전자 방출부와 스페이서간 거리를 x라 하고, 전자빔 발산각을 θ라 하고, 제1 기판과 제2 기판의 간격을 Y라 할 때, 하기 조건을 만족하는 전자 방출 표시 디바이스를 제공한다.
Figure 112005063031989-PAT00003
전술한 두가지 경우의 전자 방출 표시 디바이스 모두에서, 상기 화소 영역 중 전자 방출부들이 구비되어 실제 전자 방출이 이루어지는 영역을 유효 전자 방출 영역이라 하면, 최외곽 전자 방출부와 스페이서간 거리(x)는 유효 전자 방출 영역과 스페이서간 거리로 대체될 수 있다.
이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하면 다음과 같다.
도 1과 도 2는 각각 본 발명의 일 실시예에 따른 전자 방출 표시 디바이스의 부분 분해 사시도와 부분 단면도이다.
도면을 참고하면, 전자 방출 표시 디바이스는 소정의 간격을 두고 평행하게 대향 배치되는 제1 기판(10)과 제2 기판(12)을 포함한다. 제1 기판(10)과 제2 기판(12)의 가장자리에는 밀봉 부재(도시하지 않음)가 배치되어 두 기판을 접합시키며, 내부 공간이 대략 10-6 torr의 진공도로 배기되어 제1 기판(10)과 제2 기판(12) 및 밀봉 부재가 진공 용기를 구성한다.
상기 제1 기판(10) 중 제2 기판(12)과의 대향면에는 전자 방출 소자들이 어레이를 이루며 배치되어 제1 기판(10)과 함께 전자 방출 디바이스를 구성하고, 전자 방출 디바이스가 제2 기판(12) 및 제2 기판(12)에 제공된 발광 유닛과 결합하여 전자 방출 표시 디바이스를 구성한다.
먼저, 제1 기판(10) 위에는 제1 전극인 캐소드 전극들(14)이 제1 기판(10)의 일 방향을 따라 스트라이프 패턴으로 형성되고, 캐소드 전극들(14)을 덮으면서 제1 기판(10) 전체에 제1 절연층(16)이 형성된다. 제1 절연층(16) 위에는 제2 전극인 게이트 전극들(18)이 캐소드 전극(14)과 직교하는 방향을 따라 스트라이프 패턴으로 형성된다.
본 실시예에서 캐소드 전극(14)과 게이트 전극(18)의 교차 영역을 화소 영역으로 정의하면, 캐소드 전극(14) 위로 각 화소 영역마다 전자 방출부들(20)이 형성되고, 제1 절연층(16)과 게이트 전극(18)에는 각 전자 방출부(20)에 대응하는 개구부(161, 181)가 형성되어 제1 기판(10) 위에 전자 방출부(20)가 노출되도록 한다.
전자 방출부(20)는 진공 중에서 전계가 가해지면 전자를 방출하는 물질들, 가령 탄소계 물질 또는 나노미터(nm) 사이즈 물질로 이루어질 수 있다. 전자 방출부(20)는 일례로 탄소 나노튜브(CNT), 흑연, 흑연 나노파이버, 다이아몬드, 다이아몬드상 카본(DLC), 훌러렌(C60), 실리콘 나노와이어 및 이들의 조합 물질을 포함할 수 있으며, 그 제조법으로 스크린 인쇄, 직접 성장, 화학기상증착(CVD) 또는 스퍼터링 등을 적용할 수 있다.
다른 한편으로 전자 방출부는 몰리브덴(Mo) 또는 실리콘(Si) 등을 주 재질로 하는 선단이 뾰족한 팁 구조물로 이루어질 수 있다.
도면에서는 전자 방출부(20)와 게이트 전극 개구부(181)가 원형을 이루며 캐소드 전극(14)의 길이 방향을 따라 일렬로 배열되는 구성을 도시하였으나, 전자 방출부(20)의 형상과 화소 영역당 개수 및 배열 형태 등은 도시한 예에 한정되지 않고 다양하게 변형 가능하다.
또한 상기에서는 게이트 전극(18)이 제1 절연층(16)을 사이에 두고 캐소드 전극(14) 상부에 위치하는 구조에 대해 설명하였으나, 게이트 전극(18)은 제1 절연층(16)을 사이에 두고 캐소드 전극(14) 하부에 위치할 수도 있다. 이 경우 전자 방출부는 제1 절연층 위에서 캐소드 전극의 측면에 형성될 수 있다.
그리고 게이트 전극(18)과 제1 절연층(16) 위로 제3 전극인 집속 전극(22)이 형성된다. 집속 전극(22) 하부에는 제2 절연층(24)이 위치하여 게이트 전극(18)과 집속 전극(22)을 절연시키며, 집속 전극(22)과 제2 절연층(24)에도 전자빔 통과를 위한 개구부(221, 241)가 마련된다. 이 개구부(221, 241)는 일례로 화소 영역마다 하나가 구비되어 집속 전극(22)이 한 화소 영역에서 방출되는 전자들을 포괄적으로 집속한다.
다음으로, 제1 기판(10)에 대향하는 제2 기판(12)의 일면에는 형광층(26), 일례로 적색과 녹색 및 청색의 형광층들(26R, 26G, 26B)이 서로간 임의의 간격을 두고 형성되고, 각 형광층(26) 사이로 화면의 콘트라스트 향상을 위한 흑색층(28)이 형성된다.
본 실시예에서 형광층들(26R, 26G, 26B)은 제1 기판(10)에 설정되는 화소 영역마다 하나가 대응하도록 제2 기판(12) 위에 형성되며, 제2 기판(12)의 일 방향(일례로 도면의 x축 방향)을 따라 다른 색의 형광층들이 이웃하게 배치되고, 이 방향과 직교하는 방향(도면의 y축 방향)을 따라 같은 색의 형광층들이 이웃하게 배치될 수 있다. 이때 각각의 형광층(26T, 26G, 26B)은 종장형으로 이루어질 수 있다(도 4 참고).
상기 형광층(26)과 흑색층(28) 위로 알루미늄(Al)과 같은 금속막으로 이루어진 애노드 전극(30)이 형성된다. 애노드 전극(30)은 전자빔 가속에 필요한 고전압을 인가받아 형광층(26)을 고전위 상태로 유지시키며, 형광층(26)에서 방사된 가시광 중 제1 기판(10)을 향해 방사된 가시광을 제2 기판(12) 측으로 반사시켜 화면의 휘도를 높이는 역할을 한다.
한편 애노드 전극(30)은 금속막이 아닌 ITO(indium tin oxide)와 같은 투명 도전막으로 이루어질 수 있다. 이 경우 애노드 전극은 제2 기판을 향한 형광층과 흑색층의 일면에 위치하며, 소정의 모양으로 패터닝되어 복수개로 형성될 수 있다. 또한 애노드 전극으로서 전술한 투명 도전막과 금속막을 동시에 형성하는 구조도 가능하다.
그리고 제1 기판(10)과 제2 기판(12) 사이에는 스페이서들(32)이 배치되어 진공 용기에 가해지는 압축력을 지지하고, 제1 기판(10)과 제2 기판(12)의 간격을 일정하게 유지시킨다. 스페이서들(32)은 주로 글래스 또는 세라믹과 같은 유전체로 제작되어 집속 전극(22)과 애노드 전극(30)간 쇼트를 방지하며, 형광층(26)을 침범하지 않도록 흑색층(28)에 대응하여 위치한다.
도면에서는 일례로 소정의 폭과 높이를 갖는 벽체형 스페이서를 도시하였으나, 스페이서(32)의 형상은 벽체형에 한정되지 않고 다양하게 변형 가능하다. 벽체형 스페이서(32)는 흑색층(30) 아래에서 다른 색의 형광층들이 이웃하는 방향, 즉 도면의 x축 방향을 따라 길게 배치될 수 있다.
전술한 구성의 전자 방출 표시 디바이스는 외부로부터 캐소드 전극(14), 게이트 전극(18), 집속 전극(22) 및 애노드 전극(30)에 소정의 전압을 공급하여 구동한다.
일례로 캐소드 전극(14)과 게이트 전극(18) 중 어느 하나의 전극이 주사 구동 전압을 인가받아 주사 전극으로 기능하고, 다른 하나의 전극이 데이터 구동 전압을 인가받아 데이터 전극으로 기능한다. 집속 전극(22)은 전자빔 집속에 필요한 전압, 일례로 0V 또는 수 내지 수십 볼트의 음의 직류 전압을 인가받으며, 애노드 전극(30)은 전자빔 가속에 필요한 전압, 일례로 수백 내지 수천 볼트의 양의 직류 전압을 인가받는다.
그러면 캐소드 전극(14)과 게이트 전극(18)간 전압 차가 임계치 이상인 화소들에서 전자 방출부(20) 주위에 전계가 형성되어 이로부터 전자들이 방출된다. 방출된 전자들은 집속 전극 개구부(221)를 통과하면서 전자빔 다발의 중심부로 집속되고, 애노드 전극(30)에 인가된 고전압에 이끌려 대응하는 화소의 형광층(26)에 충돌함으로써 이를 발광시킨다.
그런데 전자 방출 표시 디바이스가 동작하는 과정 중에 집속 전극(22)이 전자빔 다발에 척력을 부여하여 전자들을 집속시키더라도 집속 전극 개구부(221)를 통과한 전자들은 이후 제2 기판(12)을 향하는 과정에서 소정의 발산각을 가지고 퍼지며 진행하게 된다. 이때 발산된 전자들 중 일부가 스페이서(32)에 충돌하는 경우 스페이서(32) 표면을 대전시켜 전자빔 왜곡을 유발하게 된다.
본 실시예에서 전자 방출부들(20)이 위치하고 집속 전극 개구부(221)에 의해 둘러싸여 실제 전자 방출과 전자 집속이 이루어지는 영역을 유효 전자 방출 영역이라 하면, 본 실시예의 전자 방출 표시 디바이스는 유효 전자 방출 영역과 스페이서(32)의 위치 관계 혹은 스페이서(32)와 가장 가까운 최외곽 전자 방출부(20)와 스페이서(32)의 위치 관계를 아래와 같이 설정하여 스페이서(32)에 대한 전자빔 충돌을 최소화한다.
도 3과 도 4는 각각 본 발명의 일 실시예에 따른 전자 방출 표시 디바이스 중 제1 기판 구조물과 제2 기판 구조물의 부분 평면도이다.
도면을 참고하면, 전자 방출 표시 디바이스의 동작 중에 제2 기판(12)에 도달하는 전자빔 스폿은 유효 전자 방출 영역보다 크게 형성되므로, 이를 고려하여 각각의 형광층(26R, 26G, 26B)은 캐소드 전극(14) 및 게이트 전극(18)의 길이 방향을 따라 해당 화소의 유효 전자 방출 영역보다 큰 폭으로 형성된다. 그리고 벽체형 스페이서(32)가 흑색층(28) 내부에서 도면의 x축 방향을 따라 길게 배치된다.
전술한 구조에서 스페이서(32)에 인접한 화소 영역의 배치 구조를 살펴보면, 스페이서(32)와 가장 가까운 최외곽 전자 방출부(20)와 스페이서(32)간 거리를 x라 하고, 스페이서(32) 반대편의 형광층(26) 일단으로부터 스페이서(32)까지의 거리를 A라 할 때, 본 실시예의 전자 방출 표시 디바이스는 하기 조건을 만족한다.
Figure 112005063031989-PAT00004
상기에서 x/A가 0.05 이하이면 전자빔 발산각에 의해 전자들이 스페이서(32)에 충돌하여 스페이서 차징이 일어나고 이로 인해 전자빔 왜곡이 발생한다. 그리고 x/A가 0.4를 초과하면 한 화소 영역에서 유효 전자 방출 영역이 차지하는 면적이 협소해져 충분한 수의 전자 방출부(20)를 형성할 수 없으므로 에미션 효율이 낮아지고 화면의 휘도가 저하된다.
도 5는 x/A가 0.47인 비교예의 전자 방출 표시 디바이스에서 측정한 형광층들의 발광 패턴을 나타낸 사진으로서, 스페이서 장착 부위에서 스페이서의 상하 양쪽으로 어두워지는 현상이 발견된다. 즉 스페이서에 이웃한 화소 영역들에서는 전자빔이 형광층 전체를 발광시키지 못하고 형광층의 일부만을 발광시키므로 형광층의 발광 균일도가 저하되고 화면 상에 스페이서 장착 부위가 인지되고 있음을 알 수 있다.
이때 최외곽 전자 방출부(20)와 유효 전자 방출 영역 단부와의 거리가 극히 미세하기 때문에, 상기 수식에서 스페이서(32)와 가장 가까운 최외곽 전자 방출부(20)와 스페이서(32)간 거리(x)는 도 6에 도시한 바와 같이 유효 전자 방출 영역과 스페이서(32)간 거리(x')로 대체될 수 있다.
이와 같이 본 실시예의 전자 방출 표시 디바이스는 전술한 수식 조건을 만족함에 따라, 스페이서(32)에 대한 전자빔 충돌을 최소화하여 스페이서(32) 차징과 이로 인한 전자빔 왜곡을 억제하며, 한 화소 영역에서 충분한 유효 전자 방출 영역을 확보하여 우수한 에미션 효율과 화면 휘도를 구현할 수 있다.
다른 한편으로, 도 7에 도시한 바와 같이 스페이서(32)에 인접한 화소 영역에서 스페이서(32)와 가장 가까운 최외곽 전자 방출부(20)와 스페이서(32)간 거리를 x라 하고, 전자빔 발산각을 θ라 하고, 제1 기판(10)과 제2 기판(12)의 간격을 Y라 할 때, 본 실시예의 전자 방출 표시 디바이스는 하기 조건을 만족한다.
Figure 112005063031989-PAT00005
상기에서 x가 Yㆍtanθ보다 큰 값을 가지면 전자빔 발산각에 의해 전자들이 스페이서(32) 상부 영역에 충돌하여 스페이서(32) 차징이 일어나고 이로 인해 전자빔 왜곡이 발생하게 된다. 즉 전술한 수식 조건은 전자빔 발산각이 10° 미만일 때 전자빔 충돌이 없는 위치에 스페이서(32)가 놓여지는 것을 의미하며, 이에 따라 스페이서(32) 차징을 효과적으로 억제할 수 있다.
이때 상기에서와 마찬가지로 최외곽 전자 방출부(20)와 유효 전자 방출 영역 단부와의 거리가 극히 미세하기 때문에, 상기 수식에서 스페이서(32)와 가장 가까운 최외곽 전자 방출부(20)와 스페이서(32)간 거리(x)는 유효 전자 방출 영역과 스페이서(32)간 거리(x')로 대체될 수 있다.
상기에서는 전자 방출부가 진공 중에서 전계에 의해 전자를 방출하는 물질들 로 이루어진 전계 방출 어레이(FEA)형 전자 방출 표시 디바이스에 대해 설명하였으나, 본 발명은 FEA형에 한정되지 않고 전자 방출부와 형광층 및 스페이서들을 구비하는 다른 타입의 전자 방출 표시 디바이스에도 용이하게 적용될 수 있다.
또한 상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
이와 같이 본 발명에 의한 전자 방출 표시 디바이스는 스페이서 표면의 전자 충돌을 최소화하여 스페이서 차징에 의한 전자빔 왜곡을 억제할 수 있다. 따라서 본 발명에 의한 전자 방출 표시 디바이스는 스페이서 주위로 정확한 색 구현이 가능해지고, 화면상에 스페이서가 인지되는 표시 품질 저하를 예방할 수 있다.

Claims (14)

  1. 서로 대향 배치되며 화소 영역이 설정되는 제1 기판 및 제2 기판과;
    상기 제1 기판에 형성되는 전자 방출부들과;
    상기 제1 기판에 제공되어 상기 전자 방출부의 전자 방출을 제어하는 구동 전극들과;
    상기 제2 기판의 일면에서 서로 이격되어 위치하는 형광층들과;
    상기 형광층들의 일면에 형성되는 애노드 전극; 및
    상기 제1 기판과 제2 기판 사이에서 상기 형광층들 사이 영역에 대응하여 위치하는 스페이서들을 포함하며,
    상기 스페이서와 인접한 적어도 하나의 화소 영역에서 스페이서와 가장 가까운 최외곽 전자 방출부와 스페이서간 거리를 x라 하고, 스페이서 반대편의 형광층 일단으로부터 스페이서까지의 거리를 A라 할 때, 하기 조건을 만족하는 전자 방출 표시 디바이스.
    Figure 112005063031989-PAT00006
  2. 서로 대향 배치되며 화소 영역이 설정되는 제1 기판 및 제2 기판과;
    상기 제1 기판에 형성되는 전자 방출부들과;
    상기 제1 기판에 제공되어 상기 전자 방출부의 전자 방출을 제어하는 구동 전극들과;
    상기 제2 기판의 일면에서 서로 이격되어 위치하는 형광층들과;
    상기 형광층들의 일면에 형성되는 애노드 전극; 및
    상기 제1 기판과 제2 기판 사이에서 상기 형광층들 사이 영역에 대응하여 위치하는 스페이서들을 포함하며,
    상기 화소 영역 중 상기 전자 방출부들이 구비되어 실제 전자 방출이 이루어지는 영역을 유효 전자 방출 영역이라 하고, 스페이서와 인접한 적어도 하나의 화소 영역에서 유효 전자 방출 영역과 스페이서간 거리를 x'라 하고, 스페이서 반대편의 형광층 일단으로부터 스페이서까지의 거리를 A라 할 때, 하기 조건을 만족하는 전자 방출 표시 디바이스.
    Figure 112005063031989-PAT00007
  3. 제1항 또는 제2항에 있어서,
    상기 구동 전극들이 상기 전자 방출부와 전기적으로 연결되는 캐소드 전극들과, 캐소드 전극들과 절연되어 위치하는 게이트 전극들을 포함하는 전자 방출 표시 디바이스.
  4. 제3항에 있어서,
    상기 전자 방출부가 탄소계 물질과 나노미터(nm) 사이즈 물질 중 어느 하나로 이루어지는 전자 방출 표시 디바이스.
  5. 제3항에 있어서,
    상기 구동 전극들 상부에서 구동 전극들과 절연되어 위치하는 집속 전극을 더욱 포함하는 전자 방출 표시 디바이스.
  6. 제5항에 있어서,
    상기 집속 전극이 상기 화소 영역마다 전자 방출부들을 둘러싸는 하나의 개구부를 형성하며, 상기 유효 전자 방출 영역이 집속 전극의 개구부에 대응하는 전자 방출 표시 디바이스.
  7. 제1항 또는 제2항에 있어서,
    상기 스페이서가 벽체형이고, 어느 하나의 구동 전극과 나란하게 배치되는 전자 방출 표시 디바이스.
  8. 서로 대향 배치되며 화소 영역이 설정되는 제1 기판 및 제2 기판과;
    상기 제1 기판에 형성되는 전자 방출부들과;
    상기 제1 기판에 제공되어 상기 전자 방출부의 전자 방출을 제어하는 구동 전극들과;
    상기 제2 기판의 일면에서 서로 이격되어 위치하는 형광층들과;
    상기 형광층들의 일면에 형성되는 애노드 전극; 및
    상기 제1 기판과 제2 기판 사이에서 상기 형광층들 사이 영역에 대응하여 위 치하는 스페이서들을 포함하며,
    상기 스페이서와 인접한 적어도 하나의 화소 영역에서 스페이서와 가장 가까운 최외곽 전자 방출부와 스페이서간 거리를 x라 하고, 전자빔 발산각을 θ라 하고, 상기 제1 기판과 제2 기판의 간격을 Y라 할 때, 하기 조건을 만족하는 전자 방출 표시 디바이스.
    Figure 112005063031989-PAT00008
  9. 서로 대향 배치되며 화소 영역이 설정되는 제1 기판 및 제2 기판과;
    상기 제1 기판에 형성되는 전자 방출부들과;
    상기 제1 기판에 제공되어 상기 전자 방출부의 전자 방출을 제어하는 구동 전극들과;
    상기 제2 기판의 일면에서 서로 이격되어 위치하는 형광층들과;
    상기 형광층들의 일면에 형성되는 애노드 전극; 및
    상기 제1 기판과 제2 기판 사이에서 상기 형광층들 사이 영역에 대응하여 위치하는 스페이서들을 포함하며,
    상기 화소 영역 중 상기 전자 방출부들이 구비되어 실제 전자 방출이 이루어지는 영역을 유효 전자 방출 영역이라 하고, 스페이서와 인접한 적어도 하나의 화소 영역에서 유효 전자 방출 영역과 스페이서간 거리를 x'라 하고, 전자빔 발산각을 θ라 하고, 상기 제1 기판과 제2 기판의 간격을 Y라 할 때, 하기 조건을 만족하는 전자 방출 표시 디바이스.
    Figure 112005063031989-PAT00009
  10. 제8항 또는 제9항에 있어서,
    상기 구동 전극들이 상기 전자 방출부와 전기적으로 연결되는 캐소드 전극들과, 캐소드 전극들과 절연되어 위치하는 게이트 전극들을 포함하는 전자 방출 표시 디바이스.
  11. 제10항에 있어서,
    상기 전자 방출부가 탄소계 물질과 나노미터(nm) 사이즈 물질 중 어느 하나로 이루어지는 전자 방출 표시 디바이스.
  12. 제10항에 있어서,
    상기 구동 전극들 상부에서 구동 전극들과 절연되어 위치하는 집속 전극을 더욱 포함하는 전자 방출 표시 디바이스.
  13. 제12항에 있어서,
    상기 집속 전극이 상기 화소 영역마다 전자 방출부들을 둘러싸는 하나의 개구부를 형성하며, 상기 유효 전자 방출 영역이 집속 전극의 개구부에 대응하는 전자 방출 표시 디바이스.
  14. 제8항 또는 제9항에 있어서,
    상기 스페이서가 벽체형이고, 어느 하나의 구동 전극과 나란하게 배치되는 전자 방출 표시 디바이스.
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