KR20190020422A - 채널 패턴을 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자는 기판 상에 제1 방향으로 연장되는 채널 패턴, 상기 기판 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 채널 패턴을 둘러싸는 게이트 패턴 및 상기 채널 패턴과 상기 게이트 패턴 사이에 위치하고, 상기 채널 패턴의 상면과 하면 중 적어도 어느 한면 상에 형성되는 계면층을 포함한다.

Description

채널 패턴을 포함하는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE INCLUDING CHANNEL PATTERN AND MANUFACTURING METHOD THEREOF}
본 개시는 채널 패턴을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
고용량, 고성능 및 고집적의 소자 구현을 위해 반도체 소자의 소형화에 대한 수요가 증가되고 있다. 증가되는 수요에 따라, 단위 면적당 반도체 소자의 집적도를 늘리기 위하여, 반도체 소자의 사이즈를 작게 하고 반도체 소자들 사이의 간격을 줄이는 연구가 진행되고 있다. 반도체 소자의 소형화를 달성하기 위해, 물고기 지느러미처럼 수직으로 돌출되어 형성된 핀 구조를 가지는 핀 전계 효과 트랜지스터(fin Field Effect Transistor: finFET, 이하 핀펫 트랜지스터라 함)가 주목받고 있다.
이러한 핀펫 트랜지스터는 그 구조적인 특징에 기인하여, 유효채널 길이를 확보하여 단채널 효과를 방지할 수 있고, 게이트 패턴의 폭을 증가시켜 동작 전류의 크기를 증가시킬 수 있다.
본 개시의 실시예들에 따른 과제는 복수의 채널에 있어서 채널의 편평도(flatness)를 증가할 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상에 제1 방향으로 연장되는 채널 패턴, 상기 기판 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 채널 패턴을 둘러싸는 게이트 패턴 및 상기 채널 패턴과 상기 게이트 패턴 사이에 위치하고, 상기 채널 패턴의 상면과 하면 중 적어도 어느 한 면 상에 형성되는 계면층을 포함한다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상에 제1 방향으로 연장되는 채널 패턴, 상기 기판 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 채널 패턴을 둘러싸는 게이트 패턴 및 탄소를 함유하고, 상기 채널 패턴과 상기 게이트 패턴 사이에 위치하고, 상기 채널 패턴의 상면과 하면 중 적어도 어느 한 면 상에 형성되는 계면층을 포함하고, 상기 계면층은 상기 채널 패턴 상에 형성된 제1 계면층 및 상기 제1 계면층 상에 형성되는 제2 계면층을 포함한다.
본 개시의 실시예들에 따른 반도체 소자의 제조 방법은 기판 상에 희생막을 형성하고, 상기 희생막 상에 탄소를 함유하는 계면막을 형성하고, 상기 계면막 상에 채널막을 형성하고, 채널 패턴을 형성하도록 상기 희생막을 선택적으로 제거하고, 상기 채널 패턴을 둘러싸는 게이트 패턴을 형성하는 것을 포함한다.
본 개시의 실시예들에 따르면, 차단물질을 함유하고 복수의 채널들 상에 형성된 계면층을 제공함으로써, 채널들의 편평도(flatness)를 증가시킬 수 있다. 반도체 소자에 있어서, 계면층에 의해 희생막 또는 채널막에 함유된 게르마늄의 확산을 방지할 수 있다. 본 개시는 채널들의 동작 신뢰성이 확보된 고집적화된 반도체 소자 및 그 제조 방법을 제공할 수 있다.
도 1은 본 개시의 실시예에 따른 반도체 소자의 구조를 나타낸 사시도이다.
도 2는 도 1의 I-I'선에 따른 단면도이다.
도 3은 도 1의 II-II'선에 따른 단면도이다
도 4는 본 개시의 실시예에 있어서, 도 1의 II-II'선에 대응되는 단면도이다.
도 5 및 도 6은 본 개시의 실시예에 있어서, 각각 도 1의 I-I'선과 II-II' 에 대응되는 단면도이다.
도 7은 본 개시의 실시예에 있어서, 도 1의 II-II' 선에 대응되는 단면도이다
도 8 및 도 9는 본 개시의 실시예에 있어서, 각각 도 1의 I-I'선과 II-II' 선에 대응되는 단면도이다.
도 10은 본 개시의 실시예에 있어서, 도 1의 II-II' 선에 대응되는 단면도이다.
도 11 및 도 14 내지 도 30은 도 1의 I-I'선과 II-II'선에 따라 본 개시의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 12 및 도 13은 도 11의 A영역을 확대한 도면이다.
도 31 내지 도 34는 도 1의 I-I'선과 II-II'선에 따라 본 개시의 실시예에 따른 제조 방법을 나타낸 단면도들이다.
도 35는 본 개시의 실시예에 따른 반도체 소자를 포함하는 전자 시스템을 도시한 블록도이다.
이하에서, 본 개시의 실시예들에 따른 반도체 소자와 반도체 소자의 제조공정에 대하여 도면을 참조하여 설명하도록 한다.
도 1은 본 개시의 일 실시예에 따른 반도체 소자의 구조를 나타낸 사시도이다. 도 2는 도 1의 I-I'선에 따른 단면도이다. 도 3은 도 1의 II-II'선에 따른 단면도이다.
도 1 내지 도 3을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(100), 한 쌍의 소스 패턴과 드레인 패턴(110, 이하 소스/드레인 패턴이라 함), 게이트 패턴(120), 채널 패턴(130) 및 계면층(140)을 포함할 수 있다. 본 개시의 반도체 소자는 소자분리막(160) 및 스페이서(180)를 더 포함할 수 있다. 본 개시의 반도체 소자는 핀펫 트랜지스터일 수 있다.
기판(100)은 반도체 소자의 하부에 제공될 수 있다. 기판(100)은 소스/드레인 패턴(110), 채널 패턴(130) 및 소자분리막(160) 등이 형성되는 영역의 높이를 서로 다르게 하여 각 구성의 형성 영역을 제공할 수 있다. 예를 들어, 소스/드레인 패턴(110)이 형성되는 영역의 기판(100) 높이는 게이트 패턴(120)이 형성되는 영역의 기판(100) 높이 보다 낮을 수 있다. 소자분리막(160)이 형성되는 영역의 기판(100)의 높이는 채널 패턴(130)이 형성되는 영역의 기판(100) 높이 보다 낮을 수 있다.
기판(100)은 실리콘(Si), 게르마늄(Ge) 또는 실리콘 게르마늄(SiGe) 등을 포함하는 반도체 기판 또는 화합물 반도체 기판일 수 있다.
소스/드레인 패턴(110)은 소정의 두께, 폭 및 길이를 가지는 3차원 입체적 형상일 수 있다. 예를 들어, 한 쌍의 소스/드레인 패턴(110)은 제1 방향으로 연장되는 직육면체의 형상을 가질 수 있으며, 기판(100)의 표면으로부터 돌출되고 서로 이격될 수 있다. 소스/드레인 패턴(110) 상면의 높이는 채널 패턴(130) 보다 더 높을 수 있으며, 엘리베이티드 소스/드레인(Elevated Source Drain)일 수 있다.
반도체 소자가 N-모스 트랜지스터인 경우, 소스/드레인 패턴(110)은 실리콘 또는 실리콘 카바이드(SiC)를 포함할 수 있다. 반도체 소자가 P-모스 트랜지스터인 경우, 소스/드레인 패턴(110)은 게르마늄 또는 실리콘 게르마늄을 포함할 수 있다.
게이트 패턴(120)은 채널 패턴(130)을 둘러 쌀 수 있다. 게이트 패턴(120)은 채널 패턴(130)이 연장되는 제1 방향과 교차하는 제2 방향에 따라, 한 쌍의 소스/드레인 패턴(110) 사이에 형성될 수 있다. 게이트 패턴(120)의 최상면의 높이는 소스/드레인 패턴(110) 보다 더 높을 수 있다. 게이트 패턴(120)은 소스/드레인 패턴(110)에 비하여 수직 방향으로 돌출될 수 있다.
게이트 패턴(120)은 게이트 전극(121) 및 게이트 유전층(122)을 포함할 수 있다.
게이트 전극(121)은 채널 패턴(130) 사이 및 기판(100) 상에 형성될 수 있다. 예를 들어, 게이트 전극(121)은 제4 채널(134) 상부에, 제4 채널(134)과 제3 채널(133) 사이와, 제3 채널(133)과 제2 채널(132) 사이와, 제2 채널(132)과 제1 채널(131) 사이에 형성될 수 있고, 기판(100) 상에 형성된 소자분리막(160) 상면에 형성될 수 있다.
게이트 전극(121)은 불순물이 도핑된 폴리실리콘, 니켈(Ni), 텅스텐(W), 티타늄(Ti) 또는 탄탄륨(Ta)과 같은 금속을 포함할 수 있고, 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 티타늄카바이드(TiC) 또는 탄탈룸카바이드(TaC) 등의 도전 물질을 포함할 수 있다.
게이트 유전층(122)은 게이트 전극(121)과 채널 패턴(130) 사이에 형성될 수 있다. 예를 들어, 게이트 유전층(122)은 채널 패턴(130)의 양측면, 상부 및 하부에서 게이트 전극(121)과의 사이에 형성될 수 있다. 게이트 유전층(122)은 소자분리막(160)의 상면과 스페이서(180)의 내측면에 형성될 수 있다. 게이트 유전층(122)은 소스/드레인 패턴(110)과 게이트 전극(121) 사이에 형성될 수 있다.
게이트 유전층(122)은 실리콘 옥사이드 보다 높은 유전 상수를 갖는 고유전율(high-k) 물질을 포함할 수 있다. 예를 들어, 게이트 유전층(122)은 HfO2(hafnium oxide), La2O3(lanthanum oxide), ZrO2(zirconium oxide) 또는 Ta2O5(tantalum oxide)을 포함할 수 있다. 게이트 유전층(122)은 열 산화된 실리콘을 포함할 수 있다.
채널 패턴(130)은 기판(100) 상에 제1 방향으로 연장되어 형성될 수 있다. 채널 패턴(130)은 적어도 하나의 채널을 포함할 수 있다. 채널 패턴(130)은 소스/드레인 패턴(110)의 사이에 형성되고, 수직 방향으로 소정의 간격을 가지면서 이격될 수 있다. 채널 패턴(130)은 소스/드레인 패턴(110)의 내측면에 접촉되어 소스/드레인 패턴(110)을 서로 연결할 수 있다. 복수의 채널들은 수직 방향에 따라 일렬로 배치될 수 있다. 예를 들어 채널 패턴(130)은 좁은 폭과 높이를 가지며 일방향으로 연장되는 형상을 가질 수 있으며, 채널 패턴(130)의 수직 단면은 실질적으로 직사각형(도 3 참조)일 수 있다. 예를 들어, 채널 패턴(130)은 나노 와이어(Nano-wire)일 수 있다.
채널 패턴(130) 실리콘(Si), 실리콘 게르마늄(SiGe), 게르마늄(Ge) 또는 이들의 조합을 포함할 수 있다.
채널 패턴(130)은 기판(100) 상의 제1 채널(131), 제1 채널(131) 상의 제2 채널(132), 제2 채널(132) 상의 제3 채널(133) 및 제3 채널(133) 상의 제4 채널(134)을 포함할 수 있다. 도 2 내지 도 3에서는 4개의 채널 패턴(130)을 도시하였지만, 2개, 3개 또는 5개 이상의 채널 패턴(130)을 형성할 수도 있다. 채널 패턴(130)의 측면은 게이트 패턴(120)과 접촉될 수 있다. 예를 들어, 제1 채널(131), 제2 채널(132), 제3 채널(133), 제4 채널(134) 각각의 측면은 게이트 유전층(122)과 직접 접촉될 수 있다.
예를 들어, 제1 채널(131)은 기판(100)의 일부가 돌출되어 형성되고 기판(100)과 직접적으로 접촉될 수 있다. 채널 패턴(130)이 형성되는 영역의 기판(100)이 부분적으로 돌출될 수 있고, 돌출된 기판(100)의 상면과 양 측면이 게이트 패턴(120)에 의해 둘러싸이면서 제1 채널(131)이 형성될 수 있다. 제1 채널(131)은 기판(100)과 동일한 소재로 형성될 수 있다. 예를 들어, 기판(100)이 실리콘을 포함한다면, 제1 채널(131)은 실리콘을 포함할 수 있다. 기판(100)이 실리콘 게르마늄을 포함한다면, 제1 채널(131)은 실리콘 게르마늄을 포함할 수 있다. 기판(100)이 게르마늄을 포함한다면, 제1 채널(131)은 게르마늄을 포함할 수 있다.
계면층(140)은 채널 패턴(130) 및 게이트 패턴(120) 사이에 위치될 수 있으며, 채널 패턴(13)의 상면 또는 하면 중 적어도 어느 한 면 상에 형성할 수 있다. 예를 들어, 계면층(140)은 채널 패턴(130) 및 게이트 유전층(122) 사이에 배치될 수 있다. 계면층(140)은 채널 패턴(130) 사이의 대향면에 한정되고, 채널 패턴(130) 및 상기 기판(100) 사이에 한정될 수 있다. 여기서, 채널 패턴(130) 사이의 대향면은 각 채널 패턴(130)끼리 서로 마주보는 면을 의미한다. 예를 들어, 계면층(140)은 기판(100) 및 제1 채널(131) 사이와, 제1 채널(131) 및 제2 채널(132) 사이와, 제2 채널(132) 및 제3 채널(133) 사이, 제3 채널(133) 및 제4 채널(134) 사이에 형성될 수 있다.
계면층(140)의 각각은 채널 패턴(130) 중 인접한 하나의 채널 패턴(130)과 직접적으로 접촉될 수 있다. 예를 들어, 계면층(140)은 제1 채널(131)의 상면, 제2 채널(132)의 상면과 하면, 제3 채널(133)의 상면과 하면, 제4 채널(134)의 하면과 직접적으로 접촉될 수 있다.
계면층(140)의 각각의 두께는 채널 패턴(130) 중 인접한 채널 패턴(130) 보다 얇을 수 있다. 예를 들어, 계면층(140)의 두께는 각각 직접 접촉하는 제1 내지 제4 채널들(131, 132, 133, 134)의 두께 보다 얇을 수 있다.
계면층(140)은 차단물질을 함유할 수 있다. 여기서 차단물질은 게르마늄의 확산을 방지할 수 있다. 예를 들어, 차단물질은, 채널 패턴(130)에 인접한 영역에 함유된 게르마늄이 채널 패턴(130)으로 확산되거나, 채널 패턴(130)에 함유된 게르마늄이 인접한 영역으로 확산되는 것을 방지할 수 있다. 차단물질에 의해 채널 표면의 편평도가 증가될 수 있다.
채널 패턴(130)이 실리콘 게르마늄, 게르마늄 또는 이들의 조합을 포함한다면, 계면층(130)에 있어서, 게르마늄의 농도는 채널 패턴(130)에 가까울수록 높아질 수 있다. 채널 패턴(130)에 함유된 게르마늄이 채널 패턴(130)에 인접하는 영역으로 확산되어서, 계면층(140) 내에서 채널 패턴(130)에 가까울수록 게르마늄 농도가 높아질 수 있다.
채널 패턴(130)이 실리콘을 포함한다면, 계면층(140)에 있어서, 게르마늄의 농도는 채널 패턴(130)에 가까울수록 낮아질 수 있다. 채널 패턴(130)에 인접한 영역에 함유된 게르마늄이 채널 패턴(130)으로 확산되어서, 계면층(140) 내에서 채널 패턴(130)에 가까울수록 게르마늄 농도가 낮아질 수 있다.
차단물질은 탄소(C)를 포함할 수 있다. 예를 들어, 계면층(140) 실리콘 카바이드(SiC)층, 실리콘 게르마늄 카바이드(SiGeC)층 또는 이들의 조합을 포함할 수 있다. 본 개시의 계면층(140)은 반드시 탄소를 포함하는 것은 아니며, 탄소를 대신하여 보론(B)을 포함할 수 있다.
소자분리막(160)은 기판(100) 상에 소스/드레인의 측면의 하부와 접촉하면서 배치될 수 있다. 예를 들어, 소자분리막(160)의 상면은 소스/드레인 패턴(110)의 하면 보다 위에 위치할 수 있으며, 소자분리막(160)의 하면은 소스/드레인 패턴(110)의 하면 보다 아래에 위치할 수 있다. 소자분리막(160)은 절연 물질을 포함할 수 있다. 예를 들어, 소자분리막(160)은 산화막, 질화막 또는 산화질화막 중 어느 하나를 포함할 수 있다.
스페이서(180)는 최상층의 채널(130) 상에 형성되어 게이트 패턴(120)의 양측면과 접촉할 수 있다. 예를 들어, 스페이서(180)는 제4 채널(134)과 직접 접촉하면서 형성되고, 게이트 유전층(122)의 측면과 집적 접촉할 수 있다. 스페이서(180)는 실리콘 산화물(SiO) 또는 실리콘 질화물(SiN)을 포함할 수 있다. 스페이서(180)는 도시하지 않았지만, 복수의 층으로 형성될 수 있다.
이너 스페이서(181)는 채널 패턴(130) 사이의 공간에서 소스/드레인 패턴(110)의 측면과 접촉하면서 형성될 수 있다. 즉, 이너 스페이서(181)는 채널 패턴(130)의 상면 및 하면에 접촉하면서, 게이트 유전층(122)의 측면과 소스/드레인 패턴(110)의 측면에 접촉할 수 있다.
이너 스페이서(181)는 스페이서(180)와 다른 물질로 형성될 수 있다. 스페이서(180)는 반도체 원자의 시딩(seeding) 및 에피텍셜 성장이 불가능한 절연막으로 이루어지고, 이너 스페이서(181)는 반도체 원자의 시딩 및 에피텍셜 성장이 가능한 절연막으로 이루어질 수 있다. 예를 들어, 스페이서(180)는 실리콘 질화막으로 형성되고 이너 스페이서(181)는 산소(O) 원자, 보론(B) 원자, 탄소(C) 원자, 또는 이들의 조합으로 이루어지는 원자들을 포함하는 실리콘 질화막으로 형성될 수 있다.
이너 스페이서(181)는 복수의 층을 포함할 수 있다. 예를 들어, 이너 스페이서(181)는 에어 스페이스(Air space), SiN, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, 및 SiO2 중에서 선택되는 복수의 층을 포함할 수 있다.
다음으로는 본 개시의 실시예에 따른 반도체 소자에 대해 도 4를 참조하여 상세히 설명한다. 도 4는 본 개시의 실시예에 있어서, 도 1의 II-II'선에 대응하는 단면도이다.
채널 패턴(230)의 단면은 실질적으로, 사다리꼴 일 수 있다. 채널 패턴(230)의 단면 모양 또는 크기는 반도체 소자의 전기적 특성을 향상시킬 수 있는 것이라면 모양과 크기를 적절하게 변경할 수 있다.
계면층(240)의 면적은 서로 상이할 수 있다. 예를 들어, 제1 채널(231)의 상면에 형성된 계면층(240)의 면적이 가장 크고, 제4 채널(234)의 하면에 형성된 계면층(240)의 면적은 가장 작을 수 있다.
다음으로는 본 개시의 실시예에 따른 반도체 소자에 대해 도 5 내지 도 6을 참조하여 상세히 설명한다.
도 5 내지 도 6은 본 개시의 실시예에 따른 반도체 소자를 나타낸 도면들이다. 도 5 및 도 6은 본 개시의 실시예에 있어서, 각각 도 1의 I-I'및 II-II'선에 선에 대응하는 단면도들이다. 도 1 내지 도 3에서 설명한 구성과 중복되는 것은 생략하거나 간략히 기술하도록 한다.
각각의 계면층(340)은 제1 계면층(341) 및 제2 계면층(342)을 포함할 수 있다. 도 5 내지 도 6에는 2개의 계면층(제1 및 제2 계면층(341,342))을 도시하였지만, 이는 예시적인 것으로 계면층(340)은 반도체 소자의 크기와 성능등을 고려하여 3개 이상의 층을 포함할 수도 있다.
제1 계면층(341)은 채널 패턴(130) 사이의 대향면 상에 형성될 수 있고, 제2 계면층(342)은 제1 계면층(341) 상에 형성될 수 있다. 예를 들어, 제1 계면층(341)은 제1 채널(131)의 상면, 제2 채널(132)의 상면과 하면, 제3 채널(133)의 상면과 하면, 및 제4 채널(134)의 하면에 직접 접촉하면서 형성될 수 있다.
제2 계면층(342)은 제1 계면층(341)들 사이의 대향면 상에 직접 접촉하면서 형성될 수 있다. 게이트 유전층(122)은 제2 계면층(342) 상에 직접 접촉하면서 형성될 수 있다. 제1 계면층(341)은 채널 패턴(130)과 제2 계면층(342) 사이에 형성될 수 있고, 제2 계면층(342)은 제1 계면층(341)과 게이트 유전층(122) 사이에 형성될 수 있다. 본 개시의 실시예에 있어서, 채널 패턴(130), 제1 계면층(341), 제2 계면층(342), 및 게이트 유전층(122)은 기재된 순서대로 배치될 수 있다.
제1 계면층(341)과 제2 계면층(342)은 차단물질로서, 탄소를 함유할 수 있다. 예를 들어, 제1 계면층(341)과 제2 계면층(342)은 실리콘 카바이드층, 실리콘 게르마늄 카바이드층 또는 이들의 조합을 포함할 수 있다.
제1 계면층(341)과 제2 계면층(342)은 채널 패턴(130)이 함유하는 물질에 따라 실리콘 카바이드층 또는 실리콘 게르마늄 카바이드층을 선택하여 포함할 수 있다. 예를 들어, 채널 패턴(130)이 게르마늄, 실리콘 게르마늄 또는 이들의 조합을 포함하는 경우, 제1 계면층(341)은 실리콘 게르마늄 카바이드층을 포함할 수 있고, 제2 계면층(342)은 실리콘 카바이드층을 포함할 수 있다. 채널 패턴(130)이 실리콘을 포함하는 경우, 제 1 계면층(341)은 실리콘 카바이드층을 포함하며, 제 2 계면층(342)은 실리콘 게르마늄 카바이드층을 포함할 수 있다. 제1 계면층(341)과 제2 계면층(342)은 탄소를 함유하지 않고 보론을 함유할 수 있다.
다음으로는 본 개시의 실시예에 따른 반도체 소자에 대해 도 7을 참조하여 상세히 설명한다. 도 7은 본 개시의 실시예에 있어서, 도 1의 II-II'선에 대응하는 단면도이다.
채널 패턴(230)의 단면은 실질적으로 사다리꼴 일 수 있다. 계면층(440)은 제1 계면층(441)과 제2 계면층(442)을 포함할 수 있다. 각 채널(230)의 상면에 형성된 제1 계면층(441)의 면적은 제2 계면층(442)의 면적 보다 클 수 있다. 각 채널 패턴(230)의 하면에 형성된 제1 계면층(441)의 면적은 제2 계면층(442)의 면적 보다 작을 수 있다.
다음으로는 본 개시의 실시예에 따른 반도체 소자에 대해 도 8 및 도 9를 참조하여 상세히 설명한다.
도 8 및 도 9는 본 개시의 실시예에 따른 반도체 소자를 나타낸 도면들이다. 도 8은 본 개시의 실시예에 있어서, 도 1의 I-I'선에 따른 단면도이다. 도 9는 본 개시의 실시예에 있어서, 도 1의 II-II'선에 따른 단면도이다. 도 1 내지 도 3에서 설명한 구성과 중복되는 것은 생략하거나 간략히 기술하도록 한다.
기판(100)은 채널 패턴(130)이 형성되는 영역에 있어서 소정의 높이만큼 돌출될 수 있다. 기판(100) 상에는 상술한 바와 같이 소자분리막(160)이 형성되고, 소자분리막(160)의 상면 높이는, 채널들(330)이 형성되는 영역에 있어서 기판(100)의 높이와 실질적으로 동일하다. 기판(100)의 상면은 게이트 유전층(122)에 의해 덮인다.
채널 패턴(330)은 제1 내지 제3 채널들(331, 332, 333)을 포함할 수 있다.
제1 채널(331)은 소스/드레인 패턴(110) 사이를 연결하고 기판(100)과 이격될 수 있다. 제1 채널(331)의 외면은 게이트 패턴(120)에 의해 둘러싸일 수 있다. 예를 들어, 제1 채널(331)의 상면, 하면 및 양측면 상에는 게이트 유전층(122)이 형성될 수 있다. 기판(100)과 제1 채널(331) 사이에는 게이트 패턴(120), 즉 게이트 전극(121)과 게이트 유전층(122)이 형성될 수 있다. 제1 내지 제3 채널(331,332,333)의 단면은 도 9에 도시된 것과 같이 실질적으로 직사각형일 수 있으며, 도 4 및 도 7에 도시된 것과 같이 실질적으로 사다리꼴 형성일 수 있다.
제1 채널(331)은 기판(100)과 상이한 소재를 이용하여 형성될 수 있다. 예를 들어, 제1 채널(331)은 실리콘으로 형성될 수 있고, 기판(100)은 게르마늄으로 형성될 수 있다. 제1 채널(331)은 실리콘 게르마늄 또는 게르마늄으로 형성될 수 있고, 기판(100)은 실리콘으로 형성될 수 있다. 제1 채널(331)과 기판(100)을 반드시 상이한 소재를 이용하여 형성해야 하는 것은 아니며, 동일한 소재를 이용하여 형성할 수도 있다.
제2 채널(332)은 소스 패턴과 드레인 패턴(110) 사이에 형성되고 제1 채널(331) 상에 배치될 수 있다. 제3 채널(333)은 소스 패턴과 드레인 패턴(110) 사이에 형성되고 제2 채널(332) 상에 배치될 수 있다.
계면층(140)은 게이트 패턴(120)과 제1 내지 제3 채널들(331, 332, 333) 사이와, 게이트 패턴(120)과 기판(100) 사이에 형성될 수 있다. 계면층(140)은 기판(100)과 제1 채널(331) 사이와, 제1 내지 제3 채널들(331, 332, 333) 사이에 형성될 수 있다. 예를 들어, 계면층(140)은 제1 채널(331)의 상면과 하면, 제2 채널(332)의 상면과 하면, 제3 채널(333)의 하면 상에 직접적으로 형성될 수 있다.
계면층(140)은 단일의 층으로 형성될 수 있고(도 2 내지 도 5 참조), 실리콘 카바이드층, 실리콘 게르마늄 카바이드층 또는 이들의 조합을 포함할 수 있다. 계면층(140)은, 복수의 층으로 형성될 수도 있다(도 6 및 도 7 참조). 채널 패턴(130)이 함유하는 물질에 따라 실리콘 카바이드층 또는 실리콘 게르마늄 카바이드층을 선택할 수 있다.
도 10은 본 개시의 실시예에 따른 반도체 소자를 나타낸 도면들이다. 게이트 전극(221)은 복수의 전극층으로 형성될 수 있다. 게이트 전극은 제1 게이트 전극(221a)과 제2 게이트 전극(221b)을 포함할 수 있다. 제1 게이트 전극(221a)은 채널 패턴(130)을 둘러싸고 있는 게이트 유전층(122)의 둘레를 따라 형성될 수 있다. 제2 게이트 전극(221b)은 제1 게이트 전극(221a)을 둘러싸도록 형성될 수 있다.
제1 게이트 전극(221a)과 제2 게이트 전극(221b)의 일함수(Work Function)가 서로 상이할 수 있다. 예를 들어, 제1 게이트 전극(221a)은 TiN, TiAlC 중 적어도 어느 하나를 포함할 수 있으며, 제2 게이트 전극(221b)은 텅스텐(W)을 포함할 수 있다.
다음으로는 본 개시의 실시예에 따른 반도체 소자의 제조 방법에 대해 도 11 내지 도 28을 참조하여 상세히 설명한다.
도 11 및 도 14 내지 도 30은 도 1의 I-I'선과 II-II'선에 따라 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다. 도 1 내지 도 3에서 설명한 구성과 중복되는 것은 생략하거나 간략히 기술하도록 한다.
도 11에 도시된 것과 같이 희생막(150a), 계면막(140a) 및 채널막(130a)이 기판(100) 상에 적층되어 형성되는 단계를 수행할 수 있다. 예를 들어, 기판(100) 상에 희생막(150a)을 형성하고, 희생막(150a) 상에 탄소를 함유하는 계면막(140a)을 형성하고, 계면막(140a) 상에 채널막(130a)을 형성할 수 있다.
계면막(140a)은, 채널막(130a)과 희생막(150a) 사이와, 희생막(150a)과 기판(100) 사이에 형성될 수 있다. 예를 들어, 기판(100) 상에 계면막(140a), 희생막(150a), 계면막(140a), 채널막(130a), 계면막(140a)이 기재된 순서대로 반복하여 적층될 수 있다. 도 8 및 도 9와 같이, 제1 채널(331)이 기판(100)과 이격되어 형성되는 경우에는 계면막(140a)은 희생막(150a)과 채널막(130a) 사이에만 형성될 수 있다.
채널막(130a), 계면막(140a) 및 희생막(150a)은 에피택시얼 성장법(Epitaxial Growth Method)을 사용하여 형성될 수 있다. 희생막(150a)은 채널막(130a)과 유사한 격자상수를 가지면서 채널막(130a)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 채널막(130a)이 에피택시얼 실리콘으로 형성되는 경우에, 희생막(150a)은 에피택시얼 실리콘 게르마늄으로 형성될 수 있다. 채널막(130a)이 에피택시얼 게르마늄 또는 에피택시얼 실리콘 게르마늄으로 형성되는 경우에, 희생막(150a)은 에피텍시얼 실리콘으로 형성될 수 있다.
채널막(130a)이 포함하는 물질에 따라 희생막(150a)에 함유된 게르마늄의 농도가 조정될 수 있다. 예를 들어, 채널막(130a)이 실리콘으로 형성된 경우 희생막(150a)의 게르마늄 농도는 15~80at%일 수 있다. 채널막(130a)이 게르마늄으로 형성되는 경우 희생막(150a)의 게르마늄 농도는 0~80at%일 수 있다. 채널막(130a)이 실리콘 게르마늄으로 형성되는 경우 희생막(150a)의 게르마늄 농도는 채널막(130a)의 게르마늄 농도와 상대적으로 15at%차이가 있을 수 있다. 채널막(130a)과 희생막(150a)은 동일한 물질 및 동일한 조성비로 형성될 수 없다.
계면막(140a)은 탄소를 함유할 수 있다. 채널막(130a) 또는 희생막(150a)이 게르마늄을 함유하고 있는 경우, 반도체 소자를 제조함에 있어서, 제조공정에서 발생되는 열과 압력에 의해 채널막(130a) 또는 희생막(150a)에 함유된 게르마늄이 인접한 희생막(150a) 또는 채널막(130a)으로 확산되는 현상이 발생할 수 있다. 최종 구조에 있어서 채널 패턴(130)이 구조적 및/또는 조성적으로 불균일하는 현상이 발생될 수 있다. 본 개시의 반도체 소자는 게르마늄에 비해 이동도(Mobility)가 큰 탄소를 함유하는 계면막(140a)(계면층(140))을 포함하여 게르마늄의 확산을 억제할 수 있다. 계면막(140a)에 의해 채널막(130a)의 편평도가 증가될 수 있다. 예를 들어, 계면막(140a)들에 함유되는 탄소의 농도는 0.01at% 이상, 5at%이하일 수 있다. 탄소의 농도가 0.01at% 미만인 경우 게르마늄의 확산 방지를 기대하기 곤란하고, 5at% 초과하는 경우 에픽텍셜 성장시 탄소의 결정성을 확보하기 곤란할 수 있다.
도 12 및 도 13은 도 11의 A영역을 확대한 도면이다. 도 12에 도시된 것과 같이, 계면막(140a)은 단일막으로 형성될 수 있으며, 실리콘 카바이드막, 실리콘 게르마늄 카바이드막 또는 이들의 조합으로 형성될 수 있다. 도 13에 도시된 것과 같이 계면막(140a)은 제1 계면막(141a)과 제2 계면막(142a)을 포함할 수 있다. 예를 들어, 제1 계면막(141a)은 채널막(130a) 하면에 형성될수 있고, 제2 계면막(142a)은 희생막(150a) 상면에 형성될 수 있다. 제1 계면막(141a)과 제2 계면막(142a)은 희생막(150a)과 채널막(130a)에 따라 실리콘 카바이드막 및 실리콘 게르마늄 카바이드막을 선택하여 형성될 수 있다. 예를 들어, 희생막(150a)이 게르마늄 또는 실리콘 게르마늄을 포함하는 경우 제2 계면막(142a)은 실리콘 게르마늄 카바이드를 포함할 수 있다. 채널막(130a)이 게르마늄 또는 실리콘 게르마늄을 포함하는 경우 제1 계면막(141a)은 실리콘 게르마늄 카바이드를 포함할 수 있다.
도 14에 도시된 것과 같이, 적층된 층들과 기판(100) 상부의 일부가 기판(100)의 상면으로부터 소정의 깊이만큼 제거되는 단계를 수행할 수 있다. 제1 방향으로 연장되는 핀(fin)형상을 패터닝하기 위해 적층된 채널막(130a), 계면막(140a), 희생막(150a)의 양측 영역이 제거될 수 있다. 예를 들어, 식각용 마스크(미도시)를 사용한 식각을 실시하여 채널막(130a), 계면막(140a), 희생막(150a)의 양측 영역이 먼저 제거된 후, 소정의 깊이만큼 기판(100) 상부가 제거될 수 있다.
도 15에 도시된 것과 같이, 소자분리막(160)이 형성되는 단계를 수행할 수 있다. 소자분리막(160)용 절연 물질을 기판(100) 상에 증착하고, 평탄화한 후, 소자 분리막이 형성된다. 예를 들어, 화학 기상 증착(CVD)을 실시하여, 도 14와 같은 소정의 깊이만큼 제거된 기판(100) 영역 상에 산화막, 질화막 또는 산화질화막과 같은 소자분리막(160)용 절연 물질이 형성된 후, 소자분리막(160)의 높이가 기판(100)의 상면 높이 보다 낮아질 때까지 에치백(etch-back) 또는 화학 기계적 연마와 같은 평탄화 공정을 실시할 수 있다.
도 16에 도시된 것과 같이 희생 게이트막(190a)과 마스크 패턴(170)이 형성되는 단계를 수행할 수 있다. 복수의 채널막(130a), 계면막(140a)과 희생막(150a)을 덮는 희생 게이트막(190a)이 소자분리막(160) 상부에 형성되고, 희생 게이트막(190a) 상에 마스크 패턴(170)이 형성될 수 있다. 예를 들어, 희생 게이트막(190a)은 최상단의 채널막(130a) 상면과, 복수의 채널막(130a), 희생막(150a), 계면막(140a)들의 측면을 둘러싸면서 형성될 수 있다. 희생 게이트막(190a)은 실리콘 산화물들을 사용하여 형성될 수 있다. 추후 채널이 형성될 영역을 한정하기 위하여 마스크 패턴(170)은 희생 게이트막(190a) 상면에 형성될 수 있다.
도 17에 도시된 것과 같이, 희생 게이트 패턴(190)이 형성되는 단계를 수행할 수 있다. 마스크 패턴(170)이 형성되지 않은 희생 게이트막(190a)의 일부를 제거하여 희생 게이트 패턴(190)이 형성될 수 있다. 희생 게이트막(190a)과 마스크 패턴(170)은 서로 다른 식각비를 가질 수 있다. 마스크 패턴(170)은 희생 게이트막(190a)에 대하여 선택적으로 식각될 수 있는 물질로 사용될 수 있다. 희생 게이트막(190a)은 마스크 패턴(170)이 형성된 영역을 제외한 부분이 식각될 수 있고, 최상단 채널막(130a)의 상면이 노출될 때까지 식각이 실시될 수 있다.
도 18에 도시된 것과 같이, 스페이서막(180a)이 형성되는 단계를 수행할 수 있다. 채널막(130a), 희생 게이트 패턴(190)과 마스크 패턴(170)에서 노출되는 영역에 스페이서막(180a)이 형성될 수 있다. 예를 들어, 최상단 채널막(130a)의 상면 중 노출되는 영역, 마스크 패턴(170)의 상면과 측면, 희생 게이트 패턴(190)의 측면에 스페이서막(180a)이 형성될 수 있다. 스페이서막(180a)은 실리콘 산화물 또는 실리콘 질화물 등으로 형성될 수 있다.
도 19에 도시된 것과 같이, 식각 공정을 통하여 스페이서(180)가 형성되는 단계를 수행할 수 있다. 예를 들어, 스페이서막(180a)은 최상단 채널막(130a) 상면이 노출될 때까지 수직 방향으로 이방성 식각될 수 있다. 스페이서(180)는 희생 게이트 패턴(190) 의 측면과 마스크 패턴(170)의 측면을 덮도록 형성될 수 있다. 스페이서(180) 상단의 단면은 수직방향에 따른 식각에 의해, 곡면 형상 또는 경사지게 형성될 수 있다.
도 20에 도시된 것과 같이, 소스/드레인 패턴(110)의 형성 영역을 한정하는 단계를 수행할 수 있다. 희생 게이트 패턴(190)이 형성되지 않아 노출된 채널막(130a), 희생막(150a) 및 계면막(140a)의 양 측면의 일부가 식각될 수 있다. 식각 공정은 식각되는 기판(100) 상면의 높이가 소자분리막(160)의 상면과 하면의 높이 사이에 도달할 때까지 실시될 수 있다.
희생 게이트 패턴(190)을 식각 마스크로 사용할 수 있도록 식각 가스를 적절하게 선택할 수 있다. 예를 들어, 상기 식각 공정에서는 채널막(130a)과 희생막(150a)등에 포함되는 실리콘과 실리콘 게르마늄에 대하여 동일한 식각 선택비를 가짐과 동시에, 희생 게이트 패턴(190) 에 포함되는 실리콘 산화막 및 실리콘 질화막에 대하여 높은 식각 선택비를 가지는 식각 가스를 사용할 수 있다.
도 21에 도시된 것과 같이, 희생막(150a)의 측면이 노출됨으로써, 희생막(150a)의 양측단의 일부를 제거 할 수 있다. 희생막(150a)의 양측단은 선택적 식각 공정을 적용하여 제거할 수 있으며, 희생막(150a)에 대한 식각 속도가 채널막(130a)에 대한 식각 속도 보다 큰 에천트(Etchant)공정을 이용할 수 있다. 희생막(150a)의 측면과 계면막(140a)의 상/하면으로 한정될 수 있는 딤플(Dimple)이 발생될 수 있다. 딤플에 의해 채널막(130a) 또는 계면막(140a)과 비교하여 움푹 들어가는 구조가 형성될 수 있다.
도 22에 도시된 것과 같이, 딤플에 절연 물질을 채움으로써, 이너 스페이서(181)를 형성하는 단계를 수행할 수 있다. 절연 물질은 스페이서(180)과 채널막(130a)의 외측면을 덮도록 형성된 후, 수직 방향으로 식각하여, 딤플에 채워진 절연물질을 제외하고 스페이서(180)와 채널막(130a)의 외측면을 덮고 있는 절연물질을 제거할 수 있다. 절연 물질을 딤플에 채우고, 외측면을 덮는 절연물질을 제거하는 공정을 복수 회 반복함으로써 이너 스페이서(181)는 복수의 층을 포함할 수 있다.
도 23에 도시된 것과 같이, 소스/드레인 패턴(110)이 형성되는 단계를 수행할 수 있다. 식각되어 노출된 기판(100)상에 에피층을 선택적으로 형성시키는 선택적 에피택셜 성장법(Selective Epitaxial Growth, SEG)이 사용될 수 있다. 예를 들어, 반도체 소자가 P모스 트랜지스터인 경우, 소스/게이트 패턴(120)은 실리콘 또는 실리콘 게르마늄을 포함할 수 있다. 반도체 소자가 N모스 트랜지스터인 경우 소스/드레인 패턴(110)은 게르마늄 또는 실리콘 카바이드를 포함할 수 있다. 소스/드레인 패턴(110)은 최상단의 채널막(130a)의 상면 보다 더 높은 높이를 가지도록 형성될 수 있다.
도 24에 도시된 것과 같이, 절연막(200a)이 형성되는 단계를 수행할 수 있다. 절연막(200a)은 상부로 노출되는 영역에 형성될 수 있다. 예를 들어, 절연막(200a)은 소스/드레인 패턴(110)의 상면, 스페이서(180)의 측면, 마스크 패턴(170)의 상면 상에 형성될 수 있다. 절연막(200a)은 증착 공정 등을 통하여 실리콘 산화물과 같은 절연물질을 사용하여 형성될 수 있다.
도 25에 도시된 것과 같이, 희생 게이트 패턴(190)의 상면이 노출될 때까지 평탄화하는 단계를 수행할 수 있다. 평탄화 단계에 의해 스페이서(180)의 상부 중 일부와 마스크 패턴(170)이 제거될 수 있고, 절연막(200a)의 상부가 제거되어 절연층(200)이 형성될 수 있다. 예를 들어, 평탄화 단계에서 화학 기계적 연마(CMP) 방식 또는 에치백 방식이 사용될 수 있다.
도 26에 도시된 것과 같이, 희생 게이트 패턴(190)이 선택적으로 제거되는 단계를 수행할 수 있다. 예를 들어, 에칭 공정을 사용하여 희생 게이트 패턴(190)을 제거할 수 있다. 희생 게이트 패턴(190)이 제거되면, 스페이서(180) 사이에는 공간이 형성될 수 있다. 희생 게이트 패턴(190)이 제거되면, 최상단 채널막(130a)의 상면, 복수의 채널막(130a)들, 희생막(150a)들, 계면막(140a)들의 측면, 및 소자분리막(160)의 상면이 노출될 수 있다.
도 27에 도시된 것과 같이 희생막(150a)들이 선택적으로 제거되는 단계를 수행할 수 있다. 희생막(150a)들이 선택적으로 제거되면, 마주보는 계면막(140a)들 사이에 공간이 형성되어 노출될 수 있다. 이때, 이너 스페이서(181)는 소스/드레인 패턴(110)의 측면 일부분에 형성되고, 이너 스페이서(181)는 소스/드레인 패턴(110)의 측면 일부가 노출되는 것을 막을 수 있다. 이너 스페이서(181)는 희생막(150a)을 제거하면서 소스/드레인(110)의 측면의 일부가 함께 제거되는 것을 방지할 수 있다. 예를 들어, 소스/드레인 패턴(110) 사이를 연결하는 제1 내지 제4 채널(131, 132, 133, 134) 즉, 채널 패턴(130)이 형성될 수 있고, 제1 내지 제4 채널(131, 132, 133, 134)의 상면과 하면에 계면층(140)이 형성될 수 있다. 예를 들어 채널 패턴(130)의 단면은 실질적으로 사각형 형상일 수 있다.
희생막(150a)의 제거는 희생막(150a)의 노출면을 통하여 습식 식각 또는 화학적 건식 식각을 사용할 수 있다. 희생막(150a)의 선택적 제거를 위하여 채널막(130a)과 희생막(150a) 사이에 식각 선택비가 상이할 수 있다. 예를 들어, 채널막(130a) 및 희생막(150a)이 각각 실리콘, 실리콘 게르마늄을 포함하는 경우에, 과산화수소, 불화수소 및 초산을 포함하는 혼합액을 식각액으로 사용할 수 있다.
도 28에 도시된 것과 같이, 채널 패턴(130) 상에 게이트 유전층(122)이 형성되는 단계를 수행할 수 있다. 예를 들어, 게이트 유전층(122)은 원자층 증착(Atomic Layer Deposition, ALD) 공정을 사용하여 HfO2(Hafnium Oxide), La2O3(Lanthanum Oxide), ZrO2(Zirconium Oxide) 또는 Ta2O5(Tantalum Oxide)와 같은, 실리콘 옥사이드 보다 높은 유전 상수를 갖는 고유전율(high-k) 물질로 증착되어 형성될 수 있다. 이 경우, 게이트 유전층(122)은 채널이 노출되는 영역뿐만 아니라 스페이서(180), 절연층(200)등의 노출되는 영역 상에 형성될 수 있다. 예를 들어, 게이트 유전층(122)은 계면층(140)의 상면과 하면, 채널 패턴(130)의 측면, 소자분리막(160)의 상면, 소스/드레인 패턴(110)의 측면의 일부분, 스페이서(180)의 측면 및 절연층(200)의 상면 상에 형성될 수 있다.
게이트 유전층(122)은 열 산화 공정 또는 화학 기상 증착 공정(CVD)에 의해서도 형성될 수 있다. 열 산화 공정 또는 화학 기상 증착 공정을 수행하는 경우 게이트 유전층(122)은 절연층(200). 소자분리막(160)과 스페이서(180) 상에 형성되지 않을 수 있다.
도 29에 도시된 것과 같이, 게이트 전극(121)이 게이트 유전층(122) 상에 형성되는 단게를 수행할 수 있다. 게이트 전극(121)은 스페이서(180) 사이의 공간과 채널 패턴(130) 사이의 공간을 채우면서 형성될 수 있다. 게이트 전극(121)은 채널 패턴(130)을 감싸면서 절연층(200)과 스페이서(180)를 덮을 수 있다. 예를 들어, 게이트 전극(121)은 증착 공정을 이용하여 불순물이 도핑된 폴리실리콘, 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 탄탄륨(Ta)과 같은 금속을 포함할 수 있고, 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 티타늄카바이드(TiC), 및 탄탈룸카바이드(TaC)등의 도전 물질로 형성될 수 있다.
또한, 게이트 전극(221)은 도 10에 도시된 것과 같이 일함수가 서로 상이한 제1 게이트 전극(221a)과 제2 게이트 전극(221b)을 포함하도록 형성될 수 있다. 예를 들어, 게이트 유전층(122)을 감싸도록 제1 게이트 전극(221a)을 형성한 후 제2 게이트 전극(221b)을 형성할 수 있다.
도 30에 도시된 것과 같이 게이트 전극(121)의 높이를 절연층(200)의 높이와 동일하게 형성되는 평탄화하는 공정을 수행할 수 있다. 게이트 전극(121)의 평탄화 공정을 통하여 절연층(200) 상에 형성된 게이트 유전층(122)도 함께 제거될 수 있다. 사용자의 설계에 따라 게이트 전극(121)을 적절히 패터닝할 수 있다.
다음으로는 본 개시의 실시예에 따른 반도체 소자의 제조 방법에 대해 도 31 내지 도 34를 참조하여 상세히 설명한다.
도 31 내지 도 34은 도 1의 I-I'선과 II-II'선에 따라 본 개시의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다. 본 개시의 실시예를 설명함에 있어서, 상술한 본 개시의 구성과 중복되는 것은 생략하거나 간략히 기술하도록 한다. 본 개시의 실시예는 도 11 내지 도 27까지의 제조방법과 동일하므로 생략하도록 한다. 또한 상술한 본 개시의 단계와 중복되는 것은 간략히 기술하도록 한다.
도 31에 도시된 것과 같이, 계면층(140)을 제거하는 단계를 수행할 수 있다. 계면층(140)이 제거되면, 제1 채널(131)의 상면, 제2 및 제3 채널(133)의 상면과 하면, 제4 채널(134)의 하면이 노출될 수 있다.
계면층(140)은 수소 베이크 처리(Hydrogen Bake Treatment) 또는 수소 플라즈마 처리(Hydrogen Plasma Treatment)를 사용하여 선택적으로 제거될 수 있다. 예를 들어, 수소 베이크 처리는 섭씨 약 750도 내지 830도의 온도 및 약 100torr 내지 300torr의 압력에서 30초 내지 10분 동안 수행될 수 있다. 이때, 온도는 초기 온도 섭씨 500도부터 0.1도 내지 10도의 램핑 레이트(Ramping Rate)로 상승할 수 있다. 수소 플라즈마 처리는 약 5kW 내지 50kW의 파워로 섭씨 약 300도 내지 700도 범위의 온도 및 약 0.5GHz 내지 5GHz의 주파수에서 5초 내지 10분 동안 수행될 수 있다.
도 32에 도시된 것과 같이, 채널 패턴(130) 상에 게이트 유전층(122)이 형성되는 단계를 수행할 수 있다. 게이트 유전층(122)은 채널 패턴(130)의 상면, 하면과 측면, 소자분리막(160)의 상면, 소스/드레인 패턴(110)의 측면의 일부분, 스페이서(180)의 측면 및 절연층(200)의 상면 상에 형성될 수 있다.
도 33에 도시된 것과 같이, 게이트 전극(121)이 게이트 유전층(122) 상에 형성되는 단계를 수행할 수 있다. 이때, 게이트 전극(221)은 도 10에 도시된 것과 같이 일함수가 서로 상이한 제1 게이트 전극(221a)과 제2 게이트 전극(221b)을 포함하도록 형성될 수 있다. 도 31에 도시된 것과 같이 게이트 전극(121)의 높이를 절연층(200)의 높이와 동일하게 형성되는 평탄화하는 공정을 수행할 수 있다. 게이트 전극(121)의 평탄화 공정을 통하여 절연층(200) 상에 형성된 게이트 유전층(122)도 함께 제거될 수 있다. 사용자의 설계에 따라 게이트 전극(121)을 적절히 패터닝할 수 있다.
도 35는 본 개시에 따른 실시예들로서, 반도체 소자를 포함하는 전자 시스템(4400)을 도시한 블록도이다.
도 35를 참조하면, 전자 시스템(4400)은 메모리 시스템(4412), 마이크로프로세서(4414), 램(4416), 유저 인터페이스(4418), 및 버스(4420)를 포함할 수 있다. 상기 마이크로프로세서(4414)는 상기 전자 시스템(4400)을 프로그램 및 컨트롤할 수 있다. 상기 램(4416)은 상기 마이크로프로세서(4414)의 동작 메모리로 사용될 수 있다. 상기 마이크로프로세서(4414), 상기 램(4416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(4418)는 상기 전자 시스템(4400)으로/부터 데이터를 입력/출력하는 역할을 할 수 있다. 상기 메모리 시스템(4412)은 상기 마이크로프로세서(4414)의 동작용 코드들, 상기 마이크로프로세서(4414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장하는 역할을 할 수 있다. 상기 메모리 시스템(4412)은 컨트롤러 및 메모리를 포함할 수 있다.
상기 전자 시스템(4400)은 모바일 기기 또는 컴퓨터에 적용될 수 있다. 본 개시에 따른 실시예들에 있어서, 도 1 내지 도 31을 통하여 설명된 반도체 소자는 상기 램(4416), 상기 메모리 시스템(4412) 및 상기 마이크로프로세서(4414) 중 적어도 어느 하나에 포함되어 상기 전자 시스템(4400)의 가격대비 성능 개선에 기여할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100: 기판 110: 소스/드레인 패턴
120; 게이트 패턴 121, 221: 게이트 전극
221a: 제1 게이트 전극 221b: 제2 게이트 전극
122: 게이트 유전층 130, 230, 330: 채널 패턴
131, 231, 331: 제1 채널 132, 232, 332: 제2 채널
133, 233, 333: 제3 채널 134, 234: 제4 채널
130a: 채널막 140, 240, 340, 440: 계면층
140a: 계면막 341, 441: 제1 계면층
141a: 제1 계면막 342, 442: 제2 계면층
142a: 제2 계면막 150a: 희생막
160: 소자분리막 170: 마스크 패턴
180: 스페이서 180a: 스페이서막
181: 이너 스페이서 190: 희생 게이트 패턴
190a: 희생 게이트막 200: 절연층
200a: 절연막 4400: 전자 시스템
4412: 메모리 시스템 4414: 마이크로프로세서
4416: 램 4418: 유저 인터페이스
4420: 버스

Claims (10)

  1. 기판 상에 제1 방향으로 연장되는 채널 패턴;
    상기 기판 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 채널 패턴을 둘러싸는 게이트 패턴; 및
    상기 채널 패턴과 상기 게이트 패턴 사이에 위치하고, 상기 채널 패턴의 상면과 하면 중 적어도 어느 한 면 상에 형성되는 계면층을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 계면층은 탄소(C) 또는 보론(B)을 함유하는 반도체 소자.
  3. 제2 항에 있어서,
    상기 계면층은 실리콘 카바이드(SiC)층, 실리콘 게르마늄 카바이드(SiGeC)층 또는 이들의 조합을 포함하는 반도체 소자.
  4. 제3 항에 있어서,
    상기 탄소의 농도는 0.01at% 이상, 5at%이하인 반도체 소자.
  5. 제1 항에 있어서,
    상기 채널 패턴은 실리콘(Si), 실리콘 게르마늄(SiGe), 게르마늄(Ge) 또는 이들의 조합을 포함하는 반도체 소자.
  6. 제5 항에 있어서,
    상기 채널 패턴이 실리콘을 포함하고,
    상기 계면층에 있어서, 게르마늄의 농도는 상기 채널 패턴에 가까울수록 낮아지는 반도체 소자.
  7. 제5 항에 있어서,
    상기 채널 패턴이 실리콘 게르마늄, 게르마늄 또는 이들의 조합을 포함하고,
    상기 계면층에 있어서, 게르마늄의 농도는 상기 채널 패턴에 가까울수록 높아지는 반도체 소자.
  8. 기판 상에 제1 방향으로 연장되는 채널 패턴;
    상기 기판 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 채널 패턴을 둘러싸는 게이트 패턴; 및
    탄소를 함유하고, 상기 채널 패턴과 상기 게이트 패턴 사이에 위치하고, 상기 채널 패턴의 상면과 하면 중 적어도 어느 한면 상에 형성되는 계면층을 포함하고,
    상기 계면층은 상기 채널 패턴 상에 형성된 제1 계면층; 및
    상기 제1 계면층 상에 형성되는 제2 계면층을 포함하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 채널 패턴은 실리콘을 포함하며,
    상기 제 1 계면층은 실리콘 카바이드층을 포함하며
    상기 제 2 계면층은 실리콘 게르마늄 카바이드층을 포함하는 반도체 소자.
  10. 제8 항에 있어서,
    상기 채널 패턴은 실리콘 게르마늄, 게르마늄 또는 이들의 조합을 포함하며,
    상기 제1 계면층은 실리콘 게르마늄 카바이드층을 포함하며,
    상기 제2 계면층은 실리콘 카바이드층을 포함하는 반도체 소자.
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