KR20170123378A - 반도체 소자 및 이의 제조 방법 - Google Patents

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KR20170123378A
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    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Abstract

본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 활성 패턴을 갖는 기판; 상기 활성 패턴을 가로지르는 도전 패턴; 상기 도전 패턴의 적어도 일 측벽 상의 스페이서 구조체; 및 상기 도전 패턴 상의 캐핑 구조체를 포함한다. 상기 캐핑 구조체는, 제1 캐핑 패턴 및 제2 캐핑 패턴을 포함하고, 상기 제2 캐핑 패턴은, 상기 제1 캐핑 패턴의 상면 및 상기 스페이서 구조체의 상면 상에 배치된다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 활성 패턴을 갖는 기판; 상기 활성 패턴을 가로지르는 도전 패턴; 상기 도전 패턴의 적어도 일 측벽 상의 스페이서 구조체; 및 상기 도전 패턴 상의 캐핑 구조체를 포함할 수 있다. 상기 캐핑 구조체는, 제1 캐핑 패턴 및 제2 캐핑 패턴을 포함하고, 상기 제2 캐핑 패턴은, 상기 제1 캐핑 패턴의 상면 상으로부터 상기 스페이서 구조체의 상면 상으로 연장될 수 있다.
상기 스페이서 구조체는 한 쌍으로 제공되어, 상기 도전 패턴의 양 측벽들 상에 각각 배치되고, 상기 제1 캐핑 패턴은, 상기 한 쌍의 스페이서 구조체들 사이에 개재될 수 있다.
상기 스페이서 구조체의 상기 상면은, 상기 도전 패턴의 상면보다 더 높을 수 있다.
상기 도전 패턴은 제1 방향으로 연장되고, 상기 제1 및 제2 캐핑 패턴들은 상기 도전 패턴을 따라 상기 제1 방향으로 연장되며, 상기 제2 캐핑 패턴의 제2 방향으로의 폭은, 상기 제1 캐핑 패턴의 상기 제2 방향으로의 폭보다 더 크고, 상기 제2 방향은 상기 제1 방향과 교차할 수 있다.
상기 제2 캐핑 패턴의 일 측벽과 상기 스페이서 구조체의 일 측벽은 서로 정렬될 수 있다.
상기 제1 캐핑 패턴은, 이의 상부에 함몰된 홈을 가질 수 있다.
상기 캐핑 구조체는, 상기 제1 캐핑 패턴과 상기 제2 캐핑 패턴 사이에 개재된 절연 패턴을 더 포함할 수 있다.
상기 절연 패턴은 산화막을 포함할 수 있다.
상기 제1 캐핑 패턴의 상면은 실질적으로 평평하고, 상기 제1 캐핑 패턴의 상기 상면은, 상기 스페이서 구조체의 상기 상면과 실질적으로 공면을 이룰 수 있다.
상기 스페이서 구조체는, 제1 내지 제3 스페이서들을 포함하고, 상기 제2 스페이서는, 상기 제1 스페이서 및 상기 제3 스페이서 사이에 개재되며, 상기 제2 스페이서의 유전 상수는, 상기 제1 및 제3 스페이서들 각각의 유전 상수보다 더 작을 수 있다.
상기 제2 스페이서의 폭은, 상기 제1 및 제3 스페이서들 각각의 폭보다 더 클 수 있다.
상기 제2 스페이서의 산소 원자의 농도는, 상기 제1 및 제3 스페이서들 각각의 산소 원자의 농도보다 더 클 수 있다.
상기 제2 캐핑 패턴의 유전 상수는, 상기 제1 캐핑 패턴의 유전 상수보다 더 클 수 있다.
상기 제2 캐핑 패턴은, 상기 기판과 멀어질수록 이의 폭이 점진적으로 감소할 수 있다.
상기 반도체 소자는, 상기 캐핑 구조체를 덮는 층간 절연막; 및 상기 층간 절연막을 관통하는 활성 콘택을 더 포함하되, 상기 제2 캐핑 패턴은, 상기 활성 콘택과 접하는 경사진 측벽을 가질 수 있다.
상기 스페이서 구조체의 상부는, 상기 활성 콘택과 접하는 경사진 측벽을 가질 수 있다.
상기 활성 패턴은, 이의 상부에 상기 도전 패턴과 수직적으로 중첩되는 채널 영역을 포함하고, 상기 도전 패턴은, 상기 채널 영역의 양 측벽들 및 상면을 감쌀 수 있다.
상기 활성 패턴은, 이의 상부에 상기 도전 패턴과 수직적으로 중첩되는 채널 영역을 포함하고, 상기 채널 영역은, 상기 기판에 수직한 방향으로 서로 이격되어 적층된 반도체 패턴들을 포함할 수 있다.
상기 도전 패턴은, 상기 반도체 패턴들 각각의 상면, 양 측벽들 및 바닥면을 감쌀 수 있다.
상기 반도체 소자는, 상기 도전 패턴 아래에서, 이와 교차하며 상기 활성 패턴을 가로지르는 게이트 라인; 상기 캐핑 구조체의 측벽 및 상기 스페이서 구조체의 측벽을 덮으며 수직하게 연장되는 활성 콘택; 및 상기 활성 콘택과 전기적으로 연결되는 정보 저장 요소를 더 포함할 수 있다.
상기 활성 패턴은, 상기 게이트 라인 일 측의 제1 불순물 영역, 및 상기 게이트 라인 타 측의 제2 불순물 영역을 포함하고, 상기 도전 패턴은 상기 제1 불순물 영역과 전기적으로 연결되고, 상기 활성 콘택은 상기 제2 불순물 영역과 전기적으로 연결될 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 활성 패턴을 갖는 기판; 상기 활성 패턴을 가로지르는 도전 패턴; 및 상기 도전 패턴 상의 캐핑 구조체를 포함할 수 있다. 상기 캐핑 구조체는, 제1 캐핑 패턴, 상기 제1 캐핑 패턴의 상면 상의 제2 캐핑 패턴, 및 상기 제1 및 제2 캐핑 패턴들 사이에 개재된 절연 패턴을 포함할 수 있다.
상기 절연 패턴은 산화막을 포함할 수 있다.
상기 반도체 소자는, 상기 도전 패턴의 적어도 일 측벽 상의 스페이서 구조체를 더 포함할 수 있다. 상기 스페이서 구조체의 상면은, 상기 도전 패턴의 상면보다 더 높고, 상기 제2 캐핑 패턴의 상면보다 더 낮을 수 있다.
상기 제2 캐핑 패턴은, 상기 제1 캐핑 패턴의 상면 및 상기 스페이서 구조체의 상기 상면 상에 배치될 수 있다.
상기 제2 캐핑 패턴의 폭은, 상기 제1 캐핑 패턴의 폭보다 더 클 수 있다.
상기 제1 캐핑 패턴은, 이의 상부에 함몰된 홈을 가질 수 있다.
상기 반도체 소자는, 상기 캐핑 구조체를 덮는 층간 절연막; 및 상기 층간 절연막을 관통하는 활성 콘택을 더 포함할 수 있다. 상기 제2 캐핑 패턴은, 이의 하부의 폭이 이의 상부의 폭보다 더 클 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판 상의 활성 패턴을 가로지르는 도전 패턴을 형성하는 것; 상기 도전 패턴의 양 측벽들 상에 한 쌍의 스페이서 구조체들을 각각 형성하는 것; 상기 도전 패턴과 상기 한 쌍의 스페이서 구조체들 상에 제1 캐핑막을 형성하는 것; 상기 제1 캐핑막과 상기 한 쌍의 스페이서 구조체들을 함께 리세스하여, 제1 캐핑 패턴을 형성하는 것; 및 상기 제1 캐핑 패턴의 상면 및 상기 한 쌍의 스페이서 구조체들의 상면들 상에 제2 캐핑 패턴을 형성하는 것을 포함할 수 있다.
상기 도전 패턴은, 상기 한 쌍의 스페이서 구조체들의 상면들보다 더 낮은 상면을 갖도록 형성될 수 있다.
상기 제조 방법은, 상기 기판 상에 층간 절연막을 형성하는 것을 더 포함하되, 상기 제1 캐핑막과 상기 한 쌍의 스페이서 구조체들은 상기 층간 절연막의 상면보다 더 낮게 리세스 되어, 리세스 영역이 형성되고, 상기 제2 캐핑 패턴은 상기 리세스 영역을 채울 수 있다.
상기 제1 캐핑 패턴은, 이의 상부에 함몰된 홈을 갖도록 형성될 수 있다.
상기 제2 캐핑 패턴이 형성되기 전에, 상기 제1 캐핑 패턴의 상면 및 상기 한 쌍의 스페이서 구조체들의 상면들 상에 자연 산화막이 형성될 수 있다.
각각의 상기 스페이서 구조체들을 형성하는 것은, 제1 내지 제3 스페이서들을 형성하는 것을 포함하고, 상기 제2 스페이서는, 상기 제1 스페이서 및 상기 제3 스페이서 사이에 개재되며, 상기 제2 스페이서의 유전 상수는, 상기 제1 및 제3 스페이서들 각각의 유전 상수보다 더 작을 수 있다.
상기 제조 방법은, 상기 제2 캐핑 패턴을 덮는 층간 절연막을 형성하는 것; 및 상기 층간 절연막을 관통하는 활성 콘택을 형성하는 것을 더 포함하되, 상기 활성 콘택이 형성될 때 상기 제2 캐핑 패턴의 일부가 식각될 수 있다.
본 발명에 따른 반도체 소자는, 자기 정렬 콘택으로부터 도전 패턴을 효과적으로 보호할 수 있으며, 나아가 콘택과 도전 패턴간에 발생할 수 있는 기생 캐패시턴스를 낮출 수 있다. 이로써, 소자의 동작 속도가 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 2는 도 1의 A-A'선에 따른 단면도이다.
도 3은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 4a, 도 4b 및 도 4c는 각각 도 3의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 5는 도 4a의 M 영역을 확대한 단면도이다.
도 6a 내지 6c는 도 4a의 N 영역을 확대한 단면도들이다.
도 7, 9, 11, 13, 15, 17, 19, 21, 23 및 25는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 8a, 10a, 12a, 14a, 16a, 18a, 20a, 22a, 24a 및 26a는 각각 도 7, 9, 11, 13, 15, 17, 19, 21, 23 및 25의 A-A'선에 따른 단면도들이고, 도 8b, 10b, 12b, 14b, 16b, 18b, 20b, 22b, 24b 및 26b는 각각 도 7, 9, 11, 13, 15, 17, 19, 21, 23 및 25의 B-B'선에 따른 단면도들이며, 도 10c, 12c, 14c, 16c, 18c, 20c, 22c, 24c 및 26c는 각각 도 9, 11, 13, 15, 17, 19, 21, 23 및 25의 C-C'선에 따른 단면도들이다.
도 27은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 28a 및 도 28b 는 각각 도 27의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 29는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 30a 및 도 30b는 각각 도 29의 A-A'선 및 B-B'선에 따른 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다. 도 2는 도 1의 A-A'선에 따른 단면도이다.
도 1 및 도 2를 참조하면, 활성 패턴(AP)을 갖는 기판(100)이 제공될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 SOI(Silicon On Insulator) 기판일 수 있다. 상기 활성 패턴(AP)은 상기 기판(100)의 상부에 위치할 수 있다. 상기 활성 패턴(AP)은, 한 쌍의 소스/드레인 영역들(SD) 및 상기 소스/드레인 영역들(SD) 사이의 채널 영역(CH)을 포함할 수 있다. 상기 소스/드레인 영역들(SD)은, 상기 기판(100)과는 다른 반도체 원소로 도핑된 불순물 영역들일 수 있다.
상기 채널 영역(CH) 상에, 도전 패턴이 배치될 수 있다. 일 예로, 상기 도전 패턴은 상기 활성 패턴(AP)을 가로지르는 게이트 전극(GE)을 포함할 수 있다. 상기 게이트 전극(GE)은, 상기 기판(100)의 상면에 평행한 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 상기 게이트 전극(GE)은, 도핑된 반도체(일 예로, 도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속 질화물(일 예로, 티타늄 질화물, 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극(GE)의 양 측벽들 상에 한 쌍의 스페이서 구조체들(GS)이 각각 배치될 수 있다. 상기 스페이서 구조체들(GS)은 상기 게이트 전극(GE)을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 상기 스페이서 구조체들(GS)의 상면들(GSt)의 높이는 상기 게이트 전극(GE)의 상면(GEt)보다 더 높을 수 있다. 각각의 상기 스페이서 구조체들(GS)은 복수개의 스페이서들(SP1, SP2, SP3)을 포함할 수 있다. 다시 말하면, 상기 복수개의 스페이서들(SP1, SP2, SP3)은 상기 게이트 전극(GE)의 일 측벽 상에 순차적으로 적층된 다중 막(multi-layer)일 수 있다. 구체적으로, 상기 복수개의 스페이서들(SP1, SP2, SP3)은 제1 스페이서(SP1), 제2 스페이서(SP2) 및 제3 스페이서(SP3)를 포함할 수 있다.
상기 제1 내지 제3 스페이서들(SP1, SP2, SP3)의 바닥면들은 서로 실질적으로 공면을 이룰 수 있고, 상기 제1 내지 제3 스페이서들(SP1, SP2, SP3)의 상면들은 서로 실질적으로 공면을 이룰 수 있다. 상기 제2 스페이서(SP2)는 상기 제1 및 제3 스페이서들(SP1, SP3) 사이에 개재될 수 있다. 상기 제2 스페이서(SP2)의 유전 상수는 상기 제1 스페이서(SP1)의 유전 상수보다 작을 수 있고, 또한 상기 제3 스페이서(SP3)의 유전 상수보다 작을 수 있다. 상기 제2 스페이서(SP2)의 폭은, 상기 제1 및 제3 스페이서들(SP1, SP3) 각각의 폭보다 더 클 수 있다. 다시 말하면, 상기 스페이서 구조체(GS) 내에서 상기 제2 스페이서(SP2)의 부피 분율은 상기 제1 및 제3 스페이서들(SP1, SP3) 각각의 부피 분율보다 더 클 수 있다. 상기 제2 스페이서(SP2)의 유전 상수는 상대적으로 낮으므로, 상대적으로 낮은 유전 상수를 갖는 스페이서 구조체(GS)가 구현될 수 있다.
상기 제1 내지 제3 스페이서들(SP1, SP2, SP3)은 각각 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 본 발명의 일 실시예로, 상기 제2 스페이서(SP2)가 상대적으로 작은 유전 상수를 갖게 하기 위해, 상기 제2 스페이서(SP2)는 상기 제1 및 제3 스페이서들(SP1, SP3)보다 더 많은 산소 원자를 함유할 수 있다. 다시 말하면, 상기 제2 스페이서(SP2)의 산소 원자의 농도는, 상기 제1 및 제3 스페이서들(SP1, SP3) 각각의 산소 원자의 농도보다 더 클 수 있다. 일 예로, 상기 제1 및 제3 스페이서들(SP1, SP3)은 각각 SiN을 포함할 수 있고, 상기 제2 스페이서(SP2)는 SiCON을 포함할 수 있다.
상기 게이트 전극(GE)과 상기 채널 영역(CH) 사이, 및 상기 게이트 전극(GE)과 상기 한 쌍의 스페이서 구조체들(GS) 사이에 게이트 유전 패턴(GI)이 개재될 수 있다. 상기 게이트 유전 패턴(GI)은 상기 게이트 전극(GE)을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 상기 게이트 유전 패턴(GI)은 한 쌍의 연장부들(GIe)을 포함할 수 있다. 각각의 상기 연장부들(GIe)은 상기 스페이서 구조체(GS)의 내측벽을 따라 제3 방향(D3)으로 연장될 수 있다. 상기 제3 방향(D3)은 상기 기판(100)의 상면에 수직한 방향일 수 있다. 상기 연장부들(GIe)의 상면들은 상기 스페이서 구조체들(GS)의 상면들(GSt)과 실질적으로 공면을 이룰 수 있다. 다시 말하면, 상기 연장부들(GIe)의 상면들은 상기 게이트 전극(GE)의 상면(GEt)보다 더 높을 수 있다.
상기 게이트 유전 패턴(GI)은 실리콘 산화물, 실리콘 산화질화물 및 실리콘 산화물보다 유전상수가 높은 고유전율 물질 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극(GE)의 상면(GEt)은 상기 스페이서 구조체들(GS)과 상기 게이트 유전 패턴(GI)보다 더 낮게 리세스되므로, 상기 게이트 전극(GE) 상에 제1 리세스 영역(RC1)이 정의될 수 있다. 구체적으로, 상기 제1 리세스 영역(RC1)은 상기 연장부들(GIe)의 내측벽들과 상기 게이트 전극(GE)의 상면(GEt)에 의해 정의될 수 있다.
상기 게이트 전극(GE) 상에 캐핑 구조체(GP)가 배치될 수 있다. 상기 캐핑 구조체(GP)는 상기 게이트 전극(GE)을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 일 예로, 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로의 단면의 관점에서, 상기 캐핑 구조체(GP)는 T 형태를 가질 수 있다 (도 2 참조). 상기 캐핑 구조체(GP)는, 순차적으로 적층된 제1 캐핑 패턴(CP1) 및 제2 캐핑 패턴(CP2)을 포함할 수 있다.
상기 제1 캐핑 패턴(CP1)은 상기 게이트 전극(GE)의 상면 상에 제공될 수 있다. 상기 제1 캐핑 패턴(CP1)은 상기 게이트 전극(GE)과 상기 제2 캐핑 패턴(CP2) 사이에 개재될 수 있다. 또한, 상기 제1 캐핑 패턴(CP1)은 상기 한 쌍의 스페이서 구조체들(GS) 사이에 개재될 수 있다. 상기 제1 캐핑 패턴(CP1)은 상기 제1 리세스 영역(RC1) 내에 제공될 수 있다. 다시 말하면, 상기 제1 캐핑 패턴(CP1)은, 상기 게이트 전극(GE), 상기 제2 캐핑 패턴(CP2) 및 상기 한 쌍의 스페이서 구조체들(GS)에 의해 둘러싸일 수 있다. 상기 제1 캐핑 패턴(CP1)의 상면(CP1t)의 적어도 일부는 상기 스페이서 구조체들(GS)의 상면들(GSt)과 실질적으로 공면을 이룰 수 있다. 다시 말하면, 상기 제1 캐핑 패턴(CP1)의 상면(CP1t)의 적어도 일부는 상기 스페이서 구조체들(GS)의 상면들(GSt)과 실질적으로 동일한 레벨에 위치할 수 있다.
상기 제1 캐핑 패턴(CP1)은, 상기 제2 방향(D2)으로 제1 폭(W1)을 가질 수 있다. 일 예로, 상기 제1 캐핑 패턴(CP1)의 제1 폭(W1)은, 상기 게이트 전극(GE)의 폭과 실질적으로 동일할 수 있다.
상기 제1 캐핑 패턴(CP1)은, 이의 상부에 함몰된 홈(DE)을 가질 수 있다. 상기 홈(DE)은, 상기 제1 방향(D1)으로 연장되는 그루브 형태를 가질 수 있다. 상기 홈(DE)은 상기 제2 방향(D2)으로 제3 폭(W3)을 가질 수 있다. 상기 제3 폭(W3)은 상기 제1 폭(W1)보다 더 작을 수 있다.
상기 제2 캐핑 패턴(CP2)은, 상기 제1 캐핑 패턴(CP1)의 상면(CP1t) 및 상기 스페이서 구조체들(GS)의 상면들(GSt) 상에 제공될 수 있다. 다시 말하면, 상기 제2 캐핑 패턴(CP2)은 상기 제1 캐핑 패턴(CP1)의 상면(CP1t) 및 상기 스페이서 구조체들(GS)의 상면들(GSt)을 모두 덮을 수 있다. 상기 제2 캐핑 패턴(CP2)은, 상기 제1 캐핑 패턴(CP1)의 상면(CP1t) 상으로부터 상기 스페이서 구조체들(GS)의 상면들(GSt) 각각의 상으로 연장될 수 있다. 상기 제2 캐핑 패턴(CP2)의 양 측벽들 각각은, 상기 스페이서 구조체(GS)의 일 측벽과 정렬될 수 있다. 상기 스페이서 구조체(GS)의 상기 일 측벽은, 상기 제3 스페이서(SP3)의 측벽일 수 있다. 상기 제2 캐핑 패턴(CP2)의 양 측벽들 각각과 상기 스페이서 구조체(GS)의 상기 일 측벽은, 제1 층간 절연막(130)에 의해 덮일 수 있다. 상기 제2 캐핑 패턴(CP2)의 상면(CP2t)은, 상기 기판(100)을 덮는 상기 제1 층간 절연막(130)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 제2 캐핑 패턴(CP2)은, 상기 제2 방향(D2)으로 제2 폭(W2)을 가질 수 있다. 일 예로, 상기 제2 캐핑 패턴(CP2)의 제2 폭(W2)은, 상기 제1 캐핑 패턴(CP1)의 제1 폭(W1)보다 더 클 수 있다.
상기 제2 캐핑 패턴(CP2)은, 이의 하부에 상기 기판(100)을 향해 돌출된 돌기(PP)를 가질 수 있다. 상기 돌기(PP)는 상기 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 상기 돌기(PP)는 상기 홈(DE)에 맞물릴 수 있다.
상기 제2 캐핑 패턴(CP2)은 상기 제1 층간 절연막(130)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 특히 플루오로카본(CxFy)을 식각 가스로 이용하는 건식 식각 공정에 있어서, 상기 제2 캐핑 패턴(CP2)은 상기 제1 층간 절연막(130)에 대해 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로, 상기 제1 층간 절연막(130)은 실리콘 산화막을 포함할 수 있으며, 이때 상기 제2 캐핑 패턴(CP2)은 SiON, SiCN, SiCON, SiN 및 Al2O3 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예로, 상기 제1 캐핑 패턴(CP1)은 상기 제2 캐핑 패턴(CP2)과 동일한 물질을 포함할 수 있다. 본 발명의 다른 실시예로, 상기 제1 캐핑 패턴(CP1)은 상기 제2 캐핑 패턴(CP2)과 다른 물질을 포함할 수 있다. 이 경우, 상기 제2 캐핑 패턴(CP2)의 유전 상수는, 상기 제1 캐핑 패턴(CP1)의 유전 상수보다 더 클 수 있다. 일반적으로 상대적으로 유전 상수가 높은 물질의 경우, 상기 제1 층간 절연막(130)을 구성하는 실리콘 산화막에 대한 식각 선택성이 높아질 수 있다. 상기 제1 캐핑 패턴(CP1)은 SiON, SiCN, SiCON, SiN 및 Al2O3 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제1 및 제2 캐핑 패턴들(CP1, CP2)은 모두 SiN을 포함할 수 있다. 다른 예로, 상기 제1 캐핑 패턴(CP1)은 SiCN을 포함하고 상기 제2 캐핑 패턴(CP2)은 SiN을 포함할 수 있다. 또 다른 예로, 상기 제1 캐핑 패턴(CP1)은 SiN을 포함하고 상기 제2 캐핑 패턴(CP2)은 Al2O3를 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 4a, 도 4b 및 도 4c는 각각 도 3의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 도 5는 도 4a의 M 영역을 확대한 단면도이다. 도 6a 내지 6c는 도 4a의 N 영역을 확대한 단면도들이다. 본 예에서는, 앞서 도 1 및 도 2를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략한다.
도 3, 도 4a 내지 도 4c, 도 5 및 도 6a를 참조하면, 기판(100)이 제공될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 SOI(Silicon On Insulator) 기판일 수 있다. 상기 기판(100) 상에 제1 트랜지스터 및 2 트랜지스터(TR1, TR2)가 배치될 수 있다. 상기 제1 및 제2 트랜지스터들(TR1, TR2)은 상기 기판(100)의 일 영역 상에 제공될 수 있다.
본 발명의 일 실시예로, 상기 기판(100)의 상기 일 영역은, 데이터를 저장하기 위한 복수의 메모리 셀들이 형성되는 메모리 셀 영역일 수 있다. 일 예로, 상기 기판(100)의 메모리 셀 영역 상에, 복수의 에스램(SRAM) 셀들을 구성하는 메모리 셀 트랜지스터들이 배치될 수 있다. 상기 제1 및 제2 트랜지스터들(TR1, TR2)은 상기 메모리 셀 트랜지스터들 중 일부일 수 있다.
본 발명의 다른 실시예로, 상기 기판(100)의 상기 일 영역은, 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 일 예로, 상기 기판(100)의 로직 셀 영역 상에 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들이 배치될 수 있다. 상기 제1 및 제2 트랜지스터들(TR1, TR2)은 상기 로직 트랜지스터들 중 일부일 수 있다. 그러나, 본 발명의 실시예들이 이에 제한되는 것은 아니다.
상기 제1 및 제2 트랜지스터들(TR1, TR2)은 서로 다른 도전형의 트랜지스터일 수 있다. 일 예로, 상기 제1 트랜지스터(TR1)는 PMOSFET일 수 있고, 상기 제2 트랜지스터(TR2)는 NMOSFET일 수 있다.
상기 기판(100)은, 이의 상부에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 포함할 수 있다. 상기 제1 활성 패턴(AP1)은 상기 제1 트랜지스터(TR1)의 활성 영역일 수 있으며, 상기 제2 활성 패턴(AP2)은 상기 제2 트랜지스터(TR2)의 활성 영역일 수 있다.
상기 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 상기 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 소자 분리 패턴(ST2)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 한편, 상기 제1 활성 패턴(AP1)의 양 측에 제1 소자 분리 패턴들(ST1)이 배치될 수 있고, 상기 제1 소자 분리 패턴들(ST1)은 상기 제1 활성 패턴(AP1)을 정의할 수 있다. 상기 제2 활성 패턴(AP2)의 양 측에 제1 소자 분리 패턴들(ST1)이 배치될 수 있고, 상기 제1 소자 분리 패턴들(ST1)은 상기 제1 활성 패턴(AP1)을 정의할 수 있다.
도시되진 않았지만, 상기 제1 활성 패턴(AP1)은 복수개로 제공되어, 서로 인접하게 배치될 수 있다. 상기 제2 활성 패턴(AP2)은 복수개로 제공되어, 서로 인접하게 배치될 수 있다. 이 경우, 서로 인접하는 제1 활성 패턴들(AP1) 사이에는 상기 제1 소자 분리 패턴(ST1)이 개재될 수 있고, 서로 인접하는 제2 활성 패턴들(AP2) 사이에도 상기 제1 소자 분리 패턴(ST1)이 개재될 수 있다.
상기 제1 소자 분리 패턴들(ST1)과 상기 제2 소자 분리 패턴들(ST2)은 실질적으로 서로 연결된 하나의 절연막일 수 있다. 상기 제2 소자 분리 패턴들(ST2)의 두께는 상기 제1 소자 분리 패턴들(ST1)의 두께보다 두꺼울 수 있다. 이 경우, 상기 제1 소자 분리 패턴들(ST1)은 상기 제2 소자 분리 패턴들(ST2)과 별도의 공정에 의하여 형성될 수 있다. 다른 예로, 상기 제1 소자 분리 패턴들(ST1)은 상기 제2 소자 분리 패턴들(ST2)과 동시에 형성되고 실질적으로 동일한 두께를 가질 수 있다. 상기 제1 및 제2 소자 분리 패턴들(ST1, ST2)은 상기 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 제1 및 제2 소자 분리 패턴들(ST1, ST2)은 실리콘 산화막을 포함할 수 있다.
상기 제1 및 제2 활성 패턴들(AP1, AP2) 상에, 상기 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 상기 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 배치될 수 있다. 상기 게이트 전극들(GE)은 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 게이트 전극들(GE)은, 상기 제1 방향(D1)으로 연장되면서 상기 제1 및 상기 제2 소자 분리 패턴들(ST1, ST2)도 모두 가로지를 수 있다.
상기 제1 및 제2 활성 패턴들(AP1, AP2)과 상기 게이트 전극들(GE) 사이에 계면막들(IL)이 각각 개재될 수 있다. 각각의 상기 계면막들(IL)은, 상기 활성 패턴(AP1, AP2)의 상부(구체적으로, 후술할 채널 영역(CH))의 상면과 양 측벽들을 직접 덮을 수 있다. 상기 계면막(IL)은 실리콘 산화막을 포함할 수 있다.
도 6a를 다시 참조하면, 상기 계면막(IL)과 상기 게이트 전극(GE) 사이에 게이트 유전 패턴(GI)이 제공될 수 있다. 상기 게이트 전극(GE)의 양 측에 한 쌍의 스페이서 구조체들(GS)이 제공될 수 있다. 상기 게이트 전극(GE) 상에 캐핑 구조체(GP)가 제공될 수 있다. 각각의 상기 스페이서 구조체들(GS)은 제1 내지 제3 스페이서들(SP1, SP2, SP3)을 포함할 수 있다. 상기 캐핑 구조체(GP)는 순차적으로 적층된 제1 캐핑 패턴(CP1) 및 제2 캐핑 패턴(CP2)을 포함할 수 있다. 상기 게이트 전극들(GE), 상기 게이트 유전 패턴(GI), 상기 스페이서 구조체들(GS) 및 상기 캐핑 구조체(GP)에 관한 구체적인 설명은, 앞서 도 1 및 도 2를 참조하여 설명한 것과 유사할 수 있다.
도 3 및 도 4a 내지 도 4c를 다시 참조하면, 상기 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부는, 소스/드레인 영역들(SD) 및 채널 영역들(CH)을 포함할 수 있다. 구체적으로, 상기 게이트 전극들(GE) 각각의 양 측에 상기 소스/드레인 영역들(SD)이 배치될 수 있다. 일 예로, 상기 제1 활성 패턴(AP1)의 상기 소스/드레인 영역들(SD)은 p형의 도전형을 가질 수 있고, 상기 제2 활성 패턴(AP2)의 상기 소스/드레인 영역들(SD)은 n형의 도전형을 가질 수 있다.
한 쌍의 상기 소스/드레인 영역들(SD) 사이에 상기 채널 영역(CH)이 개재될 수 있다. 상기 채널 영역들(CH)은 상기 게이트 전극들(GE)과 수직적으로 중첩될 수 있다. 한편, 도 1에 도시된 게이트 전극(GE)은 채널 영역(CH)의 상면만을 감쌌지만, 본 실시예에 따른 상기 게이트 전극(GE)은 상기 채널 영역(CH)의 양 측벽들 및 상면을 모두 감쌀 수 있다.
상기 소스/드레인 영역들(SD)은, 그 아래의 상기 제1 및 제2 활성 패턴들(AP1, AP2)을 씨드층으로 하여 형성된 에피택시얼 패턴들일 수 있다. 이 경우, 상기 제1 활성 패턴(AP1)의 상기 소스/드레인 영역들(SD)은 상기 채널 영역(CH)에 압축성 스트레인을 제공하는 물질을 포함할 수 있다. 상기 제2 활성 패턴(AP2)의 상기 소스/드레인 영역들(SD)은 상기 채널 영역(CH)에 인장성 스트레인을 제공하는 물질을 포함할 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 제1 활성 패턴(AP1)의 상기 소스/드레인 영역들(SD)은 Si보다 격자 상수가 큰 SiGe를 포함할 수 있다. 상기 제2 활성 패턴(AP2)의 상기 소스/드레인 영역들(SD)은 Si보다 격자 상수가 작은 SiC, 또는 상기 기판(100)과 실질적으로 동일한 격자 상수를 갖는 Si를 포함할 수 있다. 일 단면의 관점에서, 도 4c를 다시 참조하면, 상기 제1 활성 패턴(AP1)의 상기 소스/드레인 영역들(SD)은 상기 제2 활성 패턴(AP2)의 상기 소스/드레인 영역들(SD)과 다른 형상을 가질 수 있다. 이는 상기 제1 활성 패턴(AP1)의 상기 소스/드레인 영역들(SD)과 상기 제2 활성 패턴(AP2)의 상기 소스/드레인 영역들(SD)이 서로 다른 물질로 에피택시얼 성장되었기 때문이다.
상기 기판(100) 상에, 상기 게이트 전극들(GE) 사이를 채우는 제1 층간 절연막(130)이 배치될 수 있다. 상기 제1 층간 절연막(130)의 상면은 상기 캐핑 구조체들(GP)의 상면들과 공면을 이룰 수 있다. 상기 제1 층간 절연막(130) 상에 제2 층간 절연막(140)이 배치될 수 있다. 상기 제1 및 제2 층간 절연막들(130, 140)은 각각 실리콘 산화막을 포함할 수 있다.
적어도 하나의 상기 소스/드레인 영역들(SD)과 전기적으로 연결되는 활성 콘택들(CA)이 제공될 수 있다. 상기 활성 콘택들(CA)은, 상기 제2 층간 절연막(140) 및 상기 제1 층간 절연막(130)을 관통하여 상기 소스/드레인 영역들(SD)과 전기적으로 연결될 수 있다. 상기 활성 콘택들(CA)은, 적어도 하나의 상기 게이트 전극(GE)의 일 측 또는 양 측에 배치될 수 있다. 각각의 상기 활성 콘택들(CA)은, 도전 구조체(185) 및 상기 도전 구조체(185)를 감싸는 배리어 패턴(180)을 포함할 수 있다. 상기 배리어 패턴(180)은 배리어 도전막으로서, 일 예로 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막 중 적어도 하나를 포함할 수 있다. 상기 도전 구조체(185)는 금속막으로서, 일 예로 텅스텐, 티타늄 및 탄탈륨 중 적어도 하나를 포함할 수 있다.
도 4a 및 도 5를 다시 참조하여 상기 활성 콘택(CA)과 접하는 상기 캐핑 구조체(GP)에 대해 상세히 설명한다. 본 발명의 실시예들에 있어서, 상기 활성 콘택(CA)은 자기 정렬 콘택(Self-aligned contact)일 수 있다. 상기 활성 콘택(CA)은 서로 인접하는 한 쌍의 상기 게이트 전극들(GE) 사이에 배치될 수 있다. 상기 활성 콘택(CA)은, 상기 한 쌍의 게이트 전극들(GE) 중 적어도 하나 상의 상기 캐핑 구조체(GP)와 직접 접할 수 있다.
상기 활성 콘택(CA)이 접하는 상기 캐핑 구조체(GP)는, 활성 콘택(CA)이 접하지 않는 다른 캐핑 구조체(GP)와 비교하여, 이의 일부가 제거된 상태일 수 있다. 구체적으로, 상기 활성 콘택(CA)과 접하는 상기 제2 캐핑 패턴(CP2)의 일부가 리세스될 수 있다. 즉, 상기 제2 캐핑 패턴(CP2)은, 상기 활성 콘택(CA)과 접하는 경사진 측벽(ER)을 가질 수 있다.
상기 활성 콘택(CA)으로 인해 상기 제2 캐핑 패턴(CP2)의 일부가 리세스 되므로, 상기 제2 캐핑 패턴(CP2)의 폭(W2)은 높이에 따라 변화할 수 있다. 상기 제2 캐핑 패턴(CP2)은, 상기 기판(100)과 멀어질수록(예를 들어, 제3 방향(D3)) 이의 폭(W2)이 점진적으로 감소할 수 있다. 일 예로, 상기 제2 캐핑 패턴(CP2)의 하부의 폭(W2a)은 상기 제2 캐핑 패턴(CP2)의 상부의 폭(W2b)보다 더 클 수 있다.
상기 활성 콘택(CA)으로 인해, 이와 접하는 상기 스페이서 구조체(GS)의 상부가 리세스될 수 있다. 이로써, 상기 스페이서 구조체(GS)의 상부는 경사진 측벽(ERa)을 가질 수 있다. 상기 제2 캐핑 패턴(CP2)의 경사진 측벽(ER)과 상기 스페이서 구조체(GS)의 경사진 측벽(ERa)은 서로 정렬되어, 연속적으로 경사진 측벽(ER, ERa)을 구성할 수 있다. 상기 활성 콘택(CA)은, 상기 경사진 측벽(ER, ERa)을 따라 아래로 연장되면서 상기 스페이서 구조체(GS)의 일 측벽을 직접 덮을 수 있다.
상기 활성 콘택(CA)의 형성 시 상기 제2 캐핑 패턴(CP2)에 의해 상기 1 내지 제3 스페이서들(SP1, SP2, SP3)이 보호될 수 있다. 상기 제2 스페이서(SP2)는 상대적으로 낮은 유전 상수를 가지므로, 상기 게이트 전극(GE)과 상기 활성 콘택(CA) 사이에서 발생될 수 있는 기생 캐패시턴스를 낮출 수 있다.
상기 제2 캐핑 패턴(CP2)은, 상기 제1 캐핑 패턴(CP1)과 상기 스페이서 구조체(GS)에 의해 상기 게이트 전극(GE)과 수직적으로 이격될 수 있다. 따라서, 상기 제2 캐핑 패턴(CP2)이 상대적으로 높은 유전 상수를 갖는다 할지라도, 상기 게이트 전극(GE)과 상기 활성 콘택(CA) 사이에서 발생될 수 있는 기생 캐패시턴스에 영향을 주지 않을 수 있다.
도 4a, 도 6b 및 6c를 참조하여, 상기 캐핑 구조체(GP)의 다른 예들에 대해 상세히 설명한다.
본 발명의 일 실시예로 먼저 도 4a 및 도 6b를 참조하면, 상기 제1 및 제2 캐핑 패턴들(CP1, CP2) 사이에 절연 패턴(NO)이 개재될 수 있다. 상기 절연 패턴(NO)은, 상기 제1 캐핑 패턴(CP1) 및 상기 스페이서 구조체들(GS) 상에서 형성된 자연 산화막을 포함할 수 있다. 따라서, 상기 절연 패턴(NO)은 상기 제1 캐핑 패턴(CP1)의 상면(CP1t) 및 상기 스페이서 구조체들(GS)의 상면들(GSt)을 직접 덮을 수 있다.
일 예로, 상기 제1 캐핑 패턴(CP1)이 SiN을 포함하는 경우, 상기 절연 패턴(NO)은 SiN 막 상에 형성되는 자연 산화막인 실리콘 산화막을 포함할 수 있다. 그러나, 상기 자연 산화막이 실리콘 산화막으로 제한되는 것은 아니다. 상기 제1 캐핑 패턴(CP1) 및 상기 스페이서 구조체들(GS)의 구성 물질에 따라 상기 자연 산화막의 구성 물질이 다양하게 변경될 수 있다. 일 예로, 상기 제1 캐핑 패턴(CP1)이 Al2O3를 포함할 경우, 상기 절연 패턴(NO)은 Al2O3 막 상에 형성되는 자연 산화막인 알루미늄 산화막을 포함할 수 있다.
본 발명의 다른 실시예로 도 4a 및 도 6c를 참조하면, 상기 제1 캐핑 패턴(CP1)은 실질적으로 평평한 상면(CP1t)을 가질 수 있다. 즉, 앞서 도 1 및 도 2를 참조하여 설명한 제1 캐핑 패턴(CP1)과는 달리, 본 예에 따른 상기 제1 캐핑 패턴(CP1)은 홈(DE)을 갖지 않을 수 있다. 본 예에 따른 상기 제2 캐핑 패턴(CP2)은, 도 1 및 도 2에 나타난 돌기(PP)를 갖지 않을 수 있다. 상기 제1 캐핑 패턴(CP1)의 상면(CP1t)은 상기 스페이서 구조체들(GS)의 상면들(GSt)과 실질적으로 공면을 이룰 수 있다.
도 7, 9, 11, 13, 15, 17, 19, 21, 23 및 25는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 8a, 10a, 12a, 14a, 16a, 18a, 20a, 22a, 24a 및 26a는 각각 도 7, 9, 11, 13, 15, 17, 19, 21, 23 및 25의 A-A'선에 따른 단면도들이고, 도 8b, 10b, 12b, 14b, 16b, 18b, 20b, 22b, 24b 및 26b는 각각 도 7, 9, 11, 13, 15, 17, 19, 21, 23 및 25의 B-B'선에 따른 단면도들이며, 도 10c, 12c, 14c, 16c, 18c, 20c, 22c, 24c 및 26c는 각각 도 9, 11, 13, 15, 17, 19, 21, 23 및 25의 C-C'선에 따른 단면도들이다.
도 7, 도 8a 및 도 8b를 참조하면, 기판(100)의 일 영역에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 형성될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 SOI(Silicon On Insulator) 기판일 수 있다. 본 발명의 일 실시예로, 상기 기판(100)의 상기 일 영역은, 데이터를 저장하기 위한 복수의 메모리 셀들이 형성되는 메모리 셀 영역일 수 있다. 본 발명의 다른 실시예로, 상기 기판(100)의 상기 일 영역은, 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다.
구체적으로, 상기 기판(100)의 상부를 패터닝하여 상기 제1 활성 패턴(AP1)과 상기 제2 활성 패턴(AP2)을 정의하는 제1 트렌치들(TC1)이 형성될 수 있다. 상기 제1 및 제2 활성 패턴들(AP1, AP2)은 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 상기 제1 트렌치들(TC1)을 채우는 제1 소자 분리 패턴들(ST1)이 형성될 수 있다. 상기 제1 소자 분리 패턴들(ST1)은 상기 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출되도록 형성될 수 있다. 다시 말하면, 상기 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 상기 제1 소자 분리 패턴들(ST1)에 대해 수직적으로(제3 방향(D3)) 돌출될 수 있다.
이어서, 상기 기판(100)의 상부를 다시 패터닝하여, 제2 트렌치들(TC2)이 형성될 수 있다. 적어도 하나의 상기 제2 트렌치들(TC2)은, 상기 제1 활성 패턴(AP1)과 상기 제2 활성 패턴(AP2) 사이에 형성될 수 있다. 상기 제2 트렌치들(TC2)이 형성될 때, 상기 제1 소자 분리 패턴들(ST1)의 일부가 제거될 수 있다. 상기 제2 트렌치들(TC2)의 바닥들은 상기 제1 트렌치들(TC1)의 바닥들보다 더 낮을 수 있다. 상기 제2 트렌치들(TC2)을 채우는 제2 소자 분리 패턴들(ST2)이 형성될 수 있다.
일 예로, 상기 제1 소자 분리 패턴들(ST1)과 상기 제2 소자 분리 패턴들(ST2)은 실질적으로 연결된 하나의 절연막일 수 있다. 상기 제1 및 제2 소자 분리 패턴들(ST1, ST2)은 각각 실리콘 산화막을 이용해 형성될 수 있다.
도 9 및 도 10a 내지 도 10c를 참조하면, 상기 기판(100) 상에, 희생 게이트 패턴들(110) 및 이들 상에 각각 배치된 게이트 마스크 패턴들(115)이 형성될 수 있다. 상기 희생 게이트 패턴들(110)은, 상기 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 상기 제1 방향(D1)으로 연장되도록 형성될 수 있다. 각각의 상기 희생 게이트 패턴들(110)은, 상기 활성 패턴(AP1, AP2)의 상부의 상면 및 양 측벽들을 덮을 수 있다. 또한, 각각의 상기 희생 게이트 패턴들(110)은 상기 제1 및 제2 소자 분리 패턴들(ST1, ST2)의 상면들의 일부를 덮을 수 있다.
상기 희생 게이트 패턴들(110) 및 상기 게이트 마스크 패턴들(115)을 형성하는 것은, 상기 기판(100) 상에 상기 제1 및 제2 활성 패턴들(AP1, AP2)을 덮는 희생 게이트막 및 게이트 마스크막을 순차적으로 형성하는 것, 및 이들을 순차적으로 패터닝하는 것을 포함할 수 있다. 상기 희생 게이트막은 폴리 실리콘을 포함할 수 있다. 상기 게이트 마스크막은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
도 11 및 도 12a 내지 도 12c를 참조하면, 상기 희생 게이트 패턴들(110) 각각의 양 측벽들을 덮는 한 쌍의 스페이서 구조체들(GS)이 형성될 수 있다. 상기 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들에 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 희생 게이트 패턴들(110) 각각의 양측에 위치하도록 형성될 수 있다. 상기 소스/드레인 영역들(SD) 사이에 채널 영역들(CH)이 정의될 수 있다.
구체적으로, 상기 스페이서 구조체들(GS)을 형성하는 것은, 상기 기판(100) 상에 상기 희생 게이트 패턴들(110) 및 상기 게이트 마스크 패턴들(115)을 콘포말하게 덮는 게이트 스페이서막을 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 CVD 또는 ALD와 같은 증착 공정에 의해 형성될 수 있다.
상기 게이트 스페이서막은 순차적으로 적층된 다중 막(multi-layer)일 수 있다. 상기 다중 막은 각각 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 이용해 형성될 수 있다. 일 예로, 각각의 상기 스페이서 구조체들(GS)은 제1 스페이서(SP1), 제2 스페이서(SP2) 및 제3 스페이서(SP3)를 포함할 수 있다 (도 6a 참조). 이때, 상기 제2 스페이서(SP2)는 상기 제1 및 제3 스페이서들(SP1, SP3)보다 유전 상수가 작은 물질로 형성될 수 있다. 한편 일 예로 상기 제3 스페이서(SP3)는, 상기 제1 및 제2 스페이서들(SP1, SP2)이 형성되고 및 상기 소스/드레인 영역들(SD)이 형성된 이후에 형성될 수 있다. 다른 예로 상기 제1 내지 제3 스페이서들(SP1, SP2, SP3)은 동시에 형성될 수 있다.
구체적으로, 상기 소스/드레인 영역들(SD)을 형성하는 것은, 상기 희생 게이트 패턴들(110) 각각의 양 측의 상기 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 제거하는 것, 및 제거되어 노출된 상기 제1 및 제2 활성 패턴들(AP1, AP2)의 일부들을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 상기 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 제거하는 것은, 상기 게이트 마스크 패턴들(115) 및 상기 스페이서 구조체들(GS)을 식각 마스크로 하는 습식 식각 공정을 포함할 수 있다.
상기 제1 활성 패턴(AP1)의 상기 소스/드레인 영역들(SD)은, 그들 사이에 개재된 상기 채널 영역들(CH)에 압축성 스트레인을 제공할 수 있도록 형성될 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 제1 활성 패턴(AP1)의 상기 소스/드레인 영역들(SD)은 SiGe로 형성될 수 있다. 상기 에피택시얼 성장 공정과 동시에 또는 에피택시얼 성장 공정 후, 상기 제1 활성 패턴(AP1)의 상기 소스/드레인 영역들(SD)에 p형의 불순물이 도핑될 수 있다.
한편, 상기 제2 활성 패턴(AP2)의 상기 소스/드레인 영역들(SD)은, 그들 사이에 개재된 상기 채널 영역들(CH)에 인장성 스트레인을 제공할 수 있도록 형성될 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 제2 활성 패턴(AP2)의 상기 소스/드레인 영역들(SD)은 SiC 또는 Si로 형성될 수 있다. 상기 에피택시얼 성장 공정과 동시에 또는 에피택시얼 성장 공정 후, 상기 제2 활성 패턴(AP2)의 상기 소스/드레인 영역들(SD)에 n형의 불순물이 도핑될 수 있다.
일 예로, 상기 제1 활성 패턴(AP1)의 상기 소스/드레인 영역들(SD)과 상기 제2 활성 패턴(AP2)의 상기 소스/드레인 영역들(SD)은 서로 다른 물질로 에피택시얼 성장되었기 때문에, 이들의 형태 및 크기는 서로 다르게 형성될 수 있다.
도 13 및 도 14a 내지 도 14c를 참조하면, 상기 기판(100)의 전면 상에 제1 층간 절연막(130)이 형성될 수 있다. 일 예로, 상기 제1 층간 절연막(130)은 실리콘 산화막으로 형성될 수 있다. 이어서, 상기 희생 게이트 패턴들(110)의 상면들이 노출될 때까지 상기 제1 층간 절연막(130)을 평탄화하는 공정이 수행될 수 있다. 상기 평탄화 공정은 에치백(etch back) 및/또는 CMP(chemical mechanical polishing) 공정을 포함할 수 있다. 상기 제1 층간 절연막(130)을 평탄화할 때, 상기 게이트 마스크 패턴들(115)이 함께 제거될 수 있다.
노출된 상기 희생 게이트 패턴들(110)을 제거하여, 상기 한 쌍의 스페이서 구조체들(GS) 사이에서 상기 채널 영역(CH)을 노출하는 게이트 트렌치(GT)가 형성될 수 있다. 상기 게이트 트렌치들(GT)은 상기 희생 게이트 패턴들(110)을 선택적으로 제거하는 식각 공정을 수행하여 형성될 수 있다.
도 15 및 도 16a 내지 도 16c를 참조하면, 노출된 상기 채널 영역들(CH) 상에 플라즈마를 이용한 산화 공정을 수행하여, 상기 채널 영역들(CH)로부터 계면막들(IL)을 각각 성장시킬 수 있다. 상기 계면막들(IL)은, 노출된 상기 채널 영역들(CH)의 열적 산화(Thermal Oxidation) 및/또는 화학적 산화(Chemical Oxidation)의 결과물일 수 있다. 상기 산화 공정은 산소(O2), 오존(O3) 및 수증기(H2O) 중 적어도 하나의 플라즈마를 이용할 수 있다. 상기 계면막들(IL)은 실리콘 산화막을 포함할 수 있다.
각각의 상기 게이트 트렌치들(GT)을 순차적으로 채우는 게이트 유전 패턴(GI) 및 게이트 전극(GE)이 형성될 수 있다. 구체적으로, 상기 게이트 트렌치들(GT) 내에 게이트 유전막이 형성되어, 상기 게이트 트렌치들(GT)의 일부를 채울 수 있다. 상기 게이트 유전막은 상기 채널 영역들(CH)의 상면들과 양 측벽들을 덮도록 형성될 수 있다. 일 예로, 상기 게이트 유전막은 실리콘 산화물, 실리콘 산화질화물 및 실리콘 산화물보다 유전상수가 높은 고유전율 물질 중 적어도 하나로 형성될 수 있다.
상기 게이트 유전막 상에 게이트 도전막이 형성되어, 상기 게이트 트렌치들(GT)의 잔부를 모두 채울 수 있다. 일 예로, 상기 게이트 도전막은 도핑된 반도체, 도전성 금속 질화물 및 금속 중 적어도 하나로 형성될 수 있다. 차례로 적층된 상기 게이트 유전막 및 상기 게이트 도전막을 평탄화하여, 각각의 상기 게이트 트렌치들(GT) 내에 상기 게이트 유전 패턴(GI) 및 상기 게이트 전극(GE)이 형성될 수 있다.
상기 게이트 전극들(GE)을 리세스하여, 상기 게이트 전극들(GE) 상에 제1 리세스 영역들(RC1)이 각각 정의될 수 있다. 다시 말하면, 상기 게이트 전극들(GE)의 상면들이 상기 스페이서 구조체(GS)의 상면들 및 상기 게이트 유전 패턴들(GI)의 상면들보다 더 낮아질 수 있다. 각각의 상기 제1 리세스 영역들(RC1)은, 상기 게이트 유전 패턴(GI)의 내측벽들과 상기 게이트 전극(GE)의 상면에 의해 정의될 수 있다. 상기 게이트 전극들(GE)을 리세스하는 것은, 상기 게이트 전극들(GE)을 선택적으로 식각하는 것을 포함할 수 있다.
도 17 및 도 18a 내지 도 18c를 참조하면, 상기 제1 층간 절연막(130) 상에 제1 캐핑막(150)이 형성될 수 있다. 상기 제1 캐핑막(150)은 상기 제1 리세스 영역들(RC1)을 채울 수 있다. 상기 제1 리세스 영역들(RC1)로 인해, 상기 제1 캐핑막(150)의 상부에는 함몰된 영역들(DEa)이 형성될 수 있다. 상기 제1 캐핑막(150)은 SiON, SiCN, SiCON, SiN 및 Al2O3 중 적어도 하나로 형성될 수 있다.
도 19 및 도 20a 내지 도 20c를 참조하면, 상기 제1 캐핑막(150)을 식각하여, 상기 게이트 전극들(GE) 상에 제1 캐핑 패턴들(CP1)이 각각 형성될 수 있다. 상기 제1 캐핑 패턴들(CP1)은 상기 제1 리세스 영역들(RC1)을 각각 채울 수 있다.
상기 제1 캐핑막(150)은, 상기 제1 캐핑 패턴들(CP1)의 상면들의 높이가 상기 제1 층간 절연막(130)의 상면보다 더 낮아지도록 식각될 수 있다. 한편, 상기 제1 캐핑막(150)을 식각할 때, 상기 스페이서 구조체들(GS) 및 상기 게이트 유전 패턴들(GI)도 함께 식각될 수 있다. 따라서, 상기 스페이서 구조체들(GS)의 상면들 및 상기 게이트 유전 패턴들(GI)의 상면들의 높이는 상기 제1 층간 절연막(130)의 상면보다 더 낮아질 수 있다. 일 예로, 상기 제1 캐핑 패턴(CP1)의 상면의 적어도 일부는 상기 스페이서 구조체들(GS)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다.
상기 제1 캐핑막(150)의 상부에 형성된 상기 함몰된 영역들(DEa)에 의해, 상기 제1 캐핑 패턴들(CP1)의 상부들에 함몰된 홈들(DE)이 각각 형성될 수 있다. 이는 상기 제1 캐핑막(150)이 건식 식각으로 이방성 식각됨으로써, 상기 제1 캐핑 패턴들(CP1)이 형성됐기 때문이다.
한편, 다른 예로, 상기 제1 캐핑막(150)을 평탄화한 뒤 상기 식각 공정을 수행하는 경우, 상기 제1 캐핑막(150)의 상부에 형성된 상기 함몰된 영역들(DEa)이 제거될 수 있다. 이 경우, 상기 제1 캐핑 패턴들(CP1)은 상기 홈들(DE) 없이, 실질적으로 평탄한 상면들을 가질 수 있다 (도 6c 참조).
상기 식각 공정으로 인해 상기 스페이서 구조체들(GS), 상기 게이트 유전 패턴들(GI) 및 상기 제1 캐핑 패턴들(CP1)이 상기 제1 층간 절연막(130)의 상면보다 더 낮아짐으로써, 제2 리세스 영역들(RC2)이 형성될 수 있다. 각각의 상기 제2 리세스 영역들(RC2)은, 상기 한 쌍의 스페이서 구조체들(GS)의 상면들, 상기 게이트 유전 패턴(GI)의 상면, 및 상기 제1 캐핑 패턴(CP1)의 상면을 노출할 수 있다.
일 예로, 노출된 상기 스페이서 구조체들(GS)의 상면들, 상기 게이트 유전 패턴(GI)의 상면, 및 상기 제1 캐핑 패턴(CP1)의 상면 상에 절연 패턴(NO)이 형성될 수 있다. 상기 절연 패턴(NO)은, 노출된 막들이 공기와 접촉하면서 자연스럽게 형성되는 자연 산화막을 포함할 수 있다 (도 6b 참조).
도 21 및 도 22a 내지 도 22c를 참조하면, 상기 제1 층간 절연막(130) 상에 제2 캐핑막(160)이 형성될 수 있다. 상기 제2 캐핑막(160)은 상기 제2 리세스 영역들(RC2)을 채울 수 있다. 상기 제2 캐핑막(160)은 상기 제1 층간 절연막(130)에 대해 식각 선택성이 있는 물질로 형성될 수 있다. 일 예로, 상기 제2 캐핑막(160)은 SiON, SiCN, SiCON, SiN 및 Al2O3 중 적어도 하나로 형성될 수 있다. 본 발명의 일 실시예로, 상기 제2 캐핑막(160)은 상기 제1 캐핑 패턴들(CP1)과 동일한 물질로 형성될 수 있다. 본 발명의 다른 실시예로, 상기 제2 캐핑막(160)은 상기 제1 캐핑 패턴들(CP1)과 다른 물질로 형성될 수 있다. 이 경우, 상기 제2 캐핑막(160)의 유전 상수는, 상기 제1 캐핑 패턴들(CP1)의 유전 상수보다 더 클 수 있다.
도 23 및 도 24a 내지 도 24c를 참조하면, 상기 제1 층간 절연막(130)의 상면이 노출될 때까지 상기 제2 캐핑막(160)을 평탄화하는 공정이 수행될 수 있다. 상기 평탄화 공정은 에치백 및/또는 CMP 공정을 포함할 수 있다. 이로써, 상기 제2 리세스 영역들(RC2) 내에 제2 캐핑 패턴들(CP2) 이 각각 형성될 수 있다. 상기 제1 캐핑 패턴(CP1)과 상기 제2 캐핑 패턴(CP2)은 캐핑 구조체(GP)를 구성할 수 있다. 상기 제2 캐핑 패턴(CP2)은 상기 제1 캐핑 패턴(CP1)의 상면 및 상기 한 쌍의 스페이서 구조체들(GS)의 상면들을 모두 덮도록 형성될 수 있다. 즉, 상기 제2 캐핑 패턴(CP2)은 상기 제1 캐핑 패턴(CP1)보다 더 큰 폭을 갖도록 형성될 수 있다. 상기 제2 캐핑 패턴(CP2)은 상기 제1 캐핑 패턴(CP1)을 사이에 두고 상기 게이트 전극(GE)과 이격되도록 형성될 수 있다.
도 25 및 도 26a 내지 도 26c를 참조하면, 상기 제1 층간 절연막(130) 상에 제2 층간 절연막(140)이 형성될 수 있다. 일 예로, 상기 제2 층간 절연막(140)은 실리콘 산화막으로 형성될 수 있다.
이어서, 적어도 하나의 상기 게이트 전극들(GE)의 일측 또는 양측에 콘택 홀들(CAH)이 형성될 수 있다. 구체적으로, 상기 제2 층간 절연막(140) 상에 포토레지스트 패턴(PR)이 형성될 수 있다. 상기 포토레지스트 패턴(PR)은 상기 콘택 홀들(CAH)의 위치를 정의하는 개구부들을 포함할 수 있다. 각각의 상기 개구부들은 상기 소스/드레인 영역(SD)과 수직적으로 중첩될 수 있다. 각각의 상기 개구부들은 상기 소스/드레인 영역(SD)보다 더 큰 평면적을 갖도록 형성될 수 있다. 상기 포토레지스트 패턴(PR)을 식각 마스크로 상기 제1 및 제2 층간 절연막들(130, 140)을 식각하여, 상기 소스/드레인 영역들(SD)을 노출하는 콘택 홀들(CAH)이 형성될 수 있다.
상기 콘택 홀들(CAH)을 형성하기 위한 식각 공정은, 상기 제1 및 제2 층간 절연막들(130, 140)을 선택적으로 식각할 수 있는 건식 식각 공정일 수 있다. 일 예로, 상기 식각 공정은, 플루오로카본(CxFy)을 식각 가스로 이용할 수 있다.
본 발명의 일 실시예로, 상기 포토레지스트 패턴(PR)의 상기 개구부들 각각은, 서로 인접하는 상기 게이트 전극들(GE) 사이의 간격보다 더 큰 폭을 갖도록 형성될 수 있다 (도 26a 참조). 한편, 상기 식각 공정 동안 상기 캐핑 구조체(GP)의 일부 및 상기 스페이서 구조체(GS)의 일부만이 식각되고, 나머지 부분들은 그대로 잔류할 수 있다. 따라서, 상기 콘택 홀(CAH)은 이와 인접하는 상기 게이트 전극들(GE)은 노출시키지 않으면서 상기 소스/드레인 영역(SD)만을 선택적으로 노출시킬 수 있다. 즉, 상기 콘택 홀들(CAH)은 자기 정렬적으로 형성될 수 있다. 상기 캐핑 구조체(GP)의 일부가 식각되면서, 상기 캐핑 구조체(GP)는 경사진 측벽(ER)을 가질 수 있다.
상기 스페이서 구조체(GS)는, 상기 게이트 전극(GE)과 후술할 활성 콘택(CA)간의 기생 캐패시턴스를 줄이기 위해 이의 내부에 저유전 물질(예를 들어, 제2 스페이서(SP2))을 포함할 수 있다. 그러나, 상기 저유전 물질로 인해 상기 스페이서 구조체(GS)의 식각 저항성은 상대적으로 낮아질 수 있고, 따라서 상기 콘택 홀들(CAH)의 식각 공정 동안 쉽게 제거될 가능성이 있다.
한편, 본 발명의 상기 제2 캐핑 패턴(CP2)은 상기 스페이서 구조체(GS)의 상면을 완전히 덮도록 형성될 수 있기 때문에, 상기 콘택 홀들(CAH)의 식각 공정 동안 상기 스페이서 구조체(GS)를 효과적으로 보호할 수 있다. 일 예로, 상기 제2 캐핑 패턴(CP2)은 실리콘 산화막에 대한 식각 선택성이 큰 고유전 물질(예를 들어, Al2O3)로 형성될 수 있다. 따라서, 상기 식각 공정에 대한 상기 제2 캐핑 패턴(CP2)의 식각 저항성은 상대적으로 높을 수 있다. 한편, 상기 제2 캐핑 패턴(CP2)은 상기 제1 캐핑 패턴(CP1)과 상기 스페이서 구조체(GS)에 의해 상기 게이트 전극(GE)과 이격되어 형성될 수 있기 때문에, 고유전 물질을 포함한다 할지라도 기생 캐패시턴스에 영향을 주지 않을 수 있다. 다른 예로, 상기 제2 캐핑 패턴(CP2)이 상기 제1 캐핑 패턴(CP1)과 동일한 물질(예를 들어, SiN)로 형성될 수 있다. 그러나, 상기 제2 캐핑 패턴(CP2)은 상기 제1 캐핑 패턴(CP1)보다 더 큰 부피를 갖기 때문에, 이의 물리적 구조 상 상기 식각 공정에 대한 식각 저항성이 상대적으로 높을 수 있다.
도 3 및 도 4a 내지 도 4c를 다시 참조하면, 상기 콘택 홀들(CAH)을 채우는 활성 콘택들(CA)이 각각 형성될 수 있다. 각각의 활성 콘택들(CA)은, 배리어 패턴(180) 및 도전 구조체(185)를 포함할 수 있다. 상기 배리어 패턴(180)은 배리어 도전막일 수 있고, 일 예로, 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막 중 적어도 하나로 형성될 수 있다. 상기 도전 구조체(185)는 금속막일 수 있고, 일 예로, 텅스텐, 티타늄 및 탄탈륨 중 적어도 하나로 형성될 수 있다.
도시되지는 않았지만, 후속으로 상기 제2 층간 절연막(140) 상에 상기 활성 콘택들(CA)과 각각 접속하는 배선들이 형성될 수 있다. 상기 배선들은 도전 물질을 포함할 수 있다.
도 27은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 28a 및 도 28b 는 각각 도 27의 A-A'선 및 B-B'선에 따른 단면도들이다. 본 예에서는, 앞서 도 3, 4a 내지 4c, 5, 및 6a 내지 6c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략한다.
도 27, 도 28a 및 도 28b를 참조하면, 기판(100)이 제공될 수 있다. 상기 기판(100) 상에 제1 트랜지스터(TR1) 및 2 트랜지스터(TR2)가 배치될 수 있다. 상기 기판(100) 상에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 배치될 수 있다. 상기 제1 활성 패턴(AP1)은 상기 제1 트랜지스터(TR1)의 활성 영역일 수 있으며, 상기 제2 활성 패턴(AP2)은 상기 제2 트랜지스터(TR2)의 활성 영역일 수 있다.
상기 제1 및 제2 활성 패턴들(AP1, AP2) 상에, 상기 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 게이트 전극들(GE)이 배치될 수 있다. 상기 게이트 전극(GE)의 측벽 및 바닥면을 따라 연장되는 게이트 유전 패턴(GI), 상기 게이트 유전 패턴(GI)을 사이에 두고 상기 게이트 전극(GE)과 이격되는 한 쌍의 스페이서 구조체들(GS), 및 상기 게이트 전극(GE) 상의 캐핑 구조체(GP)를 포함할 수 있다. 상기 게이트 유전 패턴(GI)의 상면 및 상기 게이트 전극(GE)의 상면은, 상기 캐핑 구조체(GP)의 바닥면과 접할 수 있다. 상기 게이트 전극들(GE), 상기 게이트 유전 패턴(GI), 상기 스페이서 구조체들(GS) 및 상기 캐핑 구조체(GP)에 관한 구체적인 설명은, 앞서 도 3, 4a 내지 4c, 5, 및 6a 내지 6c를 참조하여 설명한 것과 유사할 수 있다.
각각의 상기 제1 및 제2 활성 패턴들(AP1, AP2)은, 소스/드레인 영역들(SD) 및 채널 영역들(CH)을 포함할 수 있다. 각각의 상기 채널 영역들(CH)은, 수직적으로 적층된 복수의 반도체 패턴들(NS)을 포함할 수 있다. 상기 반도체 패턴들(NS)은 상기 기판(100)의 상면에 수직한 방향(D3)으로 서로 이격될 수 있다. 각각의 상기 소스/드레인 영역들(SD)은 상기 반도체 패턴들(NS)의 측벽들과 직접 접촉할 수 있다. 다시 말하면, 상기 반도체 패턴들(NS)은 이들의 양 측의 상기 소스/드레인 영역들(SD)을 서로 연결할 수 있다. 도 28a를 다시 참조하면, 상기 반도체 패턴들(NS)은 3개로 예시되어 있으나, 이들의 개수는 특별히 제한되지 않는다. 일 예로, 상기 반도체 패턴들(NS)은 Si, SiGe 및 Ge 중 적어도 하나를 포함할 수 있다. 한편, 상기 반도체 패턴들(NS)은 서로 동일한 두께를 가질 수 있으나, 이에 한정되지 않는다.
앞서 설명한 바와 같이, 상기 게이트 전극(GE) 및 상기 게이트 유전 패턴(GI)은 상기 채널 영역(CH)을 덮으며 상기 제1 방향(D1)으로 연장될 수 있다. 보다 구체적으로, 상기 게이트 전극(GE) 및 상기 게이트 유전 패턴(GI)은 상기 반도체 패턴들(NS) 사이의 공간들을 채울 수 있다. 여기서, 상기 게이트 유전 패턴(GI)은 상기 반도체 패턴들(NS)과 직접 접할 수 있으며, 상기 게이트 전극(GE)은 상기 게이트 유전 패턴(GI)을 사이에 두고 상기 반도체 패턴들(NS)과 이격될 수 있다.
앞서 도 3 및 4a 내지 4c를 참조하여 설명한 제1 및 제2 트랜지스터들(TR1, TR2)은 트리-게이트(Tri-gate)형 전계 효과 트랜지스터(즉, FinFET)이다. 한편, 본 실시예에 따른 상기 게이트 전극(GE)은 상기 반도체 패턴들(NS) 각각의 외주면을 둘러쌀 수 있다. 즉, 상기 제1 및 제2 트랜지스터들(TR1, TR2) 각각은, 상기 게이트 전극(GE)에 의하여 그의 외주면이 둘러싸인 채널 영역(CH)을 포함하는 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터일 수 있다.
상기 소스/드레인 영역들(SD)과 상기 게이트 전극(GE) 사이에 배리어 절연 패턴들(BP)이 제공될 수 있다. 상기 배리어 절연 패턴들(BP)은 상기 반도체 패턴들(NS)을 사이에 두고 서로 이격될 수 있다. 상기 배리어 절연 패턴들(BP)은 상기 게이트 유전 패턴(GI)과 직접 접할 수 있다. 상기 배리어 절연 패턴들(BP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 소스/드레인 영역들(SD)은 상기 반도체 패턴들(NS) 및 상기 기판(100)을 씨드층으로 하여 형성된 에피택시얼 패턴들일 수 있다. 상기 제1 트랜지스터(TR1)가 PMOSFET인 경우, 상기 제1 활성 패턴(AP1)의 상기 소스/드레인 영역들(SD)은 상기 채널 영역(CH)에 압축성 스트레인을 제공하는 반도체 물질을 포함할 수 있다. 상기 제2 트랜지스터(TR2)가 NMOSFET인 경우, 상기 제2 활성 패턴(AP2)의 상기 소스/드레인 영역들(SD)은 상기 채널 영역(CH)에 인장성 스트레인을 제공하는 반도체 물질을 포함할 수 있다.
상기 기판(100) 상에, 상기 게이트 전극들(GE)을 덮는 제1 및 제2 층간 절연막들(130, 140)이 제공될 수 있다. 상기 제1 및 제2 층간 절연막들(130, 140)을 관통하여, 상기 소스/드레인 영역들(SD)과 전기적으로 연결되는 활성 콘택들(CA)이 제공될 수 있다. 적어도 하나의 상기 활성 콘택들(CA)은 자기 정렬 콘택(Self-aligned contact)일 수 있다. 상기 활성 콘택(CA)은 상기 캐핑 구조체(GP)와 직접 접할 수 있다. 상기 캐핑 구조체(GP)는, 상기 활성 콘택(CA)과 접하는 경사진 측벽(ER)을 가질 수 있다.
도 29는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 30a 및 도 30b는 각각 도 29의 A-A'선 및 B-B'선에 따른 단면도들이다. 본 예에서는, 앞서 도 1 및 도 2를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략한다.
도 29, 도 30a 및 도 30b를 참조하면, 기판(100)에 활성 패턴들(AP)을 정의하는 소자 분리 패턴들(ST)이 제공될 수 있다. 일 예로, 상기 소자 분리 패턴들(ST)은 실리콘 산화막을 포함할 수 있다. 평면적 관점에서, 상기 활성 패턴들(AP)의 각각은 바(bar) 형태를 가지고, 제3 방향(D3)으로의 장축을 가질 수 있다. 상기 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2) 모두에 교차할 수 있다. 상기 제1 내지 제3 방향들(D1, D2, D3)은 모두 상기 기판(100)의 상면에 평행한 방향들일 수 있으며, 상기 제2 방향(D2)는 상기 제1 방향(D1)과 교차하는 방향일 수 있다.
상기 기판(100) 내에 상기 활성 패턴들(AP)을 가로지르는 게이트 라인들(GL)이 제공될 수 있다. 상기 게이트 라인들(GL)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)을 따라 배열될 수 있다. 상기 게이트 라인들(GL)은 상기 기판(100) 내에 매립될 수 있다. 상기 게이트 라인들(GL)은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
게이트 절연 패턴들(104)이 상기 게이트 라인들(GL)과 상기 활성 패턴들(AP) 사이, 및 상기 게이트 라인들(GL)과 상기 소자 분리 패턴들(ST) 사이에 개재될 수 있다. 상기 게이트 절연 패턴들(104)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
상기 게이트 라인들(GL)의 상면들 상에 마스크 패턴들(108)이 각각 제공될 수 있다. 상기 마스크 패턴들(108)의 각각의 상면은 상기 기판(100)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 마스크 패턴들(108)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
각각의 상기 활성 패턴들(AP)에 제1 불순물 영역(SD1), 및 상기 제1 불순물 영역(SD1)을 사이에 두고 서로 이격되는 제2 불순물 영역들(SD2)이 제공될 수 있다. 상기 제1 불순물 영역(SD1)은 서로 이웃하는 한 쌍의 게이트 라인들(GL) 사이의 상기 활성 패턴(AP) 내에 배치될 수 있다. 상기 제2 불순물 영역들(SD2)은 상기 한 쌍의 게이트 라인들(GL)의 양 측의 상기 활성 패턴(AP) 내에 각각 배치될 수 있다. 즉, 상기 제2 불순물 영역들(SD2)은 상기 한 쌍의 게이트 라인들(GL)을 사이에 두고 서로 이격될 수 있다. 상기 제1 불순물 영역(SD1)은 상기 제2 불순물 영역들(SD2)보다 상기 기판(100) 내부로 깊이 연장될 수 있다. 상기 제1 불순물 영역(SD1)은 상기 제2 불순물 영역(SD2)과 동일한 도전형의 불순물을 포함할 수 있다.
상기 활성 패턴들(AP)의 상기 제1 불순물 영역들(SD1)을 가로지르는 도전 패턴들이 배치될 수 있다. 상기 도전 패턴들은 비트 라인들(BL)을 포함할 수 있다. 상기 비트 라인들(BL)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)을 따라 배열될 수 있다. 각각의 상기 비트 라인들(BL)은 상기 제1 불순물 영역(SD1)에 전기적으로 연결될 수 있다. 일 예로, 상기 비트 라인들(BL)은 도핑된 반도체, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
상기 비트 라인들(BL) 각각의 양 측벽들 상에 한 쌍의 스페이서 구조체들(GS)이 각각 배치될 수 있다. 각각의 상기 비트 라인들(BL) 상에 캐핑 구조체(GP)가 배치될 수 있다. 그 외, 상기 비트 라인(BL), 상기 스페이서 구조체(GS) 및 상기 캐핑 구조체(GP)에 관한 구체적인 설명은 앞서 도 1 및 도 2를 참조하여 설명한 게이트 전극(GE), 스페이서 구조체(GS) 및 캐핑 구조체(GP)와 각각 유사할 수 있다.
상기 기판(100) 상에 제1 층간 절연막(130) 및 제2 층간 절연막(140)이 제공될 수 있다. 상기 제1 및 제2 층간 절연막들(130, 140)을 관통하여, 상기 제2 불순물 영역들(SD2)과 각각 전기적으로 연결되는 활성 콘택들(CA)이 제공될 수 있다. 적어도 하나의 상기 활성 콘택들(CA)은 자기 정렬 콘택(Self-aligned contact)일 수 있다. 상기 활성 콘택(CA)은 상기 캐핑 구조체(GP)와 직접 접할 수 있다. 상기 캐핑 구조체(GP)는, 상기 활성 콘택(CA)과 접하는 경사진 측벽(ER)을 가질 수 있다.
상기 제2 층간 절연막(140) 상에 상기 활성 콘택들(CA)에 각각 연결되는 랜딩 패드들(LP)이 제공될 수 있다. 상기 랜딩 패드들(LP)은 상기 기판(100) 상에 이차원적으로 배열될 수 있다. 상기 랜딩 패드들(LP)은 상기 활성 콘택들(CA)과 각각 수직적으로 일부 중첩될 수 있다. 상기 랜딩 패드들(LP)은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 도핑된 반도체 물질, 금속, 및 금속-반도체 화합물 중 어느 하나일 수 있다. 상기 랜딩 패드들(LP) 사이를 채우는 제3 층간 절연막(145)이 제공될 수 있다.
상기 제3 층간 절연막(145) 상에 상기 랜딩 패드들(LP)에 각각 연결되는 정보 저장 요소들(DS)이 배치될 수 있다. 상기 정보 저장 요소들(DS)은 데이터를 저장할 수 있는 메모리 요소들일 수 있다. 이때, 상기 활성 패턴들(AP) 및 상기 게이트 라인들(GL)을 포함하는 전계 효과 트랜지스터들은 스위칭 소자들로 각각 사용될 수 있다. 일 예로, 각각의 상기 정보 저장 요소들(DS)은, 캐패시터를 이용한 메모리 요소, 자기터널접합 패턴(MTJ patterns; Magnetic Tunnel Junction pattern)을 이용한 메모리 요소, 또는 상 변화 물질을 포함하는 가변 저항체를 이용한 메모리 요소일 수 있다.

Claims (20)

  1. 활성 패턴을 갖는 기판;
    상기 활성 패턴을 가로지르는 도전 패턴;
    상기 도전 패턴의 적어도 일 측벽 상의 스페이서 구조체; 및
    상기 도전 패턴 상의 캐핑 구조체를 포함하되,
    상기 캐핑 구조체는, 제1 캐핑 패턴 및 제2 캐핑 패턴을 포함하고,
    상기 제2 캐핑 패턴은, 상기 제1 캐핑 패턴의 상면 상으로부터 상기 스페이서 구조체의 상면 상으로 연장되는 반도체 소자.
  2. 제1항에 있어서,
    상기 스페이서 구조체는 한 쌍으로 제공되어, 상기 도전 패턴의 양 측벽들 상에 각각 배치되고,
    상기 제1 캐핑 패턴은, 상기 한 쌍의 스페이서 구조체들 사이에 개재된 반도체 소자.
  3. 제1항에 있어서,
    상기 스페이서 구조체의 상기 상면은, 상기 도전 패턴의 상면보다 더 높은 반도체 소자.
  4. 제1항에 있어서,
    상기 도전 패턴은 제1 방향으로 연장되고,
    상기 제1 및 제2 캐핑 패턴들은 상기 도전 패턴을 따라 상기 제1 방향으로 연장되며,
    상기 제2 캐핑 패턴의 제2 방향으로의 폭은, 상기 제1 캐핑 패턴의 상기 제2 방향으로의 폭보다 더 크고,
    상기 제2 방향은 상기 제1 방향과 교차하는 반도체 소자.
  5. 제1항에 있어서,
    상기 제2 캐핑 패턴의 일 측벽과 상기 스페이서 구조체의 일 측벽은 서로 정렬되는 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 캐핑 패턴은, 이의 상부에 함몰된 홈을 갖는 반도체 소자.
  7. 제1항에 있어서,
    상기 캐핑 구조체는, 상기 제1 캐핑 패턴과 상기 제2 캐핑 패턴 사이에 개재된 절연 패턴을 더 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 절연 패턴은 산화막을 포함하는 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 캐핑 패턴의 상면은 실질적으로 평평하고,
    상기 제1 캐핑 패턴의 상기 상면은, 상기 스페이서 구조체의 상기 상면과 실질적으로 공면을 이루는 반도체 소자.
  10. 제1항에 있어서,
    상기 스페이서 구조체는, 제1 내지 제3 스페이서들을 포함하고,
    상기 제2 스페이서는, 상기 제1 스페이서 및 상기 제3 스페이서 사이에 개재되며,
    상기 제2 스페이서의 유전 상수는, 상기 제1 및 제3 스페이서들 각각의 유전 상수보다 더 작은 반도체 소자.
  11. 제10항에 있어서,
    상기 제2 스페이서의 폭은, 상기 제1 및 제3 스페이서들 각각의 폭보다 더 큰 반도체 소자.
  12. 제11항에 있어서,
    상기 제2 스페이서의 산소 원자의 농도는, 상기 제1 및 제3 스페이서들 각각의 산소 원자의 농도보다 더 큰 반도체 소자.
  13. 제1항에 있어서,
    상기 제2 캐핑 패턴의 유전 상수는, 상기 제1 캐핑 패턴의 유전 상수보다 더 큰 반도체 소자.
  14. 제1항에 있어서,
    상기 제2 캐핑 패턴은, 상기 기판과 멀어질수록 이의 폭이 점진적으로 감소하는 반도체 소자.
  15. 제14항에 있어서,
    상기 캐핑 구조체를 덮는 층간 절연막; 및
    상기 층간 절연막을 관통하는 활성 콘택을 더 포함하되,
    상기 제2 캐핑 패턴은, 상기 활성 콘택과 접하는 경사진 측벽을 갖는 반도체 소자.
  16. 제15항에 있어서,
    상기 스페이서 구조체의 상부는, 상기 활성 콘택과 접하는 경사진 측벽을 갖는 반도체 소자.
  17. 제1항에 있어서,
    상기 활성 패턴은, 이의 상부에 상기 도전 패턴과 수직적으로 중첩되는 채널 영역을 포함하고,
    상기 도전 패턴은, 상기 채널 영역의 양 측벽들 및 상면을 감싸는 반도체 소자.
  18. 제1항에 있어서,
    상기 활성 패턴은, 이의 상부에 상기 도전 패턴과 수직적으로 중첩되는 채널 영역을 포함하고,
    상기 채널 영역은, 상기 기판에 수직한 방향으로 서로 이격되어 적층된 반도체 패턴들을 포함하는 반도체 소자.
  19. 제1항에 있어서,
    상기 도전 패턴 아래에서, 이와 교차하며 상기 활성 패턴을 가로지르는 게이트 라인;
    상기 캐핑 구조체의 측벽 및 상기 스페이서 구조체의 측벽을 덮으며 수직하게 연장되는 활성 콘택; 및
    상기 활성 콘택과 전기적으로 연결되는 정보 저장 요소를 더 포함하는 반도체 소자.
  20. 활성 패턴을 갖는 기판;
    상기 활성 패턴을 가로지르는 도전 패턴; 및
    상기 도전 패턴 상의 캐핑 구조체를 포함하되,
    상기 캐핑 구조체는, 제1 캐핑 패턴, 상기 제1 캐핑 패턴의 상면 상의 제2 캐핑 패턴, 및 상기 제1 및 제2 캐핑 패턴들 사이에 개재된 절연 패턴을 포함하는 반도체 소자.
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