KR20210086432A - 반도체 디바이스 구조체 및 그 형성 방법 - Google Patents

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Abstract

반도체 디바이스 구조체가 제공된다. 반도체 디바이스 구조체는 기판 위에 형성되는 제1 디바이스를 포함하고, 제1 디바이스는 제1 핀 구조체를 포함한다. 반도체 디바이스 구조체는 또한 제1 디바이스 위 또는 아래에 형성되는 제2 디바이스를 포함하고, 제2 디바이스는 수직 방향으로 적층되는 복수의 제2 나노구조체를 포함한다.

Description

반도체 디바이스 구조체 및 그 형성 방법{SEMICONDUCTOR DEVICE STRUCTURE AND METHOD FOR FORMING THE SAME}
관련 출원에 대한 교차 참조
본 출원은 2019년 12월 27일자로 출원된 미국 가출원 제62/954,191호의 이익을 주장하는데, 상기 가출원의 전체 내용은 참조에 의해 본원에 통합된다.
반도체 디바이스는 개인용 컴퓨터, 셀폰, 디지털 카메라, 및 다른 전자 기기와 같은 다양한 전자적 애플리케이션에서 사용된다. 반도체 디바이스는, 통상적으로, 반도체 기판 위에 절연성 또는 유전체 층, 전도성 층, 및 반도체 층의 재료를 순차적으로 퇴적하고, 리소그래피를 사용하여 다양한 재료 층을 패턴화하여 회로 컴포넌트 및 엘리먼트를 그 상에 형성하는 것에 의해 제조된다. 통상적으로, 많은 집적 회로가 단일의 반도체 웨이퍼 상에서 제조되고, 웨이퍼 상의 개개의 다이는 스크라이브 라인을 따라 집적 회로 사이에서 쏘잉(sawing)하는 것에 의해 개별화된다. 개개의 다이는, 통상적으로, 예를 들면, 멀티 칩 모듈에서, 또는 다른 타입의 패키징에서 개별적으로 패키지화된다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 추구하여 나노미터 기술 프로세스 노드로 발전함에 따라, 제조 및 설계 문제 둘 모두로부터의 도전 과제는 삼차원 설계의 개발로 나타나게 되었다.
비록 현존하는 반도체 디바이스가 일반적으로 그들의 의도된 목적에 대해 적합하였지만, 그들은 모든 측면에서 완전히 만족스럽지는 않았다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업 분야에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의해야 한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가되거나 또는 감소될 수도 있다.
도 1a 내지 도 1q는, 본 개시의 몇몇 실시형태에 따른, 반도체 디바이스 구조체를 형성하는 다양한 단계의 사시도(perspective representation)를 도시한다.
도 2a 내지 도 2q는, 본 개시의 몇몇 실시형태에 따른, 반도체 디바이스 구조체를 형성하는 다양한 단계의 사시도를 도시한다.
도 3a 내지 도 3q는, 본 개시의 몇몇 실시형태에 따른, 반도체 디바이스 구조체를 형성하는 다양한 단계의 사시도를 도시한다.
도 4a 내지 도 4q는, 본 개시의 몇몇 실시형태에 따른, 반도체 디바이스 구조체를 형성하는 다양한 단계의 사시도를 도시한다.
다음의 개시는 제공되는 주제의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접적으로 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있어서, 결과적으로 제1 및 제2 피쳐가 직접적으로 접촉하지 않을 수도 있는 실시형태도 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
실시형태의 몇몇 변형예가 설명된다. 다양한 도면 및 예시적인 실시형태 전체에 걸쳐, 같은 참조 번호는 같은 엘리먼트를 가리키기 위해 사용된다. 방법 이전에, 동안에 그리고 이후에 추가적인 동작이 제공될 수 있으며, 설명되는 동작 중 일부는 방법의 다른 실시형태에 대해 대체되거나 또는 제거될 수 있다는 것이 이해되어야 한다.
나노구조체 트랜지스터, 예를 들면, 하기에서 설명되는 게이트 올 어라운드(gate all around; GAA) 트랜지스터 구조체가 임의의 적절한 방법에 의해 패턴화될 수도 있다. 예를 들면, 구조체는, 이중 패턴화 또는 다중 패턴화 프로세스를 비롯한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패턴화될 수도 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 프로세스는 포토리소그래피 및 자기 정렬 프로세스(self-aligned process)를 결합하여, 예를 들면, 다르게는, 단일의 직접 포토리소그래피 프로세스를 사용하여 획득 가능한 것보다 더 작은 피치를 갖는 패턴이 생성되는 것을 허용한다. 예를 들면, 하나의 실시형태에서, 희생 층(sacrificial layer)이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패턴화된다. 스페이서는 자기 정렬 프로세스를 사용하여 패턴화된 희생 층과 나란히 형성된다. 그 다음, 희생 층은 제거되고, 그 다음, 남아 있는 스페이서는 GAA 디바이스를 패턴화하기 위해 사용될 수도 있다.
본 개시는 반도체 디바이스 및 그 형성 방법에 관한 것이다. 더 구체적으로, 본 개시는 FinFET 디바이스와 통합되는 나노구조체 디바이스에 관한 것이다. 나노구조체 디바이스, 예를 들면, 게이트 올 어라운드(GAA)는, 자신의 게이트 구조체 또는 그 일부가 (예를 들면, 채널 영역의 일부를 둘러싸는) 채널 영역의 4면 상에 형성되는 디바이스를 포함한다. 나노구조체 디바이스의 채널 영역은 나노구조체 채널, 예를 들면, 나노와이어 채널, 바 형상의(bar-shaped) 채널, 및/또는 다른 적절한 채널 구성을 포함할 수도 있다. 몇몇 실시형태에서, GAA 디바이스의 채널 영역은 수직으로 이격되는 다수의 수평 나노구조체(예컨대 수평 나노와이어 또는 수평 바)를 가질 수도 있어서, GAA 디바이스를 적층된 수평 GAA(stacked horizontal GAA; S-HGAA) 디바이스로 제조될 수도 있다. 게다가, GAA 디바이스는 단일의 연속하는 게이트 구조체, 또는 다수의 게이트 구조체와 관련되는 하나 이상의 나노구조체 채널 영역(예를 들면, 나노와이어, 나노시트)을 가질 수도 있다. 통상의 지식을 가진 자는 본 개시의 양태로부터 이익을 얻을 수도 있는 반도체 디바이스의 다른 예를 인식할 수도 있다.
반도체 디바이스 구조체(100a)를 형성하기 위한 실시형태가 제공된다. 도 1a 내지 도 1q는, 본 개시의 몇몇 실시형태에 따른, 반도체 디바이스 구조체(100a)를 형성하는 다양한 단계의 사시도를 도시한다. 반도체 디바이스 구조체는 정적 랜덤 액세스 메모리(static random access memory; SRAM) 및/또는 논리 회로, 수동 컴포넌트(예컨대, 저항기, 커패시터, 및 인덕터), 및 능동 컴포넌트(예컨대, p-형 전계 효과 트랜지스터(p-type field effect transistor; PFET), n-형 FET(n-type FET; NFET), 다중 게이트 FET), 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET), 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 다른 메모리 셀, 및 이들의 조합을 포함할 수도 있다.
도 1a에서 도시되는 바와 같이, 기판(110)이 제공된다. 기판(110)은 실리콘 또는 다른 반도체 재료로 제조될 수도 있다. 대안적으로 또는 추가적으로, 기판(110)은 게르마늄과 같은 다른 원소 반도체 재료를 포함할 수도 있다. 몇몇 실시형태에서, 기판(110)은 실리콘 탄화물(silicon carbide), 갈륨 비소(gallium arsenic), 인듐 비화물(indium arsenide), 또는 인듐 인화물(indium phosphide)과 같은 화합물 반도체로 제조된다. 몇몇 실시형태에서, 기판(110)은 실리콘 게르마늄(silicon germanium), 실리콘 게르마늄 탄화물(silicon germanium carbide), 갈륨 비소 인화물(gallium arsenic phosphide), 또는 갈륨 인듐 인화물(gallium indium phosphide)과 같은 합금 반도체로 제조된다. 몇몇 실시형태에서, 기판(110)은 에피택셜 층(epitaxial layer)을 포함한다. 예를 들면, 기판(110)은 벌크 반도체 위에 에피택셜 층을 갖는다.
기판(110) 상에 제1 희생 층(120)이 형성된다. 제1 희생 층(120)은 기판(110) 상에서 에피택셜하게(epitaxially) 성장될 수도 있고, 그 결과, 제1 희생 층(120)은 결정성 층을 형성한다. 몇몇 실시형태에서, 제1 희생 층(120) 및 기판(110)은 상이한 재료 및/또는 성분을 가지며, 그 결과, 제1 희생 층(120) 및 기판(110)은 상이한 에칭 레이트를 갖는다. 몇몇 실시형태에서, 제1 희생 층(120)은 실리콘 게르마늄(SiGe)으로 제조된다. 제1 희생 층(120)의 게르마늄 백분율(원자 백분율)은 약 40 퍼센트와 약 60 퍼센트 사이의 범위 내에 있고, 한편, 더 높은 또는 더 낮은 게르마늄 백분율이 사용될 수도 있다. 본 설명 전체에 걸쳐 언급되는 값은 예이며, 상이한 값으로 변경될 수도 있다는 것을 유의한다. 몇몇 실시형태에서, 제1 희생 층(120)의 두께는 약 20 nm 내지 약 100 nm 사이의 범위 내에 있다.
제1 희생 층(120) 위에 제1 반도체 스택(130)이 형성된다. 제1 반도체 스택(130)은 제1 핀 구조체(132) 및 반도체 층(134)을 포함한다. 제1 핀 구조체(132)는 제1 희생 층(120) 위에 형성된다. 몇몇 실시형태에서, 제1 핀 구조체(132)는 실리콘(Si)으로 제조된다. 몇몇 실시형태에서, 제1 핀 구조체(132)는 게르마늄(Ge)이 없는 실리콘으로 제조된다. 몇몇 실시형태에서, 제1 핀 구조체(132)는, 예를 들면, 약 1 퍼센트보다 더 낮은 게르마늄 백분율을 갖는 실질적으로 순수한 실리콘 층이다. 더구나, 제1 핀 구조체(132)는, p-형 및 n-형 불순물로 도핑되지 않은 진성일(intrinsic) 수도 있다.
반도체 층(134)은 제1 핀 구조체(132) 위에 형성된다. 몇몇 실시형태에서, 반도체 층(134)은 제1 희생 층(120)에서의 게르마늄 백분율보다 더 낮은 게르마늄 백분율을 갖는 SiGe 층으로 제조된다. 몇몇 실시형태에서, 반도체 층(134)의 게르마늄 백분율은 약 20 퍼센트와 약 30 퍼센트 사이의 범위 내에 있다. 더구나, 제1 희생 층(120)의 게르마늄 백분율과 반도체 층(134)의 게르마늄 백분율 사이의 차이는 약 20 퍼센트 또는 그 이상보다 더 클 수도 있다. 몇몇 실시형태에서, 반도체 층(134)의 두께는 약 10 nm와 약 20 nm 사이의 범위 내에 있다.
제2 희생 층(140)이 제1 반도체 스택(130) 상에 형성된다. 제2 희생 층(140)은 제1 반도체 스택(130) 상에서 에피택셜하게 성장될 수도 있고, 그 결과, 제2 희생 층(140)은 결정성 층을 형성한다. 몇몇 실시형태에서, 제2 희생 층(140)과 기판(110)은 상이한 재료 및/또는 성분을 가지며, 그 결과, 제2 희생 층(140)과 기판(110)은 상이한 에칭 레이트를 갖는다. 더구나, 제2 희생 층(140) 및 제1 희생 층(120)은 실질적으로 동일한 재료 및/또는 성분을 가지며, 그 결과, 제2 희생 층(140) 및 제1 희생 층(120)은 실질적으로 동일한 에칭 레이트를 갖는다. 몇몇 실시형태에서, 제2 희생 층(140)은 실리콘 게르마늄(SiGe)으로 제조된다. 제2 희생 층(140)의 게르마늄 백분율(원자 백분율)은 약 40 퍼센트와 약 60 퍼센트 사이의 범위 내에 있고, 한편, 더 높은 또는 더 낮은 게르마늄 백분율이 사용될 수도 있다. 본 설명 전체에 걸쳐 언급되는 값은 예이며, 상이한 값으로 변경될 수도 있다는 것을 유의한다. 몇몇 실시형태에서, 제2 희생 층(140)의 두께는 약 20 nm 내지 약 100 nm 사이의 범위 내에 있다.
제2 반도체 스택(150)은 에피택시를 통해 제2 희생 층(140) 위에 형성되고, 그 결과, 제2 반도체 스택(150)은 결정성 층을 형성한다. 제2 반도체 스택(150)은 교대로 적층되는 다수의 반도체 층(152 및 154)을 포함한다. 반도체 층(152)은 제2 희생 층(140)에서의 게르마늄 백분율보다 더 낮은 게르마늄 백분율을 갖는 SiGe 층일 수 있다. 몇몇 실시형태에서, 반도체 층(152)의 게르마늄 백분율은 약 20 퍼센트와 약 30 퍼센트 사이의 범위 내에 있다. 더구나, 제2 희생 층(140)의 게르마늄 백분율과 반도체 층(152)의 게르마늄 백분율 사이의 차이는 약 20 퍼센트 또는 그 이상보다 더 클 수도 있다. 몇몇 실시형태에서, 반도체 층(152)의 각각의 두께는 약 10 nm와 약 20 nm 사이의 범위 내에 있다.
반도체 층(154)은 게르마늄이 없는 순수한 실리콘 층일 수도 있다. 반도체 층(154)은 또한, 예를 들면, 약 1 퍼센트보다 더 낮은 게르마늄 백분율을 갖는 실질적으로 순수한 실리콘 층일 수도 있다. 더구나, 반도체 층(154)은, p-형 및 n-형 타입 불순물로 도핑되지 않은 진성일 수도 있다. 두 개, 세 개, 네 개, 또는 그 이상의 반도체 층(154)이 있을 수도 있다. 몇몇 실시형태에서, 반도체 층(154)의 각각의 두께는 약 3 nm와 약 10 nm 사이의 범위 내에 있다. 그러나, 몇몇 다른 실시형태에서, 반도체 층(154)은 p-형 반도체 디바이스의 경우 실리콘 게르마늄 또는 게르마늄일 수 있거나, 또는 III-V 재료, 예컨대 InAs, InGaAs, InGaAsSb, GaAs, InPSb, 또는 다른 적절한 재료일 수 있다.
패턴화된 하드 마스크(160)가 제2 반도체 스택(150) 위에 형성된다. 몇몇 실시형태에서, 패턴화된 하드 마스크(160)는 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxynitride), 실리콘 탄화물, 실리콘 탄질화물(silicon carbo-nitride), 또는 등등으로 제조된다. 패턴화된 하드 마스크(160)는 제2 반도체 스택(150)의 일부를 피복하고, 동시에, 제2 반도체 스택(150)의 다른 부분을 피복되지 않은 상태로 남겨둔다.
그 후, 도 1b에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 기판(110), 제1 희생 층(120), 제1 반도체 스택(130), 제2 희생 층(140), 및 제2 반도체 스택(150)은 패턴화된 하드 마스크(160)를 사용하는 것에 의해 패턴화되어 반도체 스트립(210)을 형성한다. 결과적으로, 트렌치(202)가 형성된다. 몇몇 실시형태에서, 반도체 스트립(210)의 폭(W)은 약 10 nm 내지 약 100 nm 사이의 범위 내에 있다.
다음으로, 기판(110) 위에 그리고 반도체 스트립(210) 위에 절연성 재료가 형성된다. 다음으로, 몇몇 실시형태에 따라, 절연성 재료의 일부가 제거되어 격리 구조체(isolation structure)(220)를 형성한다. 결과적으로, 반도체 스트립(210)의 상부 부분(top portion)은 격리 구조체(220) 위에 있다.
몇몇 실시형태에서, 절연성 재료는 실리콘 산화물(silicon oxide), 실리콘 질화물, 실리콘 산질화물(SiON), 다른 적용 가능한 절연성 재료, 또는 이들의 조합으로 제조된다. 몇몇 실시형태에서, 절연성 재료는 LPCVD 프로세스, 플라즈마 강화 CVD(plasma enhanced CVD; PECVD) 프로세스, 고밀도 플라즈마 CVD(high density plasma CVD; HDP-CVD) 프로세스, 고 종횡비 프로세스(high aspect ratio process; HARP) 프로세스, 유동 가능 CVD(flowable CVD; FCVD) 프로세스, 원자 층 퇴적(atomic layer deposition; ALD) 프로세스, 다른 적절한 방법, 또는 이들의 조합에 의해 형성된다.
더미 유전체 층(230)이 반도체 스트립(210) 및 격리 층(220)의 상부 표면을 피복하도록 컨포멀하게(conformally) 형성된다. 그 후, 더미 유전체 층(230)의 일부가 제거된다. 더미 유전체 층(230)은, 후속하는 프로세싱(예를 들면, 더미 게이트 구조체의 후속하는 형성)에 의해 반도체 스트립(210)이 손상되는 것을 방지하기 위해 사용될 수 있다. 몇몇 실시형태에서, 더미 유전체 층(230)은 실리콘 이산화물(silicon dioxide), 실리콘 질화물, 고유전율(high-k) 유전체 재료 또는 다른 적절한 재료를 포함한다. 몇몇 실시형태에서, 더미 유전체 층(230)은 ALD 프로세스, CVD 프로세스, 대기압 미만 CVD(subatmospheric CVD; SACVD) 프로세스, 유동 가능 CVD 프로세스, PVD 프로세스, 또는 다른 적절한 프로세스에 의해 퇴적된다.
그 후, 도 1c에서 도시되는 바와 같이, 제1 더미 게이트 층(310)이 격리 구조체(220) 상에 그리고, 적어도, 반도체 스트립(210)의 대향하는 측면 상에 형성된다.
몇몇 실시형태에서, 제1 더미 게이트 층(310)은 다결정 실리콘(폴리실리콘)을 포함한다. 몇몇 실시형태에서, 제1 더미 게이트 층(310)은, 퇴적, 평탄화, 에칭뿐만 아니라, 다른 적절한 프로세싱 동작과 같은 다양한 프로세스 동작에 의해 형성된다. 퇴적 프로세스는 CVD(저압 CVD 및 플라즈마 강화 CVD 둘 모두를 포함함), PVD, ALD, 열 산화, 전자빔 증착, 다른 적절한 퇴적 기술, 또는 이들의 조합을 포함한다. 그 다음, 더미 유전체 층(230)의 상부 표면을 노출시키기 위해, 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 프로세스와 같은 평탄화 프로세스가 수행될 수도 있다. CMP 프로세스는 반도체 스트립(210) 위에 놓이는 제1 더미 게이트 층(310)의 일부를 제거할 수도 있고 구조체의 상부 표면을 평탄화할 수도 있다. 그 다음, 제1 더미 게이트 층(310)의 상부 표면(top surface)이 제2 희생 층(140)의 상부 표면, 저부 표면(bottom surface) 또는 중간 레벨과 실질적으로 수평이 될 때까지 제1 더미 게이트 층(310)의 두께를 감소시키기 위해 에칭 백 프로세스(etching back process)가 수행된다. 몇몇 실시형태에서, 에칭 프로세스는 건식 에칭(예를 들면, RIE 에칭), 습식 에칭, 및/또는 다른 에칭 방법을 포함한다.
제1 더미 게이트 층(310) 상에 에칭 정지 층(320)이 형성된다. 몇몇 실시형태에서, 에칭 정지 층(320)의 상부 표면은 제2 희생 층(240)의 상부 표면과 실질적으로 수평이 된다. 몇몇 실시형태에서, 에칭 정지 층(320)은 실리콘 이산화물로 제조된다. 몇몇 실시형태에서, 에칭 정지 층(320)은, 제1 더미 게이트 층(310)의 상부 표면 아래의 제1 더미 게이트 층(310)의 일부 안으로 산소 이온을 주입하는 것, 및 열 동작(예컨대, 열 동작)을 수행하여 제1 더미 게이트 층(310)을 어닐링하는 것에 의해 형성된다. 따라서, 주입된 산소와 주변의 제1 더미 게이트 층(310) 사이에서 반응이 발생하여 제1 더미 게이트 층(310) 상에 에칭 정지 층(320)을 제공한다. 즉, 에칭 정지 층(320)은 실리콘 이산화물로 제조될 수 있다. 몇몇 실시형태에서, 어닐링 프로세스는 급속 열 어닐링(rapid thermal annealing; RTA) 프로세스, 레이저 스파이크 어닐링(laser spike annealing; LSA) 프로세스, 또는 다른 적절한 어닐링 프로세스이다. 몇몇 다른 실시형태에서, 에칭 정지 층(320)은 산화물, SiN, SiOCN과 같은 유전체 재료로 제조되고, 퇴적 및, 그 다음, 에칭 백 프로세스에 의해 형성된다.
제2 더미 게이트 층(330)이 에칭 정지 층(320) 상에 형성되어 반도체 스트립(210)을 피복한다. 몇몇 실시형태에서, 제2 더미 게이트 층(330)은 다결정 실리콘(폴리실리콘)을 포함한다. 몇몇 실시형태에서, 제2 더미 게이트 층(330)은 퇴적, 평탄화뿐만 아니라, 다른 적절한 프로세싱 동작과 같은 다양한 프로세스 동작에 의해 형성된다. 퇴적 프로세스는 CVD(저압 CVD 및 플라즈마 강화 CVD 둘 모두를 포함함), PVD, ALD, 열 산화, 전자빔 증착, 또는 다른 적절한 퇴적 기술, 또는 이들의 조합을 포함한다. 그 다음, CMP 프로세스와 같은 평탄화 프로세스가 수행될 수도 있다. CMP 프로세스는 제1 더미 게이트 층(310)의 일부를 제거할 수도 있고 구조체의 상부 표면을 평탄화할 수도 있다.
패턴화된 하드 마스크(340)가 제2 더미 게이트 층(330) 위에 형성된다. 몇몇 실시형태에서, 패턴화된 하드 마스크(340)는 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물, 또는 등등으로 제조된다. 패턴화된 하드 마스크(340)는 제2 더미 게이트 층(330)의 일부를 피복하고, 동시에 제2 더미 게이트 층(330)의 다른 부분을 피복되지 않은 상태로 남겨둔다.
그 후, 도 1d에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 제1 더미 게이트 층(310), 에칭 정지 층(320) 및 제2 더미 게이트 층(330)은 패턴화된 하드 마스크(340)를 마스크로서 사용하여 패턴화되어, 반도체 스트립(210)을 가로지르는 적어도 하나의 더미 게이트 스택(410)을 형성한다.
더미 게이트 스택(410)은 반도체 스트립(210)의 일부를 피복하고 반도체 스트립(210)의 다른 부분을 피복되지 않은 상태로 남겨둔다. 더미 게이트 스택(410)에 의해 피복되는 반도체 스트립(210)의 부분은 반도체 스트립(210)의 채널 영역으로 지칭될 수 있고, 더미 게이트 스택(410)에 의해 피복되지 않는 반도체 스트립(210)의 부분은 반도체 스트립(210)의 소스/드레인 영역으로 지칭될 수 있다. 몇몇 실시형태에서, 더미 게이트 스택(410)의 길이(L)는 약 5 nm 내지 약 500 nm의 범위 내에 있다.
다수의 게이트 스페이서(420)가 더미 게이트 스택(410)의 측벽 상에 각각 형성된다. 게이트 스페이서(420)는 씰 스페이서(seal spacer) 및 메인 스페이서(도시되지 않음)를 포함할 수도 있다. 게이트 스페이서(420)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, SiCN, SiCxOyNz, 또는 이들의 조합과 같은 하나 이상의 유전체 재료를 포함한다. 게이트 스페이서(420)는, 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD), 저압 화학적 기상 증착(low-pressure chemical vapor deposition; LPCVD), 대기압 미만 화학적 기상 증착(sub-atmospheric chemical vapor deposition; SACVD), 또는 등등과 같은 퇴적 방법을 사용하는 것에 의해 형성될 수 있다. 게이트 스페이서(420)의 형성은 블랭킷 형성 스페이서 층을 포함할 수도 있고, 그 다음, 스페이서 층의 수평 부분을 제거하기 위해 에칭 동작을 수행할 수도 있다. 게이트 스페이서 층의 나머지 수직 부분은 게이트 스페이서(420)를 형성한다.
그 후, 도 1e에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 더미 게이트 스택(410) 및 게이트 스페이서(420)에 의해 피복되지 않는 더미 유전체 층(230) 및 반도체 스트립(210)의 일부가 제거된다. 그와 같이, 반도체 스트립(210)의 채널 부분 및 기판(110)의 상부 표면은 노출된다. 몇몇 실시형태에서, 반도체 스트립(210) 및 더미 유전체 층(230)은 더미 게이트 스택(410) 및 게이트 스페이서(420)를 에칭 마스크로서 사용하는 것에 의해 에칭된다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 또는 이들의 조합을 포함한다.
기판(110)의 상부 표면 상에 절연성 층(510)이 형성된다. 몇몇 실시형태에서, 절연성 층(510)은 실리콘 이산화물, 유전체 재료, 또는 다른 적용 가능한 재료로 제조된다. 몇몇 실시형태에서, 산소 이온이 기판(110)의 상부 표면 아래의 기판(110)의 부분 안으로 주입되고, 기판(110)을 어닐링하기 위해 열 동작(예컨대, 열 동작)이 수행된다. 따라서, 주입된 산소와 주변 기판(110) 사이에서 반응이 발생하여 기판(110) 상에 절연성 층(510)을 제공한다. 즉, 절연성 층(510)은 실리콘 이산화물로 제조될 수 있다. 몇몇 실시형태에서, 어닐링 프로세스는 급속 열 어닐링(RTA) 프로세스, 레이저 스파이크 어닐링(LSA) 프로세스, 또는 다른 적절한 어닐링 프로세스를 포함한다. 몇몇 다른 실시형태에서, 절연성 층(510)은 유전체 재료로 제조되고, 퇴적 및, 그 다음, 에칭 프로세스에 의해 형성된다. 몇몇 실시형태에서, 절연성 층(510)의 두께는 약 20 nm 내지 약 100 nm의 범위 내에 있다.
그 후, 도 1f에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 제1 희생 층(120) 및 제2 희생 층(140)이 제거된다. 결과적으로, 제1 반도체 스택(130)과 기판(110) 사이에 개구(122)가 형성되고, 제2 반도체 스택(150)과 제1 반도체 스택(130) 사이에 개구(142)가 형성된다.
몇몇 실시형태에서, 제1 희생 층(120) 및 제2 희생 층(140)은 에칭 프로세스를 수행하는 것에 의해 제거된다. 몇몇 실시형태에서, 에칭 프로세스는 게르마늄과 실리콘 사이에서 높은 에칭 선택도를 갖는 습식 에칭 프로세스일 수 있다. 제1 희생 층(120) 및 제2 희생 층(140)의 재료가 제1 반도체 스택(130) 및 제2 반도체 스택(150)과는 상이하기 때문에, 그 에칭 레이트는 상이하고, 제1 반도체 스택(130) 및 제2 반도체 스택(150)은 제자리에 남아 있고, 동시에, 제1 희생 층(120) 및 제2 희생 층(140)은 제거된다.
개구(122) 내에 그리고 제1 반도체 스택(130)과 기판(110) 사이에 제1 내부 게이트 스페이서(610)가 형성되고, 개구(142) 내에 그리고 제2 반도체 스택(150)과 제1 반도체 스택(130) 사이에 제2 내부 게이트 스페이서(620)가 형성된다. 몇몇 다른 실시형태에서, 제2 내부 게이트 스페이서(620)는 형성되지 않지만 그러나 제1 내부 게이트 스페이서(610)는 형성된다. 몇몇 실시형태에서, 내부 게이트 스페이서(610)의 상부 표면은 격리 구조체(220)의 상부 표면보다 더 높다. 몇몇 실시형태에서, 내부 게이트 스페이서(610)의 상부 표면은 절연성 층(510)의 상부 표면보다 더 높다.
제1 내부 게이트 스페이서(610) 및 제2 내부 게이트 스페이서(620)는 실리콘 질화물, 산화물, 금속 산화물(metal oxide), 또는 SiCxOyNz과 같은 다른 유전체로 제조될 수도 있다. 몇몇 실시형태에서, 제1 내부 게이트 스페이서(610) 및 제2 내부 게이트 스페이서(620)는 ALD 프로세스 또는 다른 적절한 프로세스를 수행하는 것에 의해 형성된다. 몇몇 실시형태에서, 개구(122 및 142) 외부의 제1 내부 게이트 스페이서(610) 및 제2 내부 게이트 스페이서(620)의 일부를 제거하기 위해 제1 내부 게이트 스페이서(610) 및 제2 내부 게이트 스페이서(620)가 퇴적된 이후 트리밍 프로세스(trimming process)가 수행된다.
그 후, 도 1g-1 및 도 1g-2에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 반도체 층(134) 및 반도체 층(152)은, 반도체 층(134)의 대향하는 측면 상에 다수의 제1 측벽 스페이서(710)를, 그리고 반도체 층(152)의 대향하는 측면 상에 다수의 제2 측벽 스페이서(720)를 형성하도록 트리밍된다. 도 1g-2는 도 1g-1의 라인 A-A'를 따라 취해지는 단면도를 도시한다.
몇몇 실시형태에서, 반도체 층(134) 및 반도체 층(152)은 에칭 프로세스를 수행하는 것에 의해 제거된다. 몇몇 실시형태에서, 에칭 프로세스는 게르마늄과 실리콘 사이에서 높은 에칭 선택도를 갖는 습식 에칭 프로세스이다. 반도체 층(134) 및 반도체 층(152)의 재료가 제1 핀 구조체(132) 및 반도체 층(154)과는 상이하기 때문에, 그 에칭 레이트는 상이하고, 제1 핀 구조체(132) 및 반도체 층(154)은 제자리에 유지되고, 동시에, 반도체 층(152) 및 반도체 층(134)의 일부는 트리밍된다.
몇몇 실시형태에서, 제1 측벽 스페이서(710) 및 제2 측벽 스페이서(720)는, 실리콘 질화물, 산화물, 금속 산화물, 또는 SiCxOyNz과 같은 다른 유전체로 각각 제조된다. 몇몇 실시형태에서, 제1 측벽 스페이서(710) 및 제2 측벽 스페이서(720)는 ALD 프로세스 또는 다른 적용 가능한 프로세스에 의해 형성된다. 몇몇 실시형태에서, 게이트 스페이서(420) 외부의 제1 측벽 스페이서(710) 및 제2 측벽 스페이서(720)의 일부를 제거하기 위해 제1 측벽 스페이서(710) 및 제2 측벽 스페이서(720)가 퇴적된 이후 트리밍 프로세스가 수행된다.
그 후, 도 1h-1 및 도 1h-2에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 다수의 제1 에피택시 구조체(810)가 반도체 층(154) 및 제1 핀 구조체(132)의 대향하는 측벽 상에 형성된다. 도 1h-2는 도 1h-1의 라인 A-A'를 따라 취해지는 단면도를 도시한다. 또한, 제2 측벽 스페이서(720)는 두 개의 인접한 반도체 층(154) 사이에 있다.
제1 에피택시 구조체(810)가 제2 측벽 스페이서(720)의 외부 측벽과 직접적으로 접촉하지 않기 때문에, 따라서, 제1 에피택시 구조체(810)와 제2 측벽 스페이서(720) 사이에 공기 공간(811)이 존재한다는 것을 유의해야 한다. 몇몇 실시형태에서, 제1 에피택시 구조체(810)는 제1 핀 구조체(132)의 외부 측벽과 직접적으로 접촉한다. 제1 에피택시 구조체(810)와 제1 핀 구조체(132) 사이의 인터페이스는 제1 측벽 스페이서(710)의 외부 측벽과 실질적으로 정렬된다.
몇몇 실시형태에서, 제1 에피택시 구조체(810)는 선택적으로 성장하는 프로세스를 수행하는 것에 의해 형성된다. 따라서, 제1 에피택시 구조체(810)는 제1 핀 구조체(132)와 접촉한다. 제1 에피택시 구조체(810)는 반도체 재료를 에피택셜하게 성장시키는 것에 의해 형성된다. 반도체 재료는 게르마늄(Ge) 또는 실리콘(Si)과 같은 단일 원소 반도체 재료; 또는 갈륨 비화물(gallium arsenid)(GaAs), 알루미늄 갈륨 비화물(aluminum gallium arsenide)(AlGaAs)과 같은 화합물 반도체 재료; 또는 실리콘 게르마늄(SiGe), 갈륨 비화물 인화물(gallium arsenide phosphide)(GaAsP)과 같은 반도체 합금을 포함한다. 제1 에피택시 구조체(810)는 적절한 결정학적 방위(crystallographic orientation)(예를 들면, (100), (110) 또는 (111) 결정학적 방위)를 갖는다. 몇몇 실시형태에서, 제1 에피택시 구조체(810)는 소스/드레인 에피택셜 구조체를 포함한다. 몇몇 실시형태에서, PFET 디바이스가 소망되는 경우, 제1 에피택시 구조체(810)는 에피택셜하게 성장하는 실리콘 게르마늄(SiGe)을 포함할 수도 있다. 에피택셜 프로세스는 CVD 퇴적 기술(예를 들면, 기상 에피택시(vapor-phase epitaxy; VPE) 및/또는 초고진공 CVD(ultra-high vacuum CVD; UHV-CVD)), 분자 빔 에피택시, 및/또는 다른 적절한 프로세스를 포함한다.
몇몇 실시형태에서, 제1 에피택시 구조체(810)가 실리콘 게르마늄으로 제조되는 경우 게르마늄 농도는 조정된다. 몇몇 실시형태에서, 제1 에피택시 구조체(810)는 도핑되고, 예를 들면, 붕소 도핑되고, 도펀트 농도는 조정될 수 있다. 제1 에피택시 구조체(810)의 사이즈 및/또는 형상은 조정될 수 있다. 몇몇 실시형태에서, 제1 에피택시 구조체(810)는 도 1h-1에서 도시되는 바와 같이 큐브 형상일 수 있거나, 또는 몇몇 다른 실시형태에서는 다이아몬드 형상일 수 있다.
그 후, 도 1i-1 및 도 1i-2에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 저부 층간 유전체(interlayer dielectric; ILD)(910)가 격리 구조체(220), 절연성 층(510), 및, 적어도, 더미 게이트 스택(410)의 대향하는 측면 상에 형성된다. 도 1i-2는 도 1i-1의 라인 A-A'를 따라 취해지는 단면도를 도시한다. 저부 ILD(910)는 제1 핀 구조체(132)와 접촉하는 제1 에피택시 구조체(810)를 둘러싸고 반도체 층(154)과 접촉하는 제1 에피택시 구조체(810)를 노출시킨다.
몇몇 실시형태에서, 저부 ILD(910)는 비정질 실리콘(amorphous silicon; a-Si) 또는 비정질 게르마늄(amorphous germanium; a-Ge)을 포함한다. 몇몇 실시형태에서, 저부 ILD(910)는, 퇴적, 평탄화, 에칭뿐만 아니라, 다른 적절한 프로세싱 동작과 같은 다양한 프로세스 동작에 의해 형성된다. 퇴적 프로세스는 CVD, PVD, ALD, 열 산화, e 빔 증착, 다른 적절한 퇴적 기술, 또는 이들의 조합을 포함한다. 그 다음, 패턴화된 하드 마스크(340)의 상부 표면을 노출시키기 위해 CMP 프로세스와 같은 평탄화 프로세스가 수행될 수도 있다. CMP 프로세스는 패턴화된 하드 마스크(340) 위에 놓이는 저부 ILD(910)의 일부를 제거할 수도 있고 구조체의 상부 표면을 평탄화할 수도 있다. 그 다음, 저부 ILD(910)의 상부 표면이 제2 내부 게이트 스페이서(620)의 상부 표면, 저부 표면, 또는 중간 레벨과 실질적으로 수평이 될 때까지 저부 ILD(910)의 두께를 감소시키기 위해 에치백 프로세스가 수행된다. 몇몇 실시형태에서, 에칭 프로세스는 건식 에칭(예를 들면, RIE 에칭), 습식 에칭, 및/또는 다른 에칭 방법을 포함한다.
저부 ILD(910)가 에치백되는 동안, 반도체 층(154)과 접촉하는 제1 에피택시 구조체(810)도 또한 제거된다는 것을 유의해야 한다. 그와 같이, 반도체 층(154) 및 제2 측벽 스페이서(720)는 노출된다.
후속하여, 저부 ILD(910) 상에 에칭 정지 층(920)이 형성된다. 몇몇 실시형태에서, 산소 이온이 저부 ILD(910)의 상부 표면 아래의 저부 ILD(910)의 부분 안으로 주입되고, 저부 ILD(910)를 어닐링하기 위해 열 동작(예컨대, 열 동작)이 수행된다. 따라서, 주입된 산소와 주변의 저부 ILD(910) 사이에서 반응이 발생하여 저부 ILD(910) 상에 에칭 정지 층(920)을 제공한다. 즉, 에칭 정지 층(920)은 실리콘 이산화물로 제조될 수 있다. 몇몇 실시형태에서, 어닐링 프로세스는 급속 열 어닐링(RTA) 프로세스, 레이저 스파이크 어닐링(LSA) 프로세스, 또는 다른 적절한 어닐링 프로세스를 포함한다. 몇몇 다른 실시형태에서, 에칭 정지 층(920)은 산화물, SiN, SiOCN과 같은 유전체 재료로 제조되고, 퇴적 및, 그 다음, 에칭 백 프로세스에 의해 형성된다.
다수의 제2 에피택시 구조체(930)가, 예를 들면, 선택적으로 성장하는 프로세스를 수행하는 것에 의해 반도체 층(154)의 대향하는 측벽 상에 형성된다. 따라서, 제2 에피택시 구조체(930)는 반도체 층(154)과 직접적으로 접촉하고 제1 에피택시 구조체(810)로부터 분리된다. 제2 에피택시 구조체(930)는 반도체 재료를 에피택셜하게 성장시키는 것에 의해 형성된다. 반도체 재료는 게르마늄(Ge) 또는 실리콘(Si)과 같은 단일 원소 반도체 재료; 또는 갈륨 비화물 (GaAs), 알루미늄 갈륨 비화물 (AlGaAs)과 같은 화합물 반도체 재료; 또는 실리콘 게르마늄(SiGe), 갈륨 비화물 인화물 (GaAsP)과 같은 반도체 합금을 포함한다. 제2 에피택시 구조체(930)는 적절한 결정학적 방위(예를 들면, (100), (110) 또는 (111) 결정학적 방위)를 갖는다. 몇몇 실시형태에서, 제2 에피택시 구조체(930)는 소스/드레인 에피택셜 구조체를 포함한다. NFET 디바이스가 소망되는 몇몇 실시형태에서, 제2 에피택시 구조체(930)는 에피택셜하게 성장하는 실리콘인(silicon phosphorus)(SiP) 또는 실리콘 탄소(silicon carbon)(SiC)를 포함할 수도 있다. 에피택셜 프로세스는 CVD 퇴적 기술(예를 들면, 기상 에피택시(VPE) 및/또는 초고진공 CVD(UHV-CVD)), 분자 빔 에피택시, 및/또는 다른 적절한 프로세스를 포함한다.
몇몇 실시형태에서, 제2 에피택시 구조체(930)는 도핑되고, 예를 들면, P 도핑되거나 또는 As 도핑되고, 도펀트 농도는 조정될 수 있다. 제2 에피택시 구조체(930)의 사이즈 및/또는 형상은 조정될 수 있다. 예를 들면, 제2 에피택시 구조체(930)는 도 1i-1에서 도시되는 바와 같이 큐브 형상일 수 있거나, 또는 몇몇 다른 실시형태에서는 다이아몬드 형상일 수 있다.
몇몇 실시형태에서, 제1 에피택시 구조체(810)는 p-형 에피택시 구조체이고, 제2 에피택시 구조체(930)는 n-형 에피택시 구조체이다. 몇몇 다른 실시형태에서, 제1 에피택시 구조체(810)는 n-형 에피택시 구조체일 수 있고, 제2 에피택시 구조체(930)는 p-형 에피택시 구조체일 수 있다. 제1 에피택시 구조체(810) 및 제2 에피택시 구조체(930)가 상이한 타입 또는 동일한 타입의 에피택시 구조체인 경우, 실시형태는 본 개시에 속한다. 제1 에피택시 구조체(810) 및 제2 에피택시 구조체(930)는 상이한 단계에 의해 형성되며, 따라서, 제1 에피택시 구조체(810) 및 제2 에피택시 구조체(930)는 상이한 타입을 가질 수 있다.
그 후, 도 1j에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 에칭 정지 층(920) 상에 그리고, 적어도, 더미 게이트 스택(410)의 대향하는 측면 상에 상부 ILD(1010)가 형성된다.
몇몇 실시형태에서, 상부 ILD(1010)는 저부 ILD(910)와는 상이한 재료를 포함한다. 몇몇 실시형태에서, 상부 ILD(1010)는 산화물 층과 같은 유전체 재료로 제조된다. 몇몇 실시형태에서, 상부 ILD(1010)는 퇴적, 평탄화뿐만 아니라, 다른 적절한 프로세싱 동작과 같은 다양한 프로세스 동작에 의해 형성된다. 퇴적 프로세스는 유동 가능 화학적 기상 증착(Flowable Chemical Vapor Deposition; FCVD), 저압 CVD, 플라즈마 강화 CVD, PVD, ALD, 열 산화, e 빔 증착, 다른 적절한 퇴적 기술, 또는 이들의 조합을 포함한다. 그 다음, CMP 프로세스와 같은 평탄화 프로세스가 수행되어 제2 더미 게이트 층(330)의 상부 표면을 노출시킬 수도 있다. CMP 프로세스는 제2 더미 게이트 층(330) 위에 놓이는 패턴화된 하드 마스크(340) 및 상부 ILD(1010)의 일부를 제거할 수도 있고 구조체의 상부 표면을 평탄화할 수도 있다.
그 후, 도 1k-1 및 도 1k-2에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 패턴화된 하드 마스크(1110)가 제2 더미 게이트 층(330), 게이트 스페이서(420), 및 상부 ILD(1010) 위에 형성된다. 도 1k-2는 도 1k-1의 라인 B-B'를 따라 취해지는 단면도이다.
몇몇 실시형태에서, 패턴화된 하드 마스크(1110)는 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물, 또는 등등으로 제조된다. 패턴화된 하드 마스크(1110)는 제2 더미 게이트 층(330), 게이트 스페이서(420), 및 상부 ILD(1010)의 일부를 피복하고, 동시에, 제2 더미 게이트 층(330), 게이트 스페이서(420), 및 상부 ILD(1010)의 다른 부분을 피복되지 않은 상태로 남겨둔다. 구체적으로, 패턴화된 하드 마스크(1110)는 제1 에피택시 구조체(810), 제2 에피택시 구조체(930), 및 반도체 스택(130 및 150)을 피복한다.
게이트 스페이서(420) 사이에 적어도 하나의 트렌치(1120)를 형성하기 위해, 제2 더미 게이트 층(330) 및 에칭 정지 층(320)은 패턴화된 하드 마스크(1110)를 마스크로서 사용하는 것에 의해 패턴화된다. 따라서, 트렌치(1120)는 제1 더미 게이트 층(310)을 노출시킨다. 그러나, 트렌치(1120)는 더미 유전체 층(230)을 노출시키지 않는다. 트렌치(1120)의 사이즈는 패턴화된 하드 마스크(1110)의 사이즈를 제어하는 것에 의해 제어된다는 것을 유의해야 한다.
적어도, 트렌치(1120)에 의해 노출되는 에칭 정지 층(320) 및 제2 더미 게이트 층(330)의 측벽 상에 제3 내부 게이트 스페이서(1130)가 형성된다. 몇몇 실시형태에서, 제3 내부 게이트 스페이서(1130)는 다음의 단계에 의해 형성된다. 먼저, 유전체 층이 트렌치(1120)의 노출된 표면 상에 컨포멀하게 형성되고, 그 다음, 건식 에칭 프로세스와 같은 에칭 프로세스가 수행되어 유전체 층의 일부를 제거하여 에칭 정지 층(320) 및 제2 더미 게이트 층(330)의 측벽 상에 제3 내부 게이트 스페이서(1130)를 형성한다. 더구나, 제3 내부 게이트 스페이서(1130)는 패턴화된 마스크 층(1110)의 측벽 상에 형성될 수도 있다. 몇몇 실시형태에서, 제3 내부 게이트 스페이서(1130)는 SiN, 산화물, 금속 산화물, 또는 SiCxOyNz과 같은 다른 유전체로 제조된다. 몇몇 실시형태에서, 제3 내부 게이트 스페이서(1130)는 ALD 프로세스 또는 다른 적절한 프로세스를 수행하는 것에 의해 형성된다.
그 후, 도 1l-1 및 도 11l-2에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 나머지 제1 더미 게이트 층(310), 더미 유전체 층(230)의 일부, 및 반도체 층(134)은 제거되어 리세스(recess)(1210)를 형성한다. 도 1l-2는 도 1l-1의 라인 B-B'를 따라 취해지는 단면도이다. 리세스(1210) 내에는 제1 게이트 스택(1220)이 형성되고 및/또는 채워진다. 따라서, 제1 게이트 스택(1220)은 제1 핀 구조체(132)를 둘러싼다(감싼다).
제1 게이트 스택(1220)은 제1 부분 및 제2 부분을 포함한다는 것을 유의해야 한다. 제1 부분은 제2 게이트 스택(1320)(도 1m-2)의 측벽 옆에 있고, 제2 부분은 제2 게이트 스택(1320) 바로 아래에 있다. 몇몇 실시형태에서, 제1 게이트 스택(1220)은 L자 형상의 구조체를 갖는다.
몇몇 실시형태에서, 제1 에칭 프로세스가 수행되어 나머지 제1 더미 게이트 층(310)을 제거하고, 더미 유전체 층(230)의 일부는 노출된다. 그 다음, 제2 에칭 프로세스가 수행되어 노출된 더미 유전체 층(230)을 제거하고, 제1 핀 구조체(132) 및 반도체 층(134)은 노출된다. 제3 에칭 프로세스가 수행되어, 제1 핀 구조체(132)가 아닌, 반도체 층(134)을 선택적으로 제거한다. 따라서, 제1 핀 구조체(132)는 제1 내부 게이트 스페이서(610) 상에 형성된다.
반도체 층(134)의 제거 이후, 리세스(1210)는 격리 구조체(220), 제1 내부 게이트 스페이서(610), 에칭 정지 층(320), 제2 내부 게이트 스페이서(620), 제3 내부 게이트 스페이서(1130), 및 게이트 스페이서(420)에 의해 정의된다.
게이트 스페이서(420)는 제1 게이트 스택(1220)의 대향하는 측면 상에 배치된다. 제1 게이트 스택(1220)은 고유전율 게이트 유전체 층(1220a), 일 함수 금속 층(work function metal layer)(1220b), 및 게이트 전극(1220c)을 포함한다. 고유전율 게이트 유전체 층(1220a)은 리세스(1210) 내에서 컨포멀하게 형성된다. 따라서, 고유전율 게이트 유전체 층(1220a)은 격리 구조체(220), 제1 내부 게이트 스페이서(610), 에칭 정지 층(320), 제2 내부 게이트 스페이서(620), 제3 내부 게이트 스페이서(1130), 게이트 스페이서(420), 및 반도체 층(134)과 접촉한다.
더구나, 고유전율 게이트 유전체 층(1220a)은 제1 핀 구조체(132)를 둘러싼다. 몇몇 실시형태에서, 고유전율 게이트 유전체 층(1220a)은 하프늄 산화물(hafnium oxide)(HfO2), 지르코늄 산화물(zirconium oxide)(ZrO2) 또는 란타늄 산화물(lanthanum oxide)(La2O3)과 같은 재료를 포함한다. 몇몇 실시형태에서, 고유전율 게이트 유전체 층(1220a)은 ALD 프로세스 또는 다른 적절한 프로세스를 수행하는 것에 의해 형성될 수도 있다.
일 함수 금속 층(1220b)은 고유전율 게이트 유전체 층 상에서 컨포멀하게 형성되고, 일 함수 금속 층(1220b)은 몇몇 실시형태에서 반도체 층(134)을 둘러싼다. 일 함수 금속 층(1220b)은 TiN, TaN, TiAlSi, TiSiN, TiAl, TaAl과 같은 재료, 또는 다른 적절한 재료를 포함할 수도 있다. 몇몇 실시형태에서, 일 함수 금속 층(1220b)은 ALD 프로세스 또는 다른 적절한 프로세스를 수행하는 것에 의해 형성될 수도 있다.
게이트 전극(1220c)은 리세스(1210) 내의 잔여 공간을 채운다. 따라서, 일 함수 금속 층(1220b)은 고유전율 게이트 유전체 층(1220a)과 게이트 전극(1220c)과 접촉하며 그들 사이에 있다. 게이트 전극(1220c)은 텅스텐 또는 알루미늄과 같은 재료를 포함할 수도 있다. 고유전율 게이트 유전체 층(1220a), 일 함수 금속 층(1220b), 및 게이트 전극(1220c)의 퇴적 이후, 그 다음, CMP 프로세스와 같은 평탄화 프로세스가 수행되어, 리세스(1210) 외부의 고유전율 게이트 유전체 층(1220a), 일 함수 금속 층(1220b), 및 게이트 전극(1220c)의 일부를 제거하여 제1 게이트 스택(1220)을 형성할 수도 있다. 몇몇 실시형태에서, 제1 게이트 스택(1220)은 p-형 금속 게이트 스택이다.
그 후, 도 1m-1 및 도 1m-2에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 나머지 제2 더미 게이트 층(330), 나머지 더미 유전체 층(230), 및 반도체 층(152)이 제거되어 리세스(1310)를 형성한다. 결과적으로, 반도체 층(154)은 노출된다. 도 1m-2는 도 1m-1의 라인 B-B'를 따라 취해지는 단면도이다.
리세스(1310) 내에는 제2 게이트 스택(1320)이 형성되고 및/또는 채워진다. 따라서, 제2 게이트 스택(1320)은 반도체 층(154)을 둘러싸고(감싸고) 제1 게이트 스택(1220) 위에 형성된다. 게이트 스페이서(420)는 제2 게이트 스택(1320)의 대향하는 측면 상에 배치된다.
더구나, 제2 게이트 스택(1320)은 반도체 층(154)(또는 나노구조체(154))을 감싸고, 제2 측벽 스페이서(720)는, 제2 게이트 스택(1320)과 소스/드레인(source/drain; S/D) 영역 사이의 누설을 방지하기 위해, 제2 게이트 스택(1320)과 제2 에피택시 구조체(930) 사이에 있다.
몇몇 실시형태에서, 나머지 제2 더미 게이트 층(330), 나머지 더미 유전체 층(230), 및 반도체 층(152)은 다수의 에칭 프로세스를 수행하는 것에 의해 제거된다. 몇몇 실시형태에서, 제1 에칭 프로세스가 수행되어 나머지 제2 더미 게이트 층(330)을 제거하고, 나머지 더미 유전체 층(230)은 노출된다. 그 다음, 제2 에칭 프로세스가 수행되어 노출된 더미 유전체 층(230)을 제거하고, 반도체 층(152 및 154)은 노출된다. 제3 에칭 프로세스가 수행되어, 반도체 층(154)이 아닌, 반도체 층(152)을 선택적으로 제거한다. 그와 같이, 반도체 층(154)은 남아 있고, 서로로부터 떨어져 이격되며, 제2 내부 게이트 스페이서(620) 위에 현수된다(suspended).
몇몇 실시형태에서, 에칭 정지 층(320)의 두께는, 제2 에칭 프로세스 동안 에칭 정지 층(320)이 제거되는 것을 방지할 만큼 충분히 두꺼울 수 있다. 반도체 층(154)의 제거 이후, 리세스(1310)는 에칭 정지 층(320), 제2 내부 게이트 스페이서(620), 제3 내부 게이트 스페이서(1130), 및 게이트 스페이서(420)에 의해 정의된다.
제2 게이트 스택(1320)은 고유전율 게이트 유전체 층(1320a), 일 함수 금속 층(1320b), 및 게이트 전극(1320c)을 포함한다. 고유전율 게이트 유전체 층(1320a)은 리세스(1310) 내에서 컨포멀하게 형성된다. 또한, 고유전율 게이트 유전체 층(1320a)은 에칭 정지 층(320), 제2 내부 게이트 스페이서(620), 제3 내부 게이트 스페이서(1130), 게이트 스페이서(420), 및 반도체 층(154)과 접촉한다.
더구나, 고유전율 게이트 유전체 층(1320a)은 반도체 층(154)을 둘러싸며, 반도체 층(154) 사이의 공간은, 고유전율 게이트 유전체 층(1320a)의 퇴적 이후에도 여전히 남아 있다. 몇몇 실시형태에서, 고유전율 게이트 유전체 층(1320a)은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 또는 란타늄 산화물(La2O3)과 같은 재료를 포함한다. 몇몇 실시형태에서, 고유전율 게이트 유전체 층(1320a)은 ALD 프로세스 또는 다른 적절한 프로세스를 수행하는 것에 의해 형성될 수도 있다.
일 함수 금속 층(1320b)은 고유전율 게이트 유전체 층 상에서 컨포멀하게 형성되고, 일 함수 금속 층(1320b)은 몇몇 실시형태에서 반도체 층(154)을 둘러싼다. 일 함수 금속 층(1320b)은 TiN, TaN, TiAlSi, TiSiN, TiAl, TaAl과 같은 재료, 또는 다른 적절한 재료를 포함할 수도 있다. 몇몇 실시형태에서, 일 함수 금속 층(1320b)은 ALD 프로세스 또는 다른 적절한 프로세스를 수행하는 것에 의해 형성될 수도 있다.
게이트 전극(1320c)은 리세스 내의 잔여 공간을 채운다. 따라서, 일 함수 금속 층(1320b)은 고유전율 게이트 유전체 층(1320a)과 게이트 전극(1320c)과 접촉하며 그들 사이에 있다. 게이트 전극(1320c)은 텅스텐 또는 알루미늄과 같은 재료를 포함할 수도 있다. 고유전율 게이트 유전체 층(1320a), 일 함수 금속 층(1320b), 및 게이트 전극(1320c)의 퇴적 이후, 그 다음, 화학 기계적 평탄화(CMP) 프로세스와 같은 평탄화 프로세스가 수행되어, 리세스(1310) 외부의 고유전율 게이트 유전체 층(1320a), 일 함수 금속 층(1320b) 및 게이트 전극(1320c)의 일부를 제거하여 제2 게이트 스택(1320)을 형성할 수도 있다. 도 1m-1 및 도 1m-2에서, 제2 게이트 스택(1320)은 n-형 게이트 스택이다.
도 1m-1 및 도 1m-2에서 도시되는 바와 같이, 제1 게이트 스택(1220)은 p-형 금속 게이트 스택이고, 제2 게이트 스택(1320)은 n-형 금속 게이트 스택이다. 몇몇 다른 실시형태에서, 제1 게이트 스택(1220)은 n-형 금속 게이트 스택이고, 제2 게이트 스택(1320)은 p-형 금속 게이트 스택이다.
도 1m-1 및 도 1m-2에서 도시되는 바와 같이, 제1 핀 구조체(132), 제1 에피택시 구조체(810), 및 제1 게이트 스택(1220)은 p-형 FET(p-type FET; PFET)와 같은 제1 디바이스(10)를 형성한다. 반도체 층(154), 제2 에피택시 구조체(930), 및 제2 게이트 스택(1320)은 n-형 FET(NFET)와 같은 제2 디바이스(20)를 형성한다. 제1 디바이스(10)는 FinFET 디바이스이고, 제2 디바이스(20)는 수평 게이트 올 어라운드(horizontal-gate-all-around; HGAA) 디바이스이다. 따라서, 제1 디바이스(10) 및 제2 디바이스(20)는 기판(110) 상에 적층되고, 제1 디바이스(10)는 제2 디바이스(20)와 기판(110) 사이에 배치된다. 제1 디바이스(10)의 채널(즉, 제1 핀 구조체(132))은 기판(110)과 제2 디바이스(20)의 채널(즉, 반도체 층(154)) 사이에 배치된다. 몇몇 실시형태에서, 제1 디바이스(10) 및 제2 디바이스(20) 중 하나는 논리 회로 디바이스이고, 다른 하나는 정적 랜덤 액세스 메모리(SRAM)이다.
제1 디바이스(10)는 에칭 정지 층(320), 제2 내부 게이트 스페이서(620), 및 제3 내부 게이트 스페이서(1130)에 의해 제2 디바이스(20)로부터 분리된다. 더 구체적으로, 에칭 정지 층(320), 제2 내부 게이트 스페이서(620), 및 제3 내부 게이트 스페이서(1130)는 제1 게이트 스택(1220)과 제2 게이트 스택(1320) 사이에 배치되고 그들과 접촉한다. 즉, 제1 게이트 스택(1220)은 제2 게이트 스택(1320)으로부터 분리된다. 더구나, 제2 내부 게이트 스페이서(620)는 제1 핀 구조체(132)와 반도체 층(154) 사이에 배치된다. 제2 내부 게이트 스페이서(620)는 제2 게이트 스택(1320)과 직접적으로 접촉하는 상부 표면 및 제1 게이트 스택(1220)과 직접적으로 접촉하는 저부 표면을 포함한다.
제2 게이트 스택(1320)은 제1 게이트 스택(1220) 위에 배치된다. 더 구체적으로, 제1 게이트 스택(1220)의 두께(T1)는 제2 게이트 스택(1320)의 두께(T2)보다 더 크다. 제1 게이트 스택(1220)의 저부 표면은 제2 게이트 스택(1320)의 저부 표면보다 더 낮다. 제1 게이트 스택(1220)의 최상부 표면(topmost surface)은 제2 게이트 스택(1320)의 저부 표면보다 더 높다. 몇몇 실시형태에서, 제1 게이트 스택(1220)의 상부 표면(1222)은 제2 게이트 스택(1320)의 상부 표면(1322)과 실질적으로 동일 평면 상에 있다. 격리 구조체(220)는 제1 게이트 스택(1220)과 기판(110) 사이에 배치되고, 제2 게이트 스택(1320)은 격리 구조체(220) 위에 배치되며 제1 게이트 스택(1220)에 의해 격리 구조체(220)로부터 이격된다.
그 후, 도 1n에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 상부 ILD(1010)는, 제1 게이트 스택(1220)의 대향하는 측면 상에 다수의 트렌치(1410)를 형성하도록 패턴화된다. 적어도, 트렌치(1410)에 의해 노출되는 에칭 정지 층(920) 및 나머지 상부 ILD(1010)의 측벽 상에는, 다수의 콘택 스페이서(1420)가 형성된다.
몇몇 실시형태에서, 트렌치(1410)의 노출된 표면 상에서 유전체 층이 컨포멀하게 형성되고, 그 다음, 건식 에칭 프로세스와 같은 에칭 프로세스가 수행되어 유전체 층의 일부를 제거하여, 에칭 정지 층(920) 및 나머지 상부 ILD(1010)의 측벽 상에 콘택 스페이서(1420)를 형성한다. 몇몇 실시형태에서, 콘택 스페이서(1420)는 SiN, 산화물, 금속 산화물, 또는 SiCxOyNz과 같은 다른 유전체에 의해 형성된다. 몇몇 실시형태에서, 콘택 스페이서(1420)는 ALD 프로세스 또는 다른 적절한 프로세스를 수행하는 것에 의해 형성된다.
그 다음, 도 1o에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 나머지 상부 ILD(1010)는, 제2 게이트 스택(1320)의 대향하는 측면 상에 다수의 트렌치(1510)를 형성하도록 리세스된다(recessed). 트렌치(1510)는 제2 에피택시 구조체(930)의 적어도 일부를 각각 노출시킨다.
몇몇 실시형태에서, 상부 ILD(1010)의 일부가 도 1o에서 도시되는 바와 같이 에칭 정지 층(920) 상에서 남아 있도록, 나머지 상부 ILD(1010)는 부분적으로 제거된다. 몇몇 다른 실시형태에서, 에칭 정지 층(920)이 트렌치(1510)에 의해 노출되도록 나머지 상부 ILD(1010)가 제거된다.
그 후, 도 1p에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 나머지 저부 ILD(910)는, 제1 게이트 스택(1220)의 대향하는 측면 상에 다수의 리세스(1610)를 형성하도록 제거된다. 결과적으로, 각각의 리세스(1610)는 제1 에피택시 구조체(810), 격리 구조체(220), 및 절연성 층(510)을 노출시킨다.
그 후, 도 1q에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 제1 에피택시 구조체(810) 및 제2 에피택시 구조체(930)는 실리사이드 프로세스(silicide process)를 거쳐, 제1 에피택시 구조체(810)를 둘러싸는 제1 금속 실리사이드 층(1705) 및 제2 에피택시 구조체(930)의 일부를 둘러싸는 제2 금속 실리사이드 층(1715)을 형성한다.
몇몇 실시형태에서, 제1 금속 실리사이드 층(1705) 및 제2 금속 실리사이드 층(1715)은 다음의 단계에 의해 형성된다. 얇은 금속 층(도시되지 않음)이 먼저 형성되고, 그 다음, 기판(110)이 가열되는데, 이것은 실리콘 및 게르마늄으로 하여금 접촉되는 곳에서 금속과 반응하게 한다. 몇몇 실시형태에서, 얇은 금속 층은 니켈, 백금, 팔라듐, 바나듐, 티타늄, 코발트, 탄탈룸, 이테르븀, 지르코늄, 및 이들의 조합으로 제조된다. 반응 이후, 제1 금속 실리사이드 층(1705)은 제1 에피택시 구조체(810)와 금속 층 사이에서 형성되고, 제2 금속 실리사이드 층(1715)은 제2 에피택시 구조체(930)와 금속 층 사이에서 형성된다. 미반응 금속 층은, 금속을 공격하지만 그러나 제1 금속 실리사이드 층(1705) 및 제2 금속 실리사이드 층(1715)을 공격하지 않는 에천트의 사용을 통해 선택적으로 제거된다.
실리사이드 프로세스 이후에, 다수의 제1 콘택(1710)이 리세스(1610) 내에 각각 형성되고, 다수의 제2 콘택(1720)이 트렌치(1510) 내에 그리고 제1 콘택(1710) 위에 각각 형성된다. 따라서, 제1 콘택(1710)은 제1 금속 실리사이드 층(1705)과 접촉하여 감싸고, 한편, 제2 콘택(1720)은 제2 금속 실리사이드 층(1715)과 접촉하여 감싼다.
몇몇 실시형태에서, 제1 콘택(1710) 및 제2 콘택(1720)은, 각각, 텅스텐(W), 코발트(Co), 루테늄(Ru), 알루미늄(Al), 구리(Cu), 또는 다른 적절한 재료와 같은 금속으로 제조된다. 제1 콘택(1710) 및 제2 콘택(1720)의 퇴적 이후, 그 다음, 화학적 기계적 평탄화(CMP) 프로세스와 같은 평탄화 프로세스가 수행될 수도 있다. 따라서, 제1 콘택(1710)의 상부 표면 및 제2 콘택(1720)의 상부 표면은 동일 평면 상에 있다.
제1 콘택(1710)은 에칭 정지 층(920), 상부 ILD(1010), 및 콘택 스페이서(1420)에 의해 제2 콘택(1720)으로부터 분리된다. 더 구체적으로, 에칭 정지 층(920), 상부 ILD(1010), 및 콘택 스페이서(1420)는 제1 콘택(1710)과 제2 콘택(1720) 사이에서 그리고 그들과 접촉하여 배치된다. 즉, 제1 콘택(1710)은 제2 콘택(1720)으로부터 분리된다. 더구나, 에칭 정지 층(920)은 제1 에피택시 구조체(810)와 제2 에피택시 구조체(930) 사이에 배치된다.
제1 실시형태에서, p-형 FET(PFET)와 같은 제1 디바이스(10)는 기판(110) 위에 형성되고, n-형 FET(NFET)와 같은 제2 디바이스(20)는 제1 디바이스(10) 위에 형성된다. 몇몇 실시형태에서, 제1 디바이스(10)는 채널로서 Si를 갖는 제1 핀 구조체를 포함하고, 제2 디바이스는 다수의 Si 채널을 갖는 다수의 나노구조체(나노와이어, 나노시트, 등등)를 포함한다.
몇몇 실시형태에서, 반도체 디바이스(100a)는, 함께 적층되는 FinFET 디바이스 및 나노구조체 GAA 디바이스를 포함한다. 제1 디바이스(10)와 제2 디바이스(20)의 채널 사이에 제2 내부 게이트 스페이서(620) 및 제3 내부 게이트 스페이서(1130)를 적용하는 것에 의해, 채널은, 서로로부터 격리되면서, 함께 적층될 수 있다. 또한, 제2 내부 게이트 스페이서(620) 및 제3 내부 게이트 스페이서(1130)는, 제1 디바이스(10) 및 제2 디바이스(20)의 게이트 스택을 추가로 격리한다. 또한, 제1 디바이스(10)와 제2 디바이스(20)의 제1 콘택(1710)과 제2 콘택(1720)은 서로 적층되고 서로로부터 격리된다. 이러한 구성에 의해, 반도체 디바이스(100a)의 레이아웃 영역이 감소되고 그 디바이스 밀도가 증가된다.
도 2a 내지 도 2q는, 본 개시의 몇몇 실시형태에 따른, 반도체 디바이스 구조체(100b)를 형성하는 다양한 단계의 사시도를 도시한다. 반도체 디바이스 구조체(100a)를 형성하기 위해 사용되는 몇몇 프로세스 및 재료는, 반도체 디바이스 구조체(100b)를 형성하기 위해 사용되는 것과 유사하거나, 또는 동일하며, 본원에서는 반복되지 않는다. 도 2q의 반도체 디바이스 구조체(100b)는 도 1q의 반도체 디바이스 구조체(100a)와 유사하지만, 도 2q와 도 1q 사이의 차이는, 도 2q에서는 제1 핀 구조체(132)가 SiGe로 제조되어 제1 디바이스(10)(예를 들면, p-형 FET(PFET))를 형성한다는 것이다.
도 2a는 도 1a와 유사하거나 또는 동일하고, 제1 핀 구조체(132)는 제1 희생 층(120) 위에 형성되고, 반도체 층(134)은 제1 핀 구조체(132) 위에 형성된다.
몇몇 실시형태에서, 제1 핀 구조체(132)는 제1 희생 층(120)에서의 게르마늄 백분율보다 더 낮은 게르마늄 백분율을 갖는 SiGe 층으로 제조된다. 몇몇 실시형태에서, 제1 핀 구조체(132)의 게르마늄 백분율은 약 20 퍼센트와 약 30 퍼센트 사이의 범위 내에 있다. 더구나, 제1 희생 층(120)의 게르마늄 백분율과 제1 핀 구조체(132)의 게르마늄 백분율 사이의 차이는 약 20 퍼센트 또는 그 이상보다 더 클 수도 있다.
몇몇 실시형태에서, 반도체 층(134)은 실리콘(Si)으로 제조된다. 몇몇 실시형태에서, 반도체 층(134)은 게르마늄(Ge)이 없는 실리콘으로 제조된다. 몇몇 실시형태에서, 반도체 층(134)은, 예를 들면, 약 1 퍼센트보다 더 낮은 게르마늄 백분율을 갖는 실질적으로 순수한 실리콘 층이다. 더구나, 반도체 층(134)은, p-형 및 n-형 불순물로 도핑되지 않은 진성일 수도 있다.
그 후, 도 2b에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 반도체 스트립(210)이 형성되고, 격리 구조체(220)가 형성된다. 후속하여, 더미 유전체 층(230)은 반도체 스트립(210)을 피복하도록 컨포멀하게 형성된다.
다음으로, 도 2c에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 반도체 스트립(210) 상에 제1 더미 게이트 층(310), 에칭 정지 층(320) 및 제2 더미 게이트 층(330)이 형성된다. 다음으로, 패턴화된 하드 마스크(340)가 제2 더미 게이트 층(330) 위에 형성된다.
그 후, 도 2d에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 반도체 스트립(210)을 가로지르는 더미 게이트 스택(410)이 형성되고, 그 다음, 게이트 스페이서(420)가 더미 게이트 스택(410)의 측벽 상에 형성된다.
다음으로, 도 2e에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 게이트 스페이서(420) 및 더미 게이트 스택(410)에 의해 피복되지 않는 더미 유전체 층(230) 및 반도체 스트립(210)의 일부가 제거되어, 기판(110)의 상부 표면 및 반도체 스트립(210)의 채널 부분을 노출시킨다. 후속하여, 기판(110)의 상부 표면 상에 절연성 층(510)이 형성된다.
그 후, 도 2f에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 제1 희생 층(120) 및 제2 희생 층(140)이 제거되어 개구(122) 및 개구(142)를 형성한다. 다음으로, 개구(122) 내에 제1 내부 게이트 스페이서(610)가 형성되고, 개구(142) 내에 제2 내부 게이트 스페이서(620)가 형성된다.
후속하여, 도 2g-1 및 도 2g-2에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 반도체 층(134) 및 반도체 층(152)은, 반도체 층(134)의 대향하는 측면 상에 제1 측벽 스페이서(710)를, 그리고 반도체 층(152)의 대향하는 측면 상에 제2 측벽 스페이서(720)를 형성하도록 트리밍된다. 제2 내부 게이트 스페이서(620)는 제2 측벽 스페이서(720)의 저부 표면과 직접적으로 접촉하는 상부 표면 및 제1 측벽 스페이서(710)의 상부 표면과 직접적으로 접촉하는 저부 표면을 갖는다.
반도체 층(134) 및 반도체 층(152)의 재료가 제1 핀 구조체(132) 및 반도체 층(154)과는 상이하기 때문에, 그 에칭 레이트는 상이하고, 제1 핀 구조체(132) 및 반도체 층(154)은 제자리에 유지되고, 동시에, 반도체 층(152) 및 반도체 층(134)은 트리밍된다는 것을 유의해야 한다.
다음으로, 도 2h-1 및 도 2h-2에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 제1 에피택시 구조체(810)는 반도체 층(154) 및 제1 핀 구조체(132)의 대향하는 측벽 상에 형성된다.
다음으로, 도 2i-1 및 도 2i-2에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 저부 ILD(910)는 제1 핀 구조체(132)와 접촉하는 제1 에피택시 구조체(810)를 둘러싸도록 형성되고 반도체 층(154)과 접촉하는 제1 에피택시 구조체(810)를 노출시킨다. 그 후, 저부 ILD(910) 상에 에칭 정지 층(920)이 형성되고, 반도체 층(154)의 대향하는 측벽 상에 제2 에피택시 구조체(930)가 형성된다.
후속하여, 도 2j에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 상부 ILD(1010)가 에칭 정지 층(920) 상에 그리고, 적어도, 더미 게이트 스택(410)의 대향하는 측면 상에 형성된다.
그 후, 도 2k-1 및 도 2k-2에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 제2 더미 게이트 층(330) 및 에칭 정지 층(320)은 패턴화된 하드 마스크(1110)를 마스크로서 사용하는 것에 의해 패턴화되어 게이트 스페이서(420) 사이에 트렌치(1120)를 형성한다. 제3 내부 게이트 스페이서(1130)는, 적어도, 트렌치(1120)에 의해 노출되는 에칭 정지 층(320) 및 제2 더미 게이트 층(330)의 측벽 상에 형성된다.
다음으로, 도 2l-1 및 도 2l-2에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 나머지 제1 더미 게이트 층(310), 더미 유전체 층(230)의 일부, 및 반도체 층(134)은 제거되어 리세스(1210)를 형성한다. 제1 게이트 스택(1220)은 리세스(1210) 내에 채워진다. 제1 핀 구조체(132) 및 반도체 층(134)이 상이한 재료로 제조되기 때문에, 반도체 층(134)은 제거되지만, 그러나 제1 핀 구조체(132)는 유지된다. 제1 게이트 스택(1220)은 제1 핀 구조체(132)를 감싼다.
후속하여, 도 2m-1 내지 도 2q 상에서 수행되는 프로세스는 도 1m-1 내지 도 1q에서 수행되는 프로세스와 동일하거나, 또는 유사하며, 따라서, 간략화를 위해 생략된다.
제2 실시형태에서, p-형 FET(PFET)와 같은 제1 디바이스(10)는 기판(110) 위에 형성되고, n-형 FET(NFET)와 같은 제2 디바이스(20)는 제1 디바이스(10) 위에 형성된다. 몇몇 실시형태에서, 제1 디바이스(10)는 채널로서 SiGe를 갖는 제1 핀 구조체(132)를 포함하고, 제2 디바이스(20)는 다수의 Si 채널을 갖는 다수의 나노구조체(예컨대 반도체 층(154))를 포함한다.
도 3a 내지 도 3q는, 본 개시의 몇몇 실시형태에 따른, 반도체 디바이스 구조체(100c)를 형성하는 다양한 단계의 사시도를 도시한다. 반도체 디바이스 구조체(100c)를 형성하기 위해 사용되는 몇몇 프로세스 및 재료는, 반도체 디바이스 구조체(100a)를 형성하기 위해 사용되는 것과 유사하거나, 또는 동일하며, 본원에서는 반복되지 않는다.
도 3a에서 도시되는 바와 같이, 제1 반도체 스택(130)이 제1 희생 층(120) 위에 형성된다. 제1 반도체 스택(130)은 반도체 층(132) 및 반도체 층(134)을 포함한다. 제2 희생 층(140)은 제1 반도체 스택(130) 상에 형성된다. 제2 희생 층(140) 위에 제2 핀 구조체(155)가 형성된다. 그 후, 패턴화된 하드 마스크(160)가 제2 핀 구조체(155) 위에 형성된다. 몇몇 실시형태에서, 반도체 층(132)의 각각은 Si로 제조되고, 반도체 층(134)의 각각은 SiGe로 제조된다.
몇몇 실시형태에서, 제2 핀 구조체(155)는 실리콘(Si)으로 제조된다. 몇몇 실시형태에서, 제2 핀 구조체(155)는 게르마늄(Ge)이 없는 실리콘으로 제조된다. 몇몇 실시형태에서, 제2 핀 구조체(155)는, 예를 들면, 약 1 퍼센트보다 더 낮은 게르마늄 백분율을 갖는 실질적으로 순수한 실리콘 층이다. 더구나, 제2 핀 구조체(155)는, p-형 및 n-형 불순물로 도핑되지 않은 진성일 수도 있다.
다음으로, 도 3b에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 기판(110), 제1 희생 층(120), 제1 반도체 스택(130), 제2 희생 층(140), 제2 핀 구조체(155)는 패턴화된 하드 마스크(160)를 사용하는 것에 의해 패턴화되어 반도체 스트립(210)을 형성한다.
그 후, 도 3c에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 제1 더미 게이트 층(310), 에칭 정지 층(320) 및 제2 더미 게이트 층(330)이 반도체 스트립(210) 상에 형성된다. 다음으로, 패턴화된 하드 마스크(340)가 제2 더미 게이트 층(330) 위에 형성된다.
그 후, 도 3d에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 반도체 스트립(210)을 가로지르는 더미 게이트 스택(410)이 형성되고, 그 다음, 게이트 스페이서(420)가 더미 게이트 스택(410)의 측벽 상에 형성된다.
다음으로, 도 3e에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 게이트 스페이서(420) 및 더미 게이트 스택(410)에 의해 피복되지 않는 더미 유전체 층(230) 및 반도체 스트립(210)의 일부가 제거되어, 기판(110)의 상부 표면 및 반도체 스트립(210)의 채널 부분을 노출시킨다. 후속하여, 기판(110)의 상부 표면 상에 절연성 층(510)이 형성된다.
후속하여, 도 3f에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 제1 희생 층(120) 및 제2 희생 층(140)이 제거되어 개구(122) 및 개구(142)를 형성한다. 다음으로, 개구(122) 내에 제1 내부 게이트 스페이서(610)가 형성되고, 개구(142) 내에 제2 내부 게이트 스페이서(620)가 형성된다.
후속하여, 도 3g-1 및 3g-2에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 반도체 층(134)은 반도체 층(134)의 대향하는 측면 상에 제1 측벽 스페이서(710)를 형성하도록 트리밍된다.
반도체 층(134)의 재료가 제2 핀 구조체(155) 및 반도체 층(132)과는 상이하기 때문에, 그 에칭 레이트는 상이하고, 제2 핀 구조체(155) 및 반도체 층(132)은 제자리에 남아 있고 한편 반도체 층(134)은 트리밍된다는 것을 유의해야 한다.
다음으로, 도 3h-1 및 도 3h-2에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 제1 에피택시 구조체(810)가 반도체 층(132) 및 제2 핀 구조체(155)의 대향하는 측벽 상에 형성된다. 제1 에피택시 구조체(810)가 제1 측벽 스페이서(710)와 직접적으로 접촉하지 않기 때문에, 따라서, 제1 에피택시 구조체(810)와 제1 측벽 스페이서(710) 사이에 공기 공간(811)이 존재한다는 것을 유의해야 한다.
다음으로, 도 3i-1 및 3i-2에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 저부 ILD(910)가 반도체 층(134)과 접촉하는 제1 에피택시 구조체(810)를 둘러싸도록 형성되고 제2 핀 구조체(155)와 접촉하는 제1 에피택시 구조체(810)를 노출시킨다. 그 후, 저부 ILD(910) 상에 에칭 정지 층(920)이 형성되고, 제2 핀 구조체(155)의 대향하는 측벽 상에 제2 에피택시 구조체(930)가 형성된다.
후속하여, 도 3j에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 상부 ILD(1010)가 에칭 정지 층(920) 상에 그리고, 적어도, 더미 게이트 스택(410)의 대향하는 측면 상에 형성된다.
그 후, 도 3k-1 및 도 3k-2에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 제2 더미 게이트 층(330) 및 에칭 정지 층(320)은 패턴화된 하드 마스크(1110)를 마스크로서 사용하는 것에 의해 패턴화되어 게이트 스페이서(420) 사이에 트렌치(1120)를 형성한다. 제3 내부 게이트 스페이서(1130)는, 적어도, 트렌치(1120)에 의해 노출되는 에칭 정지 층(320) 및 제2 더미 게이트 층(330)의 측벽 상에 형성된다.
다음으로, 도 3l-1 및 도 3l-2에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 나머지 제1 더미 게이트 층(310), 더미 유전체 층(230)의 일부, 및 반도체 층(132)은 제거되어 리세스(1210)를 형성한다. 제1 게이트 스택(1220)은 리세스(1210) 내에 채워진다. 반도체 층(132) 및 반도체 층(134)이 상이한 재료로 제조되기 때문에, 반도체 층(134)은 제거되지만, 그러나 반도체 층(132)은 남아 있다. 제1 게이트 스택(1220)은 반도체 층(132)을 감싼다.
그 후, 도 3m-1 및 도 3m-2에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 나머지 제2 더미 게이트 층(330) 및 나머지 더미 유전체 층(230)이 제거되어 리세스(1310)를 형성한다. 결과적으로, 제2 핀 구조체(155)가 노출된다. 다음으로, 리세스(1310) 내에는 제2 게이트 스택(1320)이 형성되고 및/또는 채워진다. 따라서, 제2 게이트 스택(1320)은 제2 핀 구조체(155)를 둘러싸고(감싸고) 제1 게이트 스택(1220) 위에 형성된다. 몇몇 실시형태에서, 제2 핀 구조체(155)는 제2 게이트 스택(1320)과 직접적으로 접촉한다.
도 3m-1 및 도 3m-2에서 도시되는 바와 같이, 제1 게이트 스택(1220)은 n-형 금속 게이트 스택이고, 제2 게이트 스택(1320)은 p-형 금속 게이트 스택이다. 몇몇 다른 실시형태에서, 제1 게이트 스택(1220)은 p-형 금속 게이트 스택이고, 제2 게이트 스택(1320)은 n-형 금속 게이트 스택이다.
도 3m-1 및 도 3m-2에서 도시되는 바와 같이, 반도체 층(132), 제1 에피택시 구조체(810), 및 제1 게이트 스택(1220)은 n-형 FET(NFET)와 같은 제1 디바이스(10)를 형성한다. 제2 핀 구조체(155), 제2 에피택시 구조체(930), 및 제2 게이트 스택(1320)은 p-형 FET(PFET)와 같은 제2 디바이스(20)를 형성한다. 제1 디바이스(10)는 수평 게이트 올 어라운드(HGAA) 디바이스 구조체를 가지며, 제2 디바이스(20)는 FinFET 디바이스를 갖는다. 따라서, 제1 디바이스(10) 및 제2 디바이스(20)는 기판(110) 상에 적층되고, 제1 디바이스(10)는 제2 디바이스(20)와 기판(110) 사이에 배치된다.
후속하여, 도 3n 내지 도 3q 상에서 수행되는 프로세스는 도 1n-1 내지 도 1q 상에서 수행되는 프로세스와 동일하거나, 또는 유사하며, 따라서 간략화를 위해 생략된다.
제3 실시형태에서, n-형 FET(NFET)와 같은 제1 디바이스(10)는 기판(110) 위에 형성되고, p-형 FET(PFET)와 같은 제2 디바이스(20)는 제1 디바이스(10) 위에 형성된다. 몇몇 실시형태에서, 제1 디바이스(10)는, 다수의 Si 채널을 갖는 다수의 나노구조체(또는 나노와이어, 나노시트로 칭해짐)를 포함하고, 제2 디바이스(20)는 Si를 채널로서 갖는 제2 핀 구조체(155)를 포함한다. 몇몇 다른 실시형태에서, 제1 디바이스(10)는, 다수의 Si 채널을 갖는 다수의 나노구조체(나노와이어)를 포함하고, 제2 디바이스(20)는 SiGe를 채널로서 갖는 제2 핀 구조체를 포함한다.
도 4a 내지 도 4q는, 본 개시의 몇몇 실시형태에 따른, 반도체 디바이스 구조체(100d)를 형성하는 다양한 단계의 사시도를 도시한다. 반도체 디바이스 구조체(100d)를 형성하기 위해 사용되는 몇몇 프로세스 및 재료는, 반도체 디바이스 구조체(100c)를 형성하기 위해 사용되는 것과 유사하거나, 또는 동일하며, 본원에서는 반복되지 않는다.
도 4a에서 도시되는 바와 같이, 제1 반도체 스택(130)은 제1 희생 층(120) 위에 형성되고, 제2 반도체 스택(150)은 제2 희생 층(140) 위에 형성된다. 제2 반도체 스택(150)은 반도체 층(152) 및 반도체 층(154)을 포함한다.
몇몇 실시형태에서, 반도체 층(152)은 SiGe로 제조되고, 반도체 층(154)은 Si로 제조된다. 몇몇 실시형태에서, 반도체 층(152)의 두께는 반도체 층(154)보다 더 작다.
그 후, 도 4b에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 기판(110), 제1 희생 층(120), 제1 반도체 스택(130), 제2 희생 층(140), 및 제2 반도체 스택(150)은 패턴화된 하드 마스크(160)를 사용하는 것에 의해 패턴화되어 반도체 스트립(210)을 형성한다.
그 후, 도 4c에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 제1 더미 게이트 층(310), 에칭 정지 층(320) 및 제2 더미 게이트 층(330)이 반도체 스트립(210) 상에 형성된다. 다음으로, 패턴화된 하드 마스크(340)가 제2 더미 게이트 층(330) 위에 형성된다.
그 후, 도 4d에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 반도체 스트립(210)을 가로지르는 더미 게이트 스택(410)이 형성되고, 그 다음, 게이트 스페이서(420)가 더미 게이트 스택(410)의 측벽 상에 형성된다.
다음으로, 도 4e에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 게이트 스페이서(420) 및 더미 게이트 스택(410)에 의해 피복되지 않는 더미 유전체 층(230) 및 반도체 스트립(210)의 일부가 제거되어, 기판(110)의 상부 표면 및 반도체 스트립(210)의 채널 부분을 노출시킨다. 후속하여, 기판(110)의 상부 표면 상에 절연성 층(510)이 형성된다.
후속하여, 도 4f에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 제1 희생 층(120) 및 제2 희생 층(140)이 제거되어 개구(122) 및 개구(142)를 형성한다. 다음으로, 개구(122) 내에 제1 내부 게이트 스페이서(610)가 형성되고, 개구(142) 내에 제2 내부 게이트 스페이서(620)가 형성된다.
후속하여, 도 4g-1 및 도 4g-2에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 반도체 층(134)은, 반도체 층(134)의 대향하는 측면 상에 제1 측벽 스페이서(710)를 형성하도록 트리밍되고, 반도체 층(152)은, 반도체 층(154) 아래에 제2 측벽 스페이서(720)를 형성하도록 트리밍된다.
반도체 층(152) 및 반도체 층(134)의 재료가 반도체(154) 및 반도체 층(132)과는 상이하기 때문에, 그 에칭 레이트는 상이하고, 반도체 층(154) 및 반도체 층(132)은 제자리에 남아 있고, 한편, 반도체 층(152) 및 반도체 층(134)은 트리밍된다는 것을 유의한다.
다음으로, 도 4h-1 및 도 4h-2에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 제1 에피택시 구조체(810)가 반도체 층(132) 및 반도체 층(154)의 대향하는 측벽 상에 형성된다.
다음으로, 도 4i-1 및 4i-2에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 저부 ILD(910)가 반도체 층(132)과 접촉하는 제1 에피택시 구조체(810)를 둘러싸도록 형성되고 제2 핀 구조체(155)와 접촉하는 제1 에피택시 구조체(810)를 노출시킨다. 그 후, 저부 ILD(910) 상에 에칭 정지 층(920)이 형성되고, 제2 핀 구조체(155)의 대향하는 측벽 상에 제2 에피택시 구조체(930)가 형성된다.
후속하여, 도 4j에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 상부 ILD(1010)가 에칭 정지 층(920) 상에 그리고, 적어도, 더미 게이트 스택(410)의 대향하는 측면 상에 형성된다.
그 후, 도 4k-1 및 도 4k-2에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 제2 더미 게이트 층(330) 및 에칭 정지 층(320)은 패턴화된 하드 마스크(1110)를 마스크로서 사용하여 패턴화되어 게이트 스페이서(420) 사이에 트렌치(1120)를 형성한다. 제3 내부 게이트 스페이서(1130)는, 적어도, 트렌치(1120)에 의해 노출되는 에칭 정지 층(320) 및 제2 더미 게이트 층(330)의 측벽 상에 형성된다.
다음으로, 도 4l-1 및 도 4l-2에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 나머지 제1 더미 게이트 층(310), 더미 유전체 층(230)의 일부, 및 반도체 층(134)은 제거되어 리세스(1210)를 형성한다. 제1 게이트 스택(1220)은 리세스(1210) 내에 채워진다.
그 후, 도 4m-1 및 도 4m-2에서 도시되는 바와 같이, 본 개시의 몇몇 실시형태에 따라, 나머지 제2 더미 게이트 층(330), 나머지 더미 유전체 층(230), 및 반도체 층(152)이 제거되어 리세스(1310)를 형성한다. 결과적으로, 반도체 층(154)은 노출된다. 다음으로, 리세스(1310) 내에는 제2 게이트 스택(1320)이 형성되고 및/또는 채워진다. 따라서, 제2 게이트 스택(1320)은 반도체 층(154)을 둘러싸고(감싸고) 제1 게이트 스택(1220) 위에 형성된다.
도 4m-1 및 도 4m-2에서 도시되는 바와 같이, 제1 게이트 스택(1220)은 n-형 금속 게이트 스택이고, 제2 게이트 스택(1320)은 p-형 금속 게이트 스택이다. 몇몇 다른 실시형태에서, 제1 게이트 스택(1220)은 p-형 금속 게이트 스택이고, 제2 게이트 스택(1320)은 n-형 금속 게이트 스택이다.
도 4m-1 및 도 4m-2에서 도시되는 바와 같이, 반도체 층(132), 제1 에피택시 구조체(810), 및 제1 게이트 스택(1220)은 n-형 FET(NFET)와 같은 제1 디바이스(10)를 형성한다. 반도체 층(154), 제2 에피택시 구조체(930), 및 제2 게이트 스택(1320)은 p-형 FET(PFET)와 같은 제2 디바이스(20)를 형성한다. 제1 디바이스(10)는 수평 게이트 올 어라운드(HGAA) 디바이스를 가지며, 제2 디바이스(20)도 또한 수평 게이트 올 어라운드(HGAA) 디바이스를 갖는다. 따라서, 제1 디바이스(10) 및 제2 디바이스(20)는 기판(110) 상에 적층되고, 제1 디바이스(10)는 제2 디바이스(20)와 기판(110) 사이에 배치된다.
후속하여, 도 4n 내지 도 4q 상에서 수행되는 프로세스는 도 3n-1 내지 도 3q 상에서 수행되는 프로세스와 동일하거나, 또는 유사하며, 따라서 간략화를 위해 생략된다.
제4 실시형태에서, n-형 FET(NFET)와 같은 제1 디바이스(10)는 기판(110) 위에 형성되고, p-형 FET(PFET)와 같은 제2 디바이스(20)는 제1 디바이스(10) 위에 형성된다. 몇몇 실시형태에서, 제1 디바이스(10)는 다수의 Si 채널을 갖는 다수의 나노구조체(또는 나노와이어 또는 나노시트로 칭해짐)를 포함하고, 제2 디바이스(20)는 Si 채널을 갖는 나노구조체(또는 나노와이어 또는 나노시트로 칭해짐)를 포함한다. 몇몇 다른 실시형태에서, 제1 디바이스(10)는 다수의 Si 채널을 갖는 다수의 나노구조체(또는 나노와이어 또는 나노시트로 칭해짐)를 포함하고, 제2 디바이스(20)는 SiGe 채널을 갖는 나노구조체(나노와이어)를 포함한다.
반도체 디바이스 구조체를 형성하기 위한 실시형태 및 그것을 형성하기 위한 방법이 제공된다. FinFET 디바이스 및 GAA 디바이스는 수직 방향으로 적층된다. FinFET 디바이스와 GAA 디바이스는 내부 게이트 스페이서에 의해 서로로부터 격리된다. 이 설계에 의해, 반도체 디바이스의 레이아웃 영역이 감소되고 디바이스 밀도가 증가된다.
몇몇 실시형태에서, 반도체 디바이스 구조체가 제공된다. 반도체 디바이스 구조체는 기판 위에 형성되는 제1 디바이스를 포함하고, 제1 디바이스는 제1 핀 구조체를 포함한다. 반도체 디바이스 구조체는 또한 제1 디바이스 위 또는 아래에 형성되는 제2 디바이스를 포함하고, 제2 디바이스는 수직 방향으로 적층되는 복수의 제2 나노구조체를 포함한다.
몇몇 실시형태에서, 반도체 디바이스 구조체가 제공된다. 반도체 디바이스 구조체는 기판 위에 형성되는 제1 디바이스를 포함하고, 제1 디바이스는 제1 핀 구조체를 포함한다. 반도체 디바이스 구조체는 제1 핀 구조체 주위에서 감싸이는(wrapped) 제1 게이트 스택, 및 제1 디바이스 위에 형성되는 제2 디바이스를 포함한다. 제2 디바이스는 수직 방향으로 적층되는 복수의 제2 나노구조체를 포함한다. 반도체 디바이스 구조체는 제2 나노구조체 주위에 감싸이는 제2 게이트 스택을 포함하고, 제1 게이트 스택의 최상부 표면은 제2 게이트 스택의 저부 표면보다 더 높다.
몇몇 실시형태에서, 반도체 디바이스 구조체가 제공된다. 반도체 디바이스 구조체는 기판 위에 형성되는 복수의 제1 나노구조체, 및 수직 방향으로 적층되는 제1 나노구조체를 포함한다. 반도체 디바이스 구조체는 또한 제1 나노구조체 주위에 감싸이는 제1 게이트 스택, 및 제1 나노구조체 위에 형성되는 제1 내부 게이트 스페이서를 포함한다. 반도체 디바이스 구조체는, 제1 내부 게이트 스페이서 위에 형성되는 제2 핀 구조체, 및 제2 핀 구조체 주위에 감싸이는 제2 게이트 스택을 더 포함한다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 하는 여러가지 실시형태의 피쳐를 개략적으로 나타낸다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 수정을 가할 수도 있다는 것을 인식해야 한다.
<부 기>
1. 반도체 디바이스 구조체로서,
기판 위에 형성되는 제1 디바이스 - 상기 제1 디바이스는 제1 핀 구조체를 포함함 - ; 및
상기 제1 디바이스 위에 또는 그 아래에 형성되는 제2 디바이스 - 상기 제2 디바이스는 수직 방향으로 적층되는 복수의 제2 나노구조체를 포함함 -
를 포함하는, 반도체 디바이스 구조체.
2. 제1항에 있어서,
상기 제1 디바이스 및 상기 제2 디바이스 중 하나는 P-형 디바이스이고 다른 하나는 N-형 디바이스인 것인, 반도체 디바이스 구조체.
3. 제1항에 있어서,
상기 제1 핀 구조체 주위에 랩핑되는(wrapped around) 제1 게이트 스택; 및
상기 제2 나노구조체 주위에 랩핑되는 제2 게이트 스택을 더 포함하는, 반도체 디바이스 구조체.
4. 제3항에 있어서,
상기 제1 게이트 스택과 상기 제2 게이트 스택 사이의 내부 게이트 스페이서를 더 포함하는, 반도체 디바이스 구조체.
5. 제3항에 있어서,
상기 제1 게이트 스택은 제1 부분 및 제2 부분을 포함하고, 상기 제1 부분은 상기 제2 게이트 스택의 측벽 옆에 있고, 상기 제2 부분은 상기 제2 게이트 스택 바로 아래에 있는 것인, 반도체 디바이스 구조체.
6. 제1항에 있어서,
상기 기판 위에 형성되는 격리(isolation) 구조체; 및
상기 기판 위에서 연장되는 내부 게이트 스페이서 - 상기 내부 게이트 스페이서의 상부 표면(top surface)은 상기 격리 구조체의 상부 표면보다 더 높음 -
를 더 포함하는, 반도체 디바이스 구조체.
7. 제1항에 있어서,
두 개의 인접한 제2 나노구조체 사이의 측벽 스페이서;
상기 제2 나노구조체 중 하나의 측벽 상에 형성되는 제2 S/D 구조체; 및
상기 제2 나노구조체 주위에 랩핑되는 제2 게이트 스택 - 상기 측벽 스페이서는 상기 제2 게이트 스택과 상기 제2 S/D 구조체 사이에 있음 -
을 더 포함하는, 반도체 디바이스 구조체.
8. 제7항에 있어서,
상기 제1 핀 구조체의 측벽 상에 형성되는 제1 S/D 구조체; 및
상기 제1 S/D 구조체와 상기 제2 S/D 구조체 사이의 에칭 정지 층을 더 포함하는, 반도체 디바이스 구조체.
9. 제1항에 있어서,
상기 제1 디바이스 및 상기 제2 디바이스 중 하나는 논리 회로 디바이스이고, 다른 하나는 정적 랜덤 액세스 메모리(static random access memory; SRAM)인 것인, 반도체 디바이스 구조체.
10. 반도체 디바이스 구조체로서,
기판 위에 형성되는 제1 디바이스 - 상기 제1 디바이스는 제1 핀 구조체를 포함함 - ;
상기 제1 핀 구조체 주위에 랩핑되는 제1 게이트 스택;
상기 제1 디바이스 위에 형성되는 제2 디바이스 - 상기 제2 디바이스는 수직 방향으로 적층되는 복수의 제2 나노구조체를 포함함 - ; 및
상기 제2 나노구조체 주위에 랩핑되는 제2 게이트 스택 - 상기 제1 게이트 스택의 최상부 표면(topmost surface)은 상기 제2 게이트 스택의 저부(bottom) 표면보다 더 높음 -
을 포함하는, 반도체 디바이스 구조체.
11. 제10항에 있어서,
두 개의 인접한 제2 나노구조체 사이에 형성되는 측벽 스페이서;
상기 제2 나노구조체 중 하나의 측벽 상에 형성되는 S/D 구조체; 및
상기 제2 나노구조체 주위에 랩핑되는 제2 게이트 스택 - 상기 측벽 스페이서는 상기 제2 게이트 스택과 상기 S/D 구조체 사이에 있음 - 을 더 포함하는, 반도체 디바이스 구조체.
12. 제10항에 있어서,
상기 제1 게이트 스택과 상기 제2 게이트 스택 사이의 에칭 정지 층을 더 포함하는, 반도체 디바이스 구조체.
13. 제10항에 있어서,
상기 제1 디바이스 및 상기 제2 디바이스 중 하나는 논리 회로 디바이스이고, 다른 하나는 정적 랜덤 액세스 메모리(SRAM)인 것인, 반도체 디바이스 구조체.
14. 제10항에 있어서,
상기 제1 디바이스 및 상기 제2 디바이스 중 하나는 p-형 디바이스이고 다른 하나는 n-형 디바이스인 것인, 반도체 디바이스 구조체.
15. 제10항에 있어서,
상기 제1 게이트 스택과 상기 제2 게이트 스택 사이의 내부 게이트 스페이서를 더 포함하며,
상기 내부 게이트 스페이서는 상기 제2 게이트 스택과 직접적으로 접촉하는 상부 표면 및 상기 제1 게이트 스택과 직접적으로 접촉하는 저부 표면(bottom surface)을 포함하는 것인, 반도체 디바이스 구조체.
16. 반도체 디바이스 구조체로서,
기판 위에 형성되는 복수의 제1 나노구조체 - 상기 제1 나노구조체는 수직 방향으로 적층됨 - ;
상기 제1 나노구조체 주위에 랩핑되는 제1 게이트 스택;
상기 제1 나노구조체 위에 형성되는 제1 내부 게이트 스페이서;
상기 제1 내부 게이트 스페이서 위에 형성되는 제2 핀 구조체; 및
상기 제2 핀 구조체 주위에 랩핑되는 제2 게이트 스택을 포함하는, 반도체 디바이스 구조체.
17. 제16항에 있어서,
상기 제2 핀 구조체는 상기 제1 내부 게이트 스페이서와 직접적으로 접촉하는 것인, 반도체 디바이스 구조체.
18. 제16항에 있어서,
상기 제1 게이트 스택은 제1 부분 및 제2 부분을 포함하고, 상기 제1 부분은 상기 제2 게이트 스택의 측벽 옆에 있고, 상기 제2 부분은 상기 제2 게이트 스택 바로 아래에 있는 것인, 반도체 디바이스 구조체.
19. 제18항에 있어서,
상기 제1 게이트 스택의 상기 제1 부분과 상기 제2 게이트 스택 사이의 제2 내부 게이트 스페이서를 더 포함하는, 반도체 디바이스 구조체.
20. 제16항에 있어서,
상기 제1 게이트 스택은 제1 두께를 가지며, 상기 제2 게이트 스택은 제2 두께를 가지며, 상기 제2 두께는 상기 제1 두께보다 더 작은 것인, 반도체 디바이스 구조체.

Claims (10)

  1. 반도체 디바이스 구조체로서,
    기판 위에 형성되는 제1 디바이스 - 상기 제1 디바이스는 제1 핀 구조체를 포함함 - ; 및
    상기 제1 디바이스 위에 또는 그 아래에 형성되는 제2 디바이스 - 상기 제2 디바이스는 수직 방향으로 적층되는 복수의 제2 나노구조체를 포함함 -
    를 포함하는, 반도체 디바이스 구조체.
  2. 제1항에 있어서,
    상기 제1 디바이스 및 상기 제2 디바이스 중 하나는 P-형 디바이스이고 다른 하나는 N-형 디바이스인 것인, 반도체 디바이스 구조체.
  3. 제1항에 있어서,
    상기 제1 핀 구조체 주위에 랩핑되는(wrapped around) 제1 게이트 스택; 및
    상기 제2 나노구조체 주위에 랩핑되는 제2 게이트 스택을 더 포함하는, 반도체 디바이스 구조체.
  4. 제3항에 있어서,
    상기 제1 게이트 스택과 상기 제2 게이트 스택 사이의 내부 게이트 스페이서를 더 포함하는, 반도체 디바이스 구조체.
  5. 제3항에 있어서,
    상기 제1 게이트 스택은 제1 부분 및 제2 부분을 포함하고, 상기 제1 부분은 상기 제2 게이트 스택의 측벽 옆에 있고, 상기 제2 부분은 상기 제2 게이트 스택 바로 아래에 있는 것인, 반도체 디바이스 구조체.
  6. 제1항에 있어서,
    상기 기판 위에 형성되는 격리(isolation) 구조체; 및
    상기 기판 위에서 연장되는 내부 게이트 스페이서 - 상기 내부 게이트 스페이서의 상부 표면(top surface)은 상기 격리 구조체의 상부 표면보다 더 높음 -
    를 더 포함하는, 반도체 디바이스 구조체.
  7. 제1항에 있어서,
    두 개의 인접한 제2 나노구조체 사이의 측벽 스페이서;
    상기 제2 나노구조체 중 하나의 측벽 상에 형성되는 제2 S/D 구조체; 및
    상기 제2 나노구조체 주위에 랩핑되는 제2 게이트 스택 - 상기 측벽 스페이서는 상기 제2 게이트 스택과 상기 제2 S/D 구조체 사이에 있음 -
    을 더 포함하는, 반도체 디바이스 구조체.
  8. 제7항에 있어서,
    상기 제1 핀 구조체의 측벽 상에 형성되는 제1 S/D 구조체; 및
    상기 제1 S/D 구조체와 상기 제2 S/D 구조체 사이의 에칭 정지 층을 더 포함하는, 반도체 디바이스 구조체.
  9. 반도체 디바이스 구조체로서,
    기판 위에 형성되는 제1 디바이스 - 상기 제1 디바이스는 제1 핀 구조체를 포함함 - ;
    상기 제1 핀 구조체 주위에 랩핑되는 제1 게이트 스택;
    상기 제1 디바이스 위에 형성되는 제2 디바이스 - 상기 제2 디바이스는 수직 방향으로 적층되는 복수의 제2 나노구조체를 포함함 - ; 및
    상기 제2 나노구조체 주위에 랩핑되는 제2 게이트 스택 - 상기 제1 게이트 스택의 최상부 표면(topmost surface)은 상기 제2 게이트 스택의 저부(bottom) 표면보다 더 높음 -
    을 포함하는, 반도체 디바이스 구조체.
  10. 반도체 디바이스 구조체로서,
    기판 위에 형성되는 복수의 제1 나노구조체 - 상기 제1 나노구조체는 수직 방향으로 적층됨 - ;
    상기 제1 나노구조체 주위에 랩핑되는 제1 게이트 스택;
    상기 제1 나노구조체 위에 형성되는 제1 내부 게이트 스페이서;
    상기 제1 내부 게이트 스페이서 위에 형성되는 제2 핀 구조체; 및
    상기 제2 핀 구조체 주위에 랩핑되는 제2 게이트 스택을 포함하는, 반도체 디바이스 구조체.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230073078A1 (en) * 2021-08-25 2023-03-09 Intel Corporation Gate-to-gate isolation for stacked transistor architecture via selective dielectric deposition structure
US11777034B2 (en) * 2021-09-07 2023-10-03 International Business Machines Corporation Hybrid complementary field effect transistor device
EP4300560A1 (en) * 2022-06-30 2024-01-03 Imec VZW A method for forming a stacked transistor device

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150033496A (ko) * 2013-09-24 2015-04-01 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9627540B1 (en) * 2015-11-30 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR20170113171A (ko) * 2016-04-01 2017-10-12 램 리써치 코포레이션 고성능 집적 회로들에 저마나이드들을 집적하기 위한 방법
KR20180070316A (ko) * 2016-12-16 2018-06-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20190024600A (ko) * 2017-08-30 2019-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스를 제조하는 방법 및 반도체 디바이스
KR20190024625A (ko) * 2017-08-31 2019-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 방법
KR101959625B1 (ko) * 2016-11-29 2019-03-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 다층 채널 구조를 갖는 반도체 디바이스를 제조하는 방법
KR20190032150A (ko) * 2017-09-18 2019-03-27 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 장치 제조 방법 및 반도체 장치
KR20190038282A (ko) * 2017-09-29 2019-04-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 제조 방법 및 반도체 디바이스
US20190172828A1 (en) * 2017-12-04 2019-06-06 Tokyo Electron Limited Semiconductor apparatus having stacked gates and method of manufacture thereof
US20190172755A1 (en) * 2017-12-04 2019-06-06 Tokyo Electron Limited Method for incorporating multiple channel materials in a complimentary field effective transistor (cfet) device

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009081345A1 (en) 2007-12-21 2009-07-02 Nxp B.V. Improved manufacturing method for planar independent-gate or gate-all-around transistors
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9754840B2 (en) 2015-11-16 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Horizontal gate-all-around device having wrapped-around source and drain
US9899387B2 (en) 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
DE112015007207T5 (de) 2015-12-22 2018-09-13 Intel Corporation Nanodrahttransistoren mit eingebetteten dielektrischen Abstandshaltern
US10679988B2 (en) 2017-09-18 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including FinFETS having different channel heights and manufacturing method thereof
US10170484B1 (en) 2017-10-18 2019-01-01 Globalfoundries Inc. Integrated circuit structure incorporating multiple gate-all-around field effect transistors having different drive currents and method
US10546925B2 (en) * 2017-11-02 2020-01-28 International Business Machines Corporation Vertically stacked nFET and pFET with dual work function
US10141403B1 (en) 2017-11-16 2018-11-27 International Business Machines Corporation Integrating thin and thick gate dielectric nanosheet transistors on same chip
US10229971B1 (en) 2017-11-16 2019-03-12 International Business Machines Corporation Integration of thick and thin nanosheet transistors on a single chip
US11374024B2 (en) 2017-12-27 2022-06-28 Intel Corporation Integrated circuits with stacked transistors and methods of manufacturing the same using processes which fabricate lower gate structures following completion of portions of an upper transistor
US10748901B2 (en) * 2018-10-22 2020-08-18 International Business Machines Corporation Interlayer via contacts for monolithic three-dimensional semiconductor integrated circuit devices
US11437283B2 (en) * 2019-03-15 2022-09-06 Intel Corporation Backside contacts for semiconductor devices
US20200294969A1 (en) * 2019-03-15 2020-09-17 Intel Corporation Stacked transistors with dielectric between source/drain materials of different strata

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150033496A (ko) * 2013-09-24 2015-04-01 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9627540B1 (en) * 2015-11-30 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR20170113171A (ko) * 2016-04-01 2017-10-12 램 리써치 코포레이션 고성능 집적 회로들에 저마나이드들을 집적하기 위한 방법
KR101959625B1 (ko) * 2016-11-29 2019-03-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 다층 채널 구조를 갖는 반도체 디바이스를 제조하는 방법
KR20180070316A (ko) * 2016-12-16 2018-06-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20190024600A (ko) * 2017-08-30 2019-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스를 제조하는 방법 및 반도체 디바이스
KR20190024625A (ko) * 2017-08-31 2019-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 방법
KR20190032150A (ko) * 2017-09-18 2019-03-27 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 장치 제조 방법 및 반도체 장치
KR20190038282A (ko) * 2017-09-29 2019-04-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 제조 방법 및 반도체 디바이스
US20190172828A1 (en) * 2017-12-04 2019-06-06 Tokyo Electron Limited Semiconductor apparatus having stacked gates and method of manufacture thereof
US20190172755A1 (en) * 2017-12-04 2019-06-06 Tokyo Electron Limited Method for incorporating multiple channel materials in a complimentary field effective transistor (cfet) device

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