KR20210053161A - 스트레서를 가지는 반도체 소자의 구조체 및 형성 방법 - Google Patents

스트레서를 가지는 반도체 소자의 구조체 및 형성 방법 Download PDF

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KR20210053161A
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시 닝 주
쿠오-쳉 치앙
구안-린 첸
치-하오 왕
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Abstract

반도체 소자 구조체 및 반도체 소자 구조체를 형성하는 방법이 제공된다. 반도체 소자 구조체는 기판 위의 복수의 반도체 나노구조체와 상기 기판 위의 2개의 에피택셜 구조체를 포함한다. 각각의 반도체 나노구조체는 에피택셜 구조체 사이에 제공되고, 상기 에피택셜 구조체들은 p-형 도핑된다. 반도체 소자 구조체는 상기 반도체 나노구조체 주위를 둘러싸는 게이트 스택을 역시 포함한다. 반도체 소자 구조체는 상기 게이트 스택과 상기 기판 사이의 유전체 스트레서 구조체를 더 포함한다. 상기 에피택셜 구조체는 상기 유전체 스트레서 구조체의 상부 표면 너머로 연장된다.

Description

스트레서를 가지는 반도체 소자의 구조체 및 형성 방법{STRUCTURE AND FORMATION METHOD OF SEMICONDUCTOR DEVICE WITH STRESSOR}
[우선권 주장 및 상호 참조] 본 출원은 2019년 10월 31일자 출원된 미국 가출원 제62/928,644호의 이익을 주장하며, 그 전체 내용은 본 명세서에 참조로 포함된다.
[배경] 반도체 집적 회로(IC) 산업은 기하급수적 성장을 경험하고 있다. IC 재료와 설계의 기술적 발전으로 여러 세대의 IC가 생산되어 왔다. 각 세대는 이전 세대보다 더 작고 복잡한 회로를 가진다.
IC의 발전 과정에서, 기능적 밀도(즉, 칩 면적 당 상호 접속된 소자의 수)는 전반적으로 증대된 반면, 지오메트리 크기(즉, 제조 공정을 이용하여 형성될 수 있는 최소 성분(또는 라인)]는 감소하였다. 이러한 축소 처리는 생산 효율을 증가시키고 관련 비용을 감소시키는 것에 의해 전반적으로 이익을 제공한다.
그러나, 이러한 발전은 IC 처리 및 제조의 복잡성을 증가시켰다. 툭징부 크기가 계속 감소하기 때문에, 제조 공정은 수행하기가 계속 더 어려워진다. 따라서, 계속 더 작은 크기로 신뢰할 수 있는 반도체 소자를 형성하는 것은 하나의 도전이다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1a-1b는 일부 실시예에 따른 반도체 소자 구조체를 형성하기 위한 공정의 다양한 단계의 상면도이다.
도 2a-1k는 일부 실시예에 따른 반도체 소자 구조체를 형성하기 위한 공정의 다양한 단계의 단면도이다.
도 3a-3o는 일부 실시예에 따른 반도체 소자 구조체를 형성하기 위한 공정의 다양한 단계의 단면도이다.
도 4a-4f는 일부 실시예에 따른 반도체 소자 구조체를 형성하기 위한 공정의 다양한 단계의 단면도이다.
도 5a-5c는 일부 실시예에 따른 반도체 소자 구조체를 형성하기 위한 공정의 다양한 단계의 단면도이다.
도 6a-6b는 일부 실시예에 따른 반도체 소자 구조체를 형성하기 위한 공정의 다양한 단계의 단면도이다.
도 7a-7b는 일부 실시예에 따른 반도체 소자 구조체를 형성하기 위한 공정의 다양한 단계의 단면도이다.
다음의 설명은 제공된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
"실질적으로 평탄한" 또는 "실질적으로 동일 평면 상에 있는"에서와 같이 상세한 설명 내의 "실질적으로"라는 용어는 당업자에 의해 이해될 것이다. 일부 실시예에서, 형용사는 실질적으로 제거될 수 있다. 적용 가능한 경우, "실질적으로"라는 용어는 또한 "전체적으로", "완전히", "모두" 등을 가지는 실시예를 포함할 수 있다. 적용 가능한 경우, "실질적으로"라는 용어는 90% 이상, 예컨대, 95% 이상, 특히 100%를 포함하는 99% 이상인 것에도 관련될 수 있다. 또한, "실질적으로 평행한" 또는 "실질적으로 수직인" 것과 같은 용어는 특정 구성으로부터 사소한 편차를 배제하지 않는 것으로 해석되어야 하며, 예컨대, 최대 10°의 편차를 포함할 수 있다. "실질적으로"라는 단어는 "완전히"를 배제하지 않으며, 예를 들어, "실질적으로 Y가 없는" 조성물은 완전히 Y가 없을 수 있다.
특정 거리 또는 크기와 관련하여 "약"과 같은 용어는 특정 거리 또는 크기로부터 사소한 편차를 배제하지 않도록 해석되어야 하며, 예컨대, 최대 10%의 편차를 포함할 수 있다. 수치 x와 관련하여 "약"이라는 용어는 x±5% 또는 10%를 의미할 수 있다.
본 개시 내용의 실시예는 핀(fin)을 가지는 FinFET 구조체에 관한 것일 수 있다. 핀은 임의의 적절한 방법을 이용하여 패턴화될 수 있다. 예를 들어, 핀은 이중 패턴화 또는 다중 패턴화 공정을 포함하는 하나 이상의 포토리소그래피 공정을 이용하여 패턴화될 수 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 공정은 포토리소그래피와 자체 정렬 공정을 결합하여, 예컨대, 단일의 직접적 포토리소그래피 공정을 이용하여 얻을 수 있는 것보다 작은 피치를 가지는 패턴을 형성할 수 있다. 예를 들어, 일부 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 이용하여 패턴화된다. 스페이서가 자체 정렬 공정을 이용하여 상기 패턴화된 희생층과 나란히 형성된다. 이어서 희생층을 제거하고 나머지 스페이서를 사용하여 핀을 패턴화할 수 있다. 그러나, 핀은 하나 이상의 다른 적용 가능한 공정을 이용하여 형성될 수 있다.
본 개시 내용의 실시예는 게이트 올 어라운드(GAA) 트랜지스터 구조체에 관한 것일 수 있다. GAA 구조체는 임의의 적절한 방법을 이용하여 패턴화될 수 있다. 예를 들어, 이중 패턴화 또는 다중 패턴화 공정을 포함하는 하나 이상의 포토리소그래피 공정을 이용하여 구조체를 패턴화할 수 있다. 일부 실시예에서, 이중 패턴화 또는 다중 패턴화 공정은 포토리소그래피 및 자체 정렬 공정을 결합하여, 예컨대, 단일의 직접적 포토리소그래피 공정을 이용하여 얻을 수 있는 것보다 작은 피치를 가지는 패턴을 형성할 수 있다. 예를 들어, 일부 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 이용하여 패턴화된다. 스페이서가 자체 정렬 공정을 이용하여 상기 패턴화된 희생층과 나란히 형성된다. 이어서 희생층을 제거하고 나머지 스페이서를 사용하여 GAA 구조체를 패턴화할 수 있다.
본 개시 내용의 일부 실시예를 설명한다. 이들 실시예에서 설명된 단계의 이전, 도중 및/또는 이후에 추가적인 동작이 제공될 수 있다. 설명된 단계 중 일부는 다른 실시예에서 대체 또는 제거될 수 있다. 반도체 소자 구조체에 추가적인 특징부가 추가될 수 있다. 이하에서 설명되는 특징부 중 일부는 상이한 실시예에서 대체 또는 제거될 수 있다. 일부 실시예는 여러 동작이 특정 순서로 수행되는 것으로 논의되지만, 이들 동작은 다른 논리적 순서로 수행될 수 있다.
도 2a-2k는 일부 실시예에 따른 반도체 소자 구조체를 형성하기 위한 공정의 다양한 단계의 단면도이다. 도 2a에 예시된 바와 같이, 반도체 기판(100)이 수용되거나 제공된다. 일부 실시예에서, 반도체 기판(100)은 반도체 웨이퍼와 같은 벌크 반도체 기판이다. 반도체 기판(100)은 실리콘 또는 게르마늄과 같은 다른 원소 반도체 재료를 포함할 수 있다. 반도체 기판(100)은 도핑되지 않거나 도핑될 수 있다(예, p-형, n-형 또는 이들의 조합). 일부 실시예에서, 반도체 기판(100)은 유전체 층 상에 에피택셜 성장된 반도체 층을 포함한다. 에피택셜 성장된 반도체 층은 실리콘 게르마늄, 실리콘, 게르마늄, 하나 이상의 다른 적절한 재료 또는 이들의 조합으로 형성될 수 있다.
일부 다른 실시예에서, 반도체 기판(100)은 화합물 반도체를 포함한다. 예를 들어, 화합물 반도체는 화학식 AlX1GaX2InX3AsY1PY2NY3SbY4로 정의된 조성을 갖는 일종 이상의 III-V족 화합물 반도체를 포함하고, 여기서 X1, X2, X3, Y1, Y2, Y3 및 Y4는 상대적 비율을 나타낸다. 이들 각각은 제로 이상이며, 함께 더하면 이들 값은 1이 된다. 화합물 반도체는 실리콘 탄화물, 갈륨 비소화물, 인듐 비소화물, 인듐 인화물, 일종 이상의 다른 적절한 화합물 반도체 또는 이들의 조합을 포함할 수 있다. II-VI족 화합물 반도체를 포함하는 다른 적절한 기판이 또한 사용될 수 있다.
일부 실시예에서, 반도체 기판(100)은 반도체-온-절연체(SOI) 기판의 능동층이다. SOI 기판은 산소 주입(SIMOX) 공정, 웨이퍼 본딩 공정, 다른 적용 가능한 방법 또는 이들의 조합에 의한 분리를 이용하여 제조될 수 있다. 일부 다른 실시예에서, 반도체 기판(100)은 다층 구조체를 포함한다. 예를 들어, 반도체 기판(100)은 벌크 실리콘 층 상에 형성된 실리콘-게르마늄 층을 포함한다.
도 2a에 예시된 바와 같이, 일부 실시예에 따라, 복수의 반도체 층을 가지는 반도체 스택이 반도체 기판(100) 위에 형성된다. 일부 실시예에서, 반도체 스택은 다수의 반도체 층(102a, 102b, 102c, 102d)을 포함하고, 반도체 스택은 또한 다수의 반도체 층(104a, 104b, 104c, 104d)을 포함한다. 일부 실시예에서, 반도체 층(102a-102d) 및 반도체 층(104a-104d)은 도 2a에 예시된 바와 같이 교대로 배치된다.
일부 실시예에서, 반도체 층(102a)은 희생 베이스 층으로서 사용되며, 후속 공정에서 유전체 스트레서(stressor) 재료로 대체될 것이다. 일부 실시예에서, 반도체 층(104a)은 후속 제조 공정 중에 상부의 반도체 층(102b)이 손상되는 것을 방지하는 보호층으로서 기능한다. 일부 실시예에서, 반도체 층(104a)은 반도체 층(104b, 104c 또는 104d)보다 얇다. 일부 실시예에서, 반도체 층(102b-102d)은 반도체 층(104b-104d)을 해제하기 위해 후속 공정에서 제거될 희생층으로서 기능한다. 반도체 층(104b-104d)은 하나 이상의 트랜지스터의 채널 구조체로서 기능할 수 있다.
도 2a에 예시된 바와 같이, 반도체 층(104a)은 두께(T1)를 가지고, 반도체 층(104b)은 두께(T2)를 가진다. 일부 실시예에서, 두께(T2)는 두께(T1)보다 두껍다. 두께(T1)는 약 2 nm 내지 약 6 nm의 범위일 수 있다. 예를 들어, 두께(T1)는 약 4 nm 이다. 두께(T1) 대 두께(T2)의 비율(T1/T2)은 약 2/5 내지 약 2/3의 범위일 수 있다.
일부 실시예에서, 각각의 반도체 층(102a-102d 및 104b-104d)은 실질적으로 동일한 두께를 가진다. 일부 실시예에서, 각각의 반도체 층(104b-104d)은 각각의 반도체 층(102a-102d)보다 두껍다. 일부 다른 실시예에서, 각각의 반도체 층(102a-102d)은 각각의 반도체 층(104b-104d)보다 두껍다.
일부 실시예에서, 반도체 층(102a-102d) 및 반도체 층(104a-104d)은 상이한 재료로 형성된다. 일부 실시예에서, 반도체 층(102a-102d)은 실리콘 게르마늄 또는 게르마늄으로 형성되거나 포함하고, 반도체 층(104a-104d)은 실리콘으로 형성되거나 포함한다.
일부 실시예에서, 반도체 층(102a)은 반도체 층(102b, 102c 또는 102d)과 다른 게르마늄 원자 농도를 가진다. 일부 실시예에서, 반도체 층(102a)은 반도체 층(102b, 102c 또는 102d)의 것보다 낮은 게르마늄 원자 농도를 가진다. 반도체 층(102a)의 게르마늄의 원자 농도는 약 10% 내지 약 20%의 범위일 수 있다. 반도체 층(102b, 102c 또는 102d)의 게르마늄의 원자 농도는 약 25% 내지 약 35%의 범위일 수 있다. 반도체 층(102a)의 더 낮은 게르마늄 원자 농도는 반도체 층(102a)이 반도체 층(102b, 102c 및 102d)에 대해 상이한 에칭 선택비를 가지도록 할 수 있다.
일부 실시예에서, 반도체 층(102a-102d) 및 반도체 층(104a-104d)은 다중 에피택셜 성장 조작을 이용하여 형성된다. 반도체 층(102a-102d) 및 반도체 층(104a-104d) 각각은 선택적 에피택셜 성장(SEG) 공정, CVD 공정(예, 기상 에피택시(VPE) 공정, 저압 화학적 기상 증착(LPCVD) 공정, 및/또는 초고진공 CVD(UHV-CVD) 공정), 분자빔 에피택시 공정, 하나 이상의 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 형성된다. 일부 실시예에서, 반도체 층(102a-102d) 및 반도체 층(104a-104d)은 동일한 공정 챔버에서 인-시튜(in-situ) 성장된다. 일부 실시예에서, 반도체 층(102a-102d)의 성장 및 반도체 층(104a-104d)의 성장은 동일한 공정 챔버에서 교대로 그리고 순차적으로 수행되어 반도체 스택의 형성을 완료한다. 일부 실시예에서, 공정 챔버의 진공은 반도체 스택의 에피택셜 성장이 달성되기 전에 깨지기 않는다.
이후, 반도체 스택의 후속 패턴화를 보조하기 위해 하드 마스크 요소가 반도체 스택 위에 형성된다. 일부 실시예에 따르면, 도 2b에 예시된 바와 같이, 반도체 스택을 핀 구조체(106A, 106B)로 패턴화하기 위해 하나 이상의 에칭 공정이 적용된다. 반도체 스택은 도 2b에 예시된 바와 같이 부분적으로 제거되어 트렌치(112)를 형성한다. 핀 구조체(106A, 106B) 각각은 반도체 층(102a-102d 및 104a-104d)의 일부 및 반도체 핀(101A, 101B)을 포함할 수 있다. 반도체 기판(100)은 또한 핀 구조체(106A, 106B)를 형성하기 위한 에칭 공정 중에 부분적으로 제거될 수 있다. 남아 있는 반도체 기판(100)의 돌출 부분은 반도체 핀(101A, 101B)을 형성한다.
하드 마스크 요소 각각은 제1 마스크 층(108) 및 제2 마스크 층(110)을 포함할 수 있다. 제1 마스크 층(108) 및 제2 마스크 층(110)은 상이한 재료로 형성될 수 있다. 일부 실시예에서, 제1 마스크 층(108)은 반도체 층(104d)에 대해 우수한 접착성을 가지는 재료로 형성된다. 제1 마스크 층(108)은 실리콘 산화물, 게르마늄 산화물, 실리콘 게르마늄 산화물, 일종 이상의 다른 적절한 재료 또는 이들의 조합으로 형성될 수 있다. 일부 실시예에서, 제2 마스크 층(110)은 반도체 층(102a-102d 및 104a-104d)에 대해 우수한 에칭 선택비를 가지는 재료로 형성된다. 제2 층(110)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 일종 이상의 다른 적절한 재료 또는 이들의 조합으로 형성될 수 있다.
도 1a-1b는 일부 실시예에 따른 반도체 소자 구조체를 형성하기 위한 공정의 다양한 단계의 상면도이다. 일부 실시예에서, 핀 구조체(106A, 106B)의 연장 방향은 도 1a에 예시된 바와 같이 서로 실질적으로 평행하다. 일부 실시예에서, 도 2b는 도 1a의 2B-2B 라인을 따라 취한 구조체의 단면도이다.
도 2c에 예시된 바와 같이, 일부 실시예에 따르면, 분리 구조체(114)가 핀 구조체(106A, 106B)의 하부를 둘러싸도록 형성된다. 일부 실시예에서, 트렌치(112)를 과충전하기 위해 하나 이상의 유전체 층이 핀 구조체(106A, 106B) 및 반도체 기판(100) 위에 증착된다. 유전체 층은 실리콘 산화물, 실리콘 산질화물, 보로실리케이트 유리(BSG), 포스포 실리케이트 유리(PSG), 보로포스포 실리케이트 유리(BPSG), 플루오르화 실리케이트 유리(FSG), 로우-k 재료, 다공성 유전체 재료, 일종 이상의 다른 적절한 재료, 또는 이들의 조합으로 형성될 수 있다. 유전체 층은 유동성 화학적 기상 증착(FCVD) 공정, 원자층 증착(ALD) 공정, 화학적 기상 증착(CVD) 공정, 하나 이상의 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 증착될 수 있다.
이후, 평탄화 공정을 이용하여 유전체 층을 부분적으로 제거한다. 하드 마스크 요소(제1 마스크 층(108) 및 제2 마스크 층(110)을 포함)는 또한 평탄화 공정의 정지층으로서 기능할 수 있다. 평탄화 공정은 화학적 기계적 연마(CMP) 공정, 분쇄 공정, 건식 연마 공정, 에칭 공정, 하나 이상의 다른 적용 가능한 공정 또는 이들의 조합을 포함할 수 있다. 이후, 하나 이상의 에치백 공정을 이용하여 유전체 층을 부분적으로 제거한다. 결국, 유전체 층의 나머지 부분은 분리 구조체(114)를 형성한다. 핀 구조체(106A, 106B)의 상부는 도 2c에 예시된 바와 같이 분리 구조체(114)의 상부 표면으로부터 돌출된다.
일부 실시예에서, 분리 구조체(114)를 형성하기 위한 에치백 공정은 도 2c에 예시된 바와 같이 분리 구조체(114)의 상부 표면이 반도체 층(102a)의 상부 표면보다 낮게 되도록 신중하게 제어된다. 따라서, 반도체 층(102a)의 측벽은 분리 구조체(114)에 의해 피복되지 않고 노출되어, 반도체 층(102a)의 후속 제거 공정을 용이하게 한다. 이후, 하드 마스크 요소(제1 마스크 층(108) 및 제2 마스크 층(110)을 포함)가 제거된다. 대안적으로, 일부 다른 실시예에서, 하드 마스크 요소는 평탄화 공정 및/또는 에치백 공정 중에 제거되거나 소비된다.
이후, 일부 실시예에 따르면, 도 1b에 예시된 바와 같이, 더미 게이트 스택(120A, 120B)이 핀 구조체(106A, 106B)를 가로질러 연장되도록 형성된다. 일부 실시예에서, 도 2d는 도 1b의 2D-2D 라인을 따라 취한 구조체의 단면도이다. 도 3a-3n은 일부 실시예에 따른 반도체 소자 구조체를 형성하기 위한 공정의 다양한 단계의 단면도이다. 일부 실시예에서, 도 3a는 도 1b의 3A-3A 라인을 따라 취한 구조체의 단면도이다.
도 1b, 2d, 3a에 예시된 바와 같이. 일부 실시예에 따르면, 더미 게이트 스택(120A, 120B)은 핀 구조체(106A, 106B)를 부분적으로 피복하고 이를 가로질러 연장되도록 형성된다. 일부 실시예에서, 더미 게이트 스택(120A, 120B)은 핀 구조체(106A, 106B) 주위를 둘러싼다. 도 2d에 예시된 바와 같이, 더미 게이트 스택(120B)은 핀 구조체(106A, 106B)를 가로질러 연장되고 그 주위를 둘러싼다.
도 2d 및 도 3a에 예시된 바와 같이, 더미 게이트 스택(120A, 120B) 각각은 더미 게이트 유전체 층(116) 및 더미 게이트 전극(118)을 포함한다. 더미 게이트 유전체 층(116)은 실리콘 산화물로 구성되거나 이를 포함할 수 있다. 더미 게이트 전극(118)은 폴리실리콘으로 구성되거나 이를 포함할 수 있다. 일부 실시예에서, 더미 게이트 유전체 재료층 및 더미 게이트 전극층은 분리 구조체(114) 및 핀 구조체(106A, 106B) 위에 순차적으로 증착된다. 더미 게이트 유전체 재료층은 ALD 공정, CVD 공정, 하나 이상의 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 증착될 수 있다. 더미 게이트 전극층은 CVD 공정을 이용하여 증착될 수 있다. 이후, 더미 게이트 유전체 재료층 및 더미 게이트 전극층은 더미 게이트 스택(120A, 120B)을 형성하도록 패턴화된다.
일부 실시예에서, 마스크 층(122, 124)을 포함하는 하드 마스크 요소는 더미 게이트 스택(120A, 120B)을 형성하기 위한 패턴화 공정을 보조하기 위해 사용된다. 하드 마스크 요소를 에칭 마스크로서 사용하여, 하나 이상의 에칭 공정이 더미 게이트 유전체 재료층 및 더미 게이트 전극층을 부분적으로 제거하기 위해 사용된다. 그 결과, 더미 게이트 유전체 재료층 및 더미 게이트 전극층의 나머지 부분은 더미 게이트 스택(120A, 120B)의 더미 게이트 유전체 층(116) 및 더미 게이트 전극(118)을 각각 형성한다.
도 3b에 예시된 바와 같이, 일부 실시예에 따르면, 이후 스페이서 층(126, 128)이 도 3a에 예시된 구조체 위에 증착된다. 스페이서 층(126, 128)은 더미 게이트 스택(120A, 120B)의 측벽을 따라 연장된다. 스페이서 층(126, 128)은 상이한 재료로 형성된다. 스페이서 층(126)은 낮은 유전율을 가지는 유전체 재료로 형성될 수 있다. 스페이서 층(126)은 실리콘 탄화물, 실리콘 산탄화물, 실리콘 산화물, 일종 이상의 다른 적절한 재료, 또는 이들의 조합으로 형성되거나 이를 포함할 수 있다. 스페이서 층(128)은 후속 공정 중에 게이트 스택에 더 많은 보호를 제공할 수 있는 유전체 재료로 형성될 수 있다. 스페이서 층(128)은 스페이서 층(126)보다 더 큰 유전율을 가질 수 있다. 스페이서 층(128)은 실리콘 질화물, 실리콘 산질화물, 탄소 함유 실리콘 질화물, 탄소 함유 실리콘 산질화물, 일종 이상의 다른 적절한 재료, 또는 이들의 조합으로 형성될 수 있다. 스페이서 층(126, 128)은 CVD 공정, ALD 공정, 물리적 기상 증착(PVD) 공정, 하나 이상의 다른 적용 가능한 공정, 또는 이들의 조합을 이용하여 순차적으로 증착될 수 있다.
도 3c에 예시된 바와 같이, 일부 실시예에 따르면, 스페이서 층(126, 128)이 부분적으로 제거된다. 스페이서 층(126, 128)을 부분적으로 제거하기 위해 하나 이상의 이방성 에칭 공정이 적용될 수 있다. 결국, 스페이서 층(126, 128)의 나머지 부분은 각각 스페이서 요소(126', 128')를 형성한다. 스페이서 요소(126', 128')는 도 3c에 예시된 바와 같이 더미 게이트 스택(120A, 120B)의 측벽을 따라 연장된다.
핀 구조체(106A, 106B)가 부분적으로 제거되어, 나중에 형성될 에피택셜 구조체(예, 소스/드레인 구조체)를 수용하는 데 사용되는 리세스(130)를 형성한다. 도 3c에 예시된 바와 같이, 일부 실시예에 따르면, 핀 구조체(106A)가 부분적으로 제거되어 리세스(130)를 형성한다. 하나 이상의 에칭 공정이 리세스(130)를 형성하는 데 사용될 수 있다. 일부 실시예에서, 건식 에칭 공정이 리세스(130)를 형성하는 데 사용된다. 대안적으로, 습식 에칭 공정이 리세스(130)를 형성하는 데 사용될 수 있다. 일부 실시예에서, 리세스(130)는 각각 핀 구조체(106A)를 관통한다. 일부 실시예에서, 리세스(130)는 도 3c에 예시된 바와 같이 반도체 핀(101A) 내로 추가로 연장된다. 일부 실시예에서, 스페이서 요소(126', 128') 및 리세스(130)는 동일한 에칭 공정을 이용하여 동시에 형성된다.
일부 실시예에서, 각각의 리세스(130)는 경사진 측벽을 가진다. 리세스(130)의 상부는 리세스(130)의 하부보다 더 크다(또는 더 넓다). 이러한 경우에, 리세스(130)의 프로파일로 인해, 상부 반도체 층(예, 반도체 층(104d))은 하부 반도체 층(예, 반도체 층(104b))보다 짧다.
그러나, 본 개시 내용의 실시예는 많은 변형례를 가진다. 일부 다른 실시예에서, 리세스(130)는 실질적으로 수직한 측벽을 가진다. 이러한 경우에, 리세스(130)의 프로파일로 인해, 상부 반도체 층(예, 반도체 층(104d))은 실질적으로 하부 반도체 층(예, 반도체 층(104b))만큼 넓다.
도 3d에 예시된 바와 같이, 일부 실시예에 따르면, 반도체 층(102b-102d)은 측방으로 에칭된다. 결국, 반도체 층(102b-102d)의 엣지가 반도체 층(104a-104d)의 엣지로부터 후퇴한다. 도 3d에 예시된 바와 같이, 리세스(132)는 반도체 층(102b-102d)의 측방 에칭으로 인해 형성된다. 리세스(132)는 나중에 형성될 내부 스페이서를 수용하는 데 사용될 수 있다. 반도체 층(102b-102d)은 습식 에칭 공정, 건식 에칭 공정 또는 이들의 조합을 이용하여 측방으로 에칭될 수 있다.
전술한 바와 같이, 일부 실시예에서, 반도체 층(102a)은 반도체 층(102b, 102c 또는 102d)보다 낮은 게르마늄 원자 농도를 가진다. 일부 실시예에서, 반도체 층(102a)은 반도체 층(102b-102d)의 측방 에칭 중에 약간 에칭될 수 있다(또는 실질적으로 에칭되지 않을 수 있다). 결국, 일부 실시예에 따르면, 도 3d에 예시된 바와 같이, 반도체 층(102a)의 측벽에는 실질적으로 리세스가 형성되지 않는다.
층(102b-102d)의 측방 에칭 중에, 반도체 층(104a-104d)도 역시 약간 에칭될 수 있다. 결국, 도 3d에 예시된 바와 같이, 반도체 층(104a-104d)의 엣지 부분이 부분적으로 에칭되어 줄어들어 엣지 요소(105a-105d)가 된다. 도 3d에 예시된 바와 같이, 반도체 층(104a-104d)의 각각의 엣지 요소(105a-105d)는 반도체 층(104a-104d)의 대응하는 내부 부분보다 얇다. 일부 실시예에서, 엣지 요 (105a) 각각은 엣지 요소(105b-105d)와 같은 다른 상부 엣지 요소보다 얇다.
도 3e에 예시된 바와 같이, 일부 실시예에 따르면, 스페이서 층(134)이 도 3d에 예시된 구조체 위에 증착된다. 스페이서 층(134)은 더미 게이트 스택(120A, 120B)을 피복하고 리세스(132)를 과충전한다. 스페이서 층(134)은 탄소 함유 실리콘 질화물(SiCN), 탄소 함유 실리콘 산질화물(SiOCN), 탄소 함유 실리콘 산화물(SiOC), 일종 이상의 다른 적절한 재료 또는 이들의 조합으로 구성되거나 이를 포함할 수 있다. 스페이서 층(134)은 CVD 공정, ALD 공정, 하나 이상의 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 증착될 수 있다.
도 3f에 예시된 바와 같이, 일부 실시예에 따르면, 에칭 공정을 이용하여 스페이서 층(134)을 부분적으로 제거한다. 스페이서 층(134)의 나머지 부분은 도 3f에 예시된 바와 같이 내부 스페이서(136)를 형성한다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정 또는 이들의 조합을 포함할 수 있다.
내부 스페이서(136)는 리세스(132)에 의해 원래 노출된 반도체 층(102b-102d)의 엣지를 피복한다. 내부 스페이서(136)는 희생층(102b-102d)의 후속 제거 공정 중에 후속으로 형성되는 에피택셜 구조체(예, 소스/드레인 구조체로서 기능함)가 손상되는 것을 방지하는 데 사용될 수 있다. 내부 스페이서(136)는 또한 후속으로 형성되는 소스/드레인 구조체와 게이트 스택 사이의 기생 용량을 감소시키는 데 사용될 수 있다. 결국, 반도체 소자 구조체의 동작 속도가 향상될 수 있다.
일부 실시예에서, 내부 스페이서(136)를 형성하기 위한 에칭 공정 후에, 스페이서 층(134)에 의해 원래 피복된 반도체 핀(101A)의 부분이 도 3f에 예시된 바와 같이 리세스(130)에 의해 노출된다. 유사하게, 스페이서 층(134)에 의해 원래 피복된 반도체 층(102a)의 측벽이 역시 도 3f에 예시된 바와 같이 리세스(130)에 의해 노출된다. 내부 스페이서(136)는 반도체 층(102a)의 측벽 위에 형성되는 것이 방지되며, 이는 반도체 층(102a)의 후속 제거 공정을 용이하게 한다.
도 2e 및 도 3g에 예시된 바와 같이, 일부 실시예에 따르면, 반도체 층(102a)이 제거되어 반도체 층(104a)과 반도체 핀(101A 또는 101B) 사이에 리세스(302)가 형성된다. 더미 게이트 스택(120A, 120B)의 지지로 인해, 반도체 층(102a)이 제거되더라도 핀 구조체(106A, 106B)가 낙하하는 것이 방지된다. 반도체 층(102a)은 건식 에칭 공정, 습식 에칭 공정 또는 이들의 조합을 이용하여 제거될 수 있다.
도 3g에 예시된 바와 같이, 내부 스페이서(136) 및 반도체 층(104a)(보호층으로서 기능함)의 보호로 인해, 반도체 층(102a)의 제거 중에 반도체 층(102b-102d)이 에칭되는 것이 방지된다. 일부 실시예에서, 반도체 층(104a) 및 엣지 요소(105a)는 도 2e 및 도 3g에 예시된 바와 같이 반도체 층(102a)의 제거 중에 약간 에칭되기 때문에 더 얇아진다.
도 2f 및 도 3h에 예시된 바와 같이, 일부 실시예에 따르면, 유전체 스트레서 구조체(304)가 리세스(302)에 형성된다. 도 2d-2f 및 도 3f-3h에 예시된 바와 같이, (희생 베이스 층으로서 기능하는) 반도체 층(102a)은 유전체 스트레서 구조체(304)로 대체된다. 일부 실시예에서, 유전체 스트레서 구조체(304)는 어닐링되는 경우 수축되거나 밀도가 높아지는 유전체 재료로 형성된다. 유전체 스트레서 구조체(304)는 실리콘 질화물(SiN), 탄소 함유 실리콘 질화물(SiCN), 탄소 함유 실리콘 산질화물(SiOCN), 탄소 함유 실리콘 산화물(SiOC), 일종 이상의 다른 적절한 재료, 또는 이들의 조합으로 구성되거나 이를 포함할 수 있다. 일부 실시예에서, 유전체 스트레서 구조체(304)는 내부 스페이서(136)와 다른 유전체 재료로 형성된다. 대안적으로, 일부 다른 실시예에서, 유전체 스트레서 구조체(304)와 내부 스페이서(136)는 동일한 재료로 형성된다.
일부 실시예에서, 유전체 스트레서 층이 리세스(302)를 채우도록 도 3g 또는 도 2e에 예시된 구조체 위에 증착된다. 유전체 스트레서 층은 또한 리세스(130)의 측벽 및 더미 게이트 스택(120A, 120B)의 상부를 따라 연장될 수 있다. 유전체 스트레서 층은 ALD 공정, CVD 공정, FCVD 공정, 하나 이상의 다른 적용 가능한 공정, 또는 이들의 조합을 이용하여 증착될 수 있다. 이후, 이방성 에칭 공정을 이용하여 유전체 스트레서 층을 부분적으로 제거한다. 결국, 리세스(302) 외부의 유전체 스트레서 층의 일부가 실질적으로 제거된다. 유전체 스트레서 층의 나머지 부분은 도 2f 및 도 3h에 예시된 바와 같이 유전체 스트레서 구조체(304)를 형성한다.
도 3i에 예시된 바와 같이, 일부 실시예에 따르면, 에피택셜 구조체(138)가 더미 게이트 스택(120A, 120B) 옆에 형성된다. 일부 실시예에서, 에피택셜 구조체(138)는 도 3g에 예시된 바와 같이 리세스(130)를 충전한다. 일부 다른 실시예에서, 에피택셜 구조체(138)는 리세스(130)를 과충전한다. 이러한 경우, 에피택셜 구조체(138)의 상부 표면은 더미 게이트 유전체 층(116)의 상부 표면보다 높을 수 있다. 일부 다른 실시예에서, 에피택셜 구조체(138)는 리세스(130)를 부분적으로 충전한다.
일부 실시예에서, 에피택셜 구조체(138)는 반도체 층(104a-104d)에 연결된다. 반도체 층(104a-104d) 각각은 2개의 에피텍셜 구조체(138) 사이에 개재된다. 일부 실시예에서, 에피택셜 구조체(138)는 소스/드레인 구조체로서 기능한다. 일부 실시예에서, 에피택셜 구조체(138)는 p-형 도핑 영역이다. 에피택셜 구조체(138)는 에피택셜 성장된 실리콘 게르마늄(SiGe), 에피택셜 성장된 실리콘, 또는 다른 적절한 에피택셜 성장된 반도체 재료를 포함할 수 있다.
일부 실시예에서, 에피택셜 구조체(138)는 선택적 에피택셜 성장(SEG) 공정, CVD 공정(예, 기상 에피택시(VPE) 공정, 저압 화학적 기상 증착(LPCVD) 공정 및/또는 초고진공 CVD(UHV-CVD) 공정), 분자빔 에피택시 공정, 하나 이상의 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 형성된다.
일부 실시예에서, 에피택셜 구조체(138)는 일종 이상의 적절한 도펀트로 도핑된다. 예를 들어, 에피택셜 구조체(138)는 붕소(B), 갈륨(Ga), 인듐(In) 또는 다른 적절한 도펀트로 도핑된 SiGe 소스/드레인 특징부 또는 Si 소스/드레인 특징부이다.
일부 실시예에서, 에피택셜 구조체(138)의 형성 전에, 도 3i에 예시된 바와 같이, 분리 요소(137)가 리세스(130)의 바닥 부분을 채우도록 형성된다. 분리 요소(137)는 에피택셜 구조체(138)로부터 전류 누설을 방지하거나 감소시키기 위해 사용된다. 일부 실시예에서, 분리 요소(137)는 반도체 재료로 형성된다. 분리 요소(137)는 실리콘 게르마늄, 실리콘, 일종 이상의 다른 적절한 재료 또는 이들의 조합으로 형성되거나 이를 포함할 수 있다. 일부 실시예에서, 분리 요소(137)의 도핑 농도는 에피택셜 구조체(138)의 도핑 농도보다 훨씬 낮다. 따라서, 에피택셜 구조체(138)로부터의 전류는 분리 요소(137)에 의해 격리되어 반도체 핀(101A 또는 101B)으로 유입되는 것이 방지된다. 일부 다른 실시예에서, 분리 요소(137)는 실질적으로 도펀트를 포함하지 않는다. 이러한 경우, 분리 요소(137)의 도핑 농도는 실질적으로 0이다.
일부 실시예에서, 분리 요소(137) 및 에피택셜 구조체(138)는 분리 요소(137)의 형성 이후 및 에피택셜 구조체(138)의 형성 이전에 공정 챔버의 진공 상태를 깨지 않고 동일한 공정 챔버에서 인-시튜로 형성된다.
일부 실시예에서, 에피택셜 구조체(138)는 에피택셜 성장 중에 인-시 튜로 도핑된다. 에피택셜 구조체(138)를 형성하기 위한 초기 반응 가스 혼합물은 도펀트를 포함한다. 일부 다른 실시예에서, 에피택셜 구조체(138)는 에피택셜 구조체(138)의 성장 중에 도핑되지 않는다. 대신에, 에피택셜 구조체(138)의 형성 후에, 후속 공정에서 에피텍셜 구조체(138)가 도핑된다. 일부 실시예에서, 도핑은 이온 주입 공정, 플라즈마 담금 이온 주입 공정, 가스 및/또는 고체 소스 확산 공정, 하나 이상의 다른 적용 가능한 공정, 또는 이들의 조합을 적용하는 것에 의해 달성된다. 일부 실시예에서, 에피택셜 구조체(138)는 도펀트를 활성화시키기 위해 하나 이상의 어닐링 공정에 추가로 노출된다. 예를 들어, 신속 열적 어닐링 공정이 적용된다.
도 3j에 예시된 바와 같이, 일부 실시예에 따르면, 에피택셜 구조체(138)를 피복하고 더미 게이트 스택(120A, 120B)을 둘러싸도록 접촉 에칭 정지층(139) 및 유전체 층(140)이 형성된다. 접촉 에칭 정지층(139)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 알루미늄 산화물, 일종 이상의 다른 적절한 재료 또는 이들의 조합으로 형성되거나 이를 포함할 수 있다. 유전체 층(140)은 실리콘 산화물, 실리콘 산질화물, 보로실리케이트 유리(BSG), 포스포 실리케이트 유리(PSG), 보로포스포 실리케이트 유리(BPSG), 플루오르화 실리케이트 유리(FSG), 로우-k 재료, 다공성 유전체 재료, 일종 이상의 다른 적절한 재료, 또는 이들의 조합으로 형성되거나 이를 포함할 수 있다.
일부 실시예에서, 에칭 정지 재료층 및 유전체 재료층이 도 3i에 예시된 구조체 위에 순차적으로 증착된다. 에칭 정지 재료층은 CVD 공정, ALD 공정, PVD 공정, 하나 이상의 다른 적용 가능한 공정, 또는 이들의 조합을 이용하여 증착될 수 있다. 유전체 재료층은 FCVD 공정, CVD 공정, ALD 공정, 하나 이상의 다른 적용 가능한 공정, 또는 이들의 조합을 이용하여 증착될 수 있다.
이후, 평탄화 공정을 이용하여 에칭 정지 재료층 및 유전체 재료층을 부분적으로 제거한다. 결국, 에칭 정지 재료층 및 유전체 재료층의 나머지 부분은 각각 접촉 에칭 정지층(139) 및 유전체 층(140)을 형성한다. 평탄화 공정은 CMP 공정, 분쇄 공정, 에칭 공정, 건식 연마 공정, 하나 이상의 다른 적용 가능한 공정 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 평탄화 공정 중에 마스크 층(122, 124)이 제거된다. 일부 실시예에서, 평탄화 공정 후에, 접촉 에칭 정지층(139), 유전체 층(140) 및 더미 게이트 전극(118)의 상부 표면은 실질적으로 동일 평면에 있다.
도 2g 및 도 3k에 예시된 바와 같이, 일부 실시예에 따르면, 하나 이상의 에칭 공정을 이용하여 더미 게이트 스택(120A, 120B)을 제거하여 트렌치(142)를 형성한다. 트렌치(142)는 더미 게이트 스택(120A, 120B) 및 에피택셜 구조체(138)에 의해 원래 피복된 유전체 스트레서 구조체(304) 및 반도체 층(102b-102d 및 104a-104d)을 노출시킨다.
도 2h 및 도 3l에 예시된 바와 같이, 일부 실시예에 따르면, (희생층으로서 기능하는) 반도체 층(102b-102d)이 제거되어 리세스(144)를 형성한다. 일부 실시예에서, 에칭 공정을 이용하여 반도체 층(102b-102d)을 제거한다. 높은 에칭 선택비로 인해, 반도체 층(104b-104d)은 약간 에칭된다(또는 실질적으로 에칭되지 않는다). 반도체 층(104b-104d)의 나머지 부분은 도 2h 및 도 3l에 예시된 바와 같이 핀 구조체(106A, 106B)의 다수의 반도체 나노구조체(104b'-104d')를 형성한다. 반도체 나노구조체(104b'-104d')는 반도체 층(104b-104d)의 나머지 부분에 의해 구성되거나 그것으로 형성된다. 반도체 핀(101A 또는 101B) 위에 현수된 반도체 나노구조체(104b'-104d')는 트랜지스터의 채널 구조체로서 기능할 수 있다.
일부 실시예에서, 반도체 층(102b-102d)을 제거하는 데 사용된 에칭제는 반도체 나노구조체(104b'-104d')를 형성하는 반도체 층(104b-104d)도 역시 약간 제거한다. 결국, 얻어진 반도체 나노구조체(104b'-104d')는 반도체 층(102b-102d)의 제거 후에 더 얇아진다. 일부 실시예에서, 각각의 반도체 나노구조체(104b'-104d')는 엣지 부분(105b-105d)이 다른 요소에 의해 둘러싸여서 에칭제에에 의해 접촉 및 에칭되는 것이 방지되기 때문에 엣지 부분(105b-105d)보다 얇다.
일부 실시예에서, 반도체 층(102b-102d)을 제거하는 데 사용된 에칭제는 반도체 층(104b, 104c 또는 104d)보다 얇은 반도체 층(104a)을 통해 에칭된다. 결국, 유전체 스트레서 구조체(304)가 노출된다. 일부 실시예에서, 도 3l에 예시된 바와 같이, 엣지 부분(105a)은 완전히 제거되지 않고 여전히 남겨진다.
(희생층으로서 기능하는) 반도체 층(102b-102d)의 제거 후에, 리세스(144)가 형성된다. 리세스(144)는 트렌치(142)에 연결되고 각각의 반도체 나노구조체(104b'-104d')를 둘러싼다. 도 3l에 예시된 바와 같이, 반도체 나노구조체(104a'-104d') 사이의 리세스(144)가 형성되더라도, 반도체 나노구조체(104b'-104d')는 에피택셜 구조체(138)에 의해 유지된 상태로 유지된다. 따라서, 반도체 층(102b-102d)(희생층으로서 기능함)의 제거 후에, 해제된 반도체 나노구조체(104b'-104d')가 낙하되는 것이 방지된다.
(희생층으로서 기능하는) 반도체 층(102b-102d)의 제거 중에, 내부 스페이서(136)는 에피택셜 구조체(138)가 에칭되거나 손상되는 것을 방지한다. 반도체 소자 구조체의 품질 및 신뢰성이 향상된다.
전술한 바와 같이, 도 2a에 예시된 일부 실시예에서, 반도체 층(104a)(나중에 도 2e 및 도 3g에 예시된 공정 중에 반도체 층(102b)에 대한 보호층으로서 기능함)의 두께(T1) 대 반도체 층(104b)(나중에 나노구조체(104b')가 됨)의 의 두께(T2)의 비울(T1/T2)은 약 2/5 내지 약 2/3의 범위에 있을 수 있다. 일부 경우에, 두께 비율(T1/T2)이 약 2/5보다 낮으면, 두께(T1)를 가지는 반도체 층(104a)이 너무 얇을 수 있다. 결국, 도 2e 및 도 3g에 예시된 바와 같은 반도체 층(102a)(희생 베이스 층으로서 기능함)의 제거 중에, 반도체 층(104a)은 깨지거나 완전히 제거됨으로써 그 위의 반도체 층(102b)을 에칭제에 노출시킬 수 있다. 반도체 층(102b)은 손상되거나 제거될 수 있다. 결국, 나중에 형성되는 유전체 스트레서 구조체(304)는 반도체 층(102b)을 수용하도록 설계된 공간을 차지할 수 있다. 후속 공정은 수행하기 어려워 질 수 있다.
일부 다른 경우에, 두께 비울(T1/T2)이 약 2/3보다 크면, 두께(T1)를 가지는 반도체 층(104a)은 너무 두꺼울 수 있다. 결국, 유전체 스트레서 구조체(304)를 노출시키기 위해 도 3l에 예시된 공정에 추가의 에칭 공정 또는 더 무거운 에칭 공정을 사용할 필요가 있다. 공정 시간이 길어질 수 있다. 추가의 또는 더 무거운 에칭 공정은 형성되어 있는 다른 요소(예, 채널 구조체)를 손상시킬 수도 있다. 반도체 소자 구조체의 성능에 부정적인 영향을 줄 수 있다.
도 2i 및 도 3m에 예시된 바와 같이. 일부 실시예에 따르면, 유전체 스트레서 구조체(304)는 어닐링됨으로써 어닐링된 유전체 스트레스 구조체(306)를 형성한다. 어닐링된 유전체 스트레서 구조체(306)를 형성하기 위해 열적 조작이 이용될 수 있다. 열적 조작은 약 500 ℃ 내지 약 900 ℃ 범위의 온도에서 수행될 수 있다. 대안적으로, 열적 조작은 약 700 ℃ 내지 약 800 ℃ 범위의 온도에서 수행될 수 있다. 열적 조작 시간은 약 0.5 시간 내지 약 4 시간의 범위일 수 있다. 열적 조작은 산소 함유 분위기 하에서 수행될 수 있다. 산소 함유 분위기는 산소 가스를 포함할 수 있다.
열적 조작 후에, 유전체 스트레서 구조체(304)는 "수축"되어 어닐링된 유전체 스트레서 구조체(306)로 변형될 수 있다. 유전체 스트레서 구조체(304)와 비교하여, 어닐링된 유전체 스트레서 구조체(306)는 더 조밀해질 수 있다. 일부 실시예에서, 어닐링된 유전체 스트레서 구조체(306) 각각은 아직 어닐링된 유전체 스트레서 구조체(306)로 변환되지 않은 유전체 스트레서 구조체(304)보다 얇아진다.
유전체 스트레서 구조체(304)로부터 어닐링된 유전체 스트레서 구조체(306)로의 변환 중에 발생하는 수축으로 인해, 어닐링된 유전체 스트레서 구조체(306)는 에피택셜 구조체(138)에 인장 응력을 가하여 어닐링된 유전체 구조체(306) 옆의 에피택셜 구조체(138)를 서로 약간 더 가까워지게 한다. 이에 응답하여, 에피택셜 구조체(138)는 채널 구조체로서 기능하는 반도체 나노구조체(104b'-104d')에 압축 응력을 가할 수 있다. 결국, 정공 캐리어 이동도가 증가될 수 있다. 따라서, 반도체 소자 구조체의 성능이 크게 향상된다. 일부 실시예에서, 반도체 나노구조체(104b'-104d')는 p-형 MOSFET의 채널 구조체로서 기능한다.
어닐링된 유전체 스트레서 구조체(306)를 형성하기 위한 열적 조작 중에, 일부 실시예에 따라 도 2i 및 도 3m에 예시된 바와 같이, 반도체 나노구조체(104b'-104d') 및 노출된 반도체 핀(101A, 101B)의 표면 부분이 역시 산화되어 산화물 요소(148)를 형성할 수 있다. 산화물 요소(148)는 어닐링된 유전체 스트레서 구조체(306)의 재료와 다른 재료로 형성될 수 있다. 산화물 요소(148)는 실리콘 산화물, 게르마늄 산화물, 하나 이상의 다른 적절한 재료 또는 이들의 조합으로 구성되거나 이를 포함할 수 있다.
일부 실시예에서, 어닐링된 유전체 스트레서 구조체(306)를 형성하기 위한 열적 조작 중에, 도 3m에 예시된 바와 같이, 엣지 요소(105a)도 역시 산화되어 산화된 엣지 요소(105a')를 형성한다. 산화된 엣지 요소(105a')는 실리콘 산화물, 게르마늄 산화물, 하나 이상의 다른 적절한 재료 또는 이들의 조합으로 형성되거나 포함할 수 있는 유전체 요소이다. 일부 실시예에서, 각각의 산화된 엣지 요소(105a')는 도 3m에 예시된 바와 같이 대응하는 내부 스페이서(136), 대응하는 에피택셜 구조체(138) 및/또는 대응하는 어닐링된 유전체 스트레서 구조체(306)와 직접 접촉한다.
도 2j 및 도 3n에 예시된 바와 같이, 일부 실시예에 따르면, 산화물 요소(148)가 제거된다. 산화물 요소(148)의 제거 후에, 반도체 나노구조체(104b'-104d')는 더 얇거나 좁아질 수 있다. 산화물 요소(148)는 에칭 공정을 이용하여 제거될 수 있다. 에칭 공정은 또한 어닐링된 유전체 스트레서 구조체(306)를 부분적으로 제거할 수 있다. 에칭 공정은 또한 도 3n에 예시된 바와 같이 산화된 엣지 요소(105a')를 부분적으로 제거할 수 있다. 에칭 공정 후, 일부 실시예에 따르면, 도 3n에 예시된 바와 같이, 산화된 엣지 요소(105a')는 내부 스페이서(136)의 내부 측벽으로부터 후퇴한다.
도 2k 및 도 3o에 예시된 바와 같이, 일부 실시예에 따르면, 금속 게이트 스택(156A, 156B)이 트렌치(142)를 채우도록 형성된다. 금속 게이트 스택(156A, 156B)은 각각의 반도체 나노구조체(104b'-104d')를 둘러싸도록 리세스(144) 내로 연장된다. 일부 실시예에서, 어닐링된 유전체 스트레서 구조체(306) 각각은 도 2k 및 도 3o에 예시된 바와 같이 대응하는 반도체 핀(101A 또는 101B), 대응하는 에피택셜 구조체(138) 및/또는 대응하는 금속 게이트 스택(156A 또는 156B)과 직접 접촉한다.
금속 게이트 스택(156A, 156B) 각각은 다수의 금속 게이트 스택층을 포함한다. 금속 게이트 스택(156A, 156B) 각각은 게이트 유전체 층(150), 일함수 층(152) 및 도전 충전재(154)를 포함할 수 있다. 일부 실시예에서, 금속 게이트 스택(156A, 156B)의 형성은 트렌치(142)와 리세스(144)를 충전하도록 유전체 층(140) 위에 다수의 금속 게이트 스택층을 증착하는 것을 포함한다. 금속 게이트 스택층은 각각의 반도체 나노구조체(104b'-104d')를 둘러싸도록 리세스(144) 내로 연장된다.
일부 실시예에서, 게이트 유전체 층(150)은 높은 유전율(하이-k)을 가지는 유전체 재료로 형성되거나 이를 포함한다. 게이트 유전체 층(150)은 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나 합금, 하프늄 실리콘 산화물, 하프늄 실리콘 산질화물, 하프늄 탄탈 산화물, 하프늄 티타늄 산화물, 하프늄 지르코늄 산화물, 하나 이상의 다른 적절한 하이-k 재료, 또는 이들의 조합으로 형성되거나 이를 포함할 수 있다. 게이트 유전체 층(150)은 ALD 공정, CVD 공정, 하나 이상의 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 증착될 수 있다.
일부 실시예에서, 게이트 유전체 층(150)을 형성하기 전에, 반도체 나노구조체(104b'-104d')의 표면 상에 계면층이 형성된다. 계면층은 매우 얇고, 예를 들어, 실리콘 산화물 또는 게르마늄 산화물로 형성된다. 일부 실시예에서, 계면층은 반도체 나노구조체(104b'-104d')의 표면에 산화제를 도포하는 것에 의해 형성된다. 예를 들어, 계면층을 형성하기 위해 반도체 나노구조체(104b'-104d')의 표면에 과산화수소-함유 액체가 도포되거나 제공될 수 있다.
일함수 층(152)은 개선된 임계 전압을 포함하는 소자 성능을 향상시키기 위해 트랜지스터에 원하는 일함수를 제공하도록 사용될 수 있다. 일부 실시예에서, 일함수 층(152)은 PMOS 소자를 형성하기 위해 사용된다. 일함수 층(152)은 p-형 일함수 층이다. p-형 일함수 층은 소자에 적절한 일함수 값, 예컨대 약 4.8 eV 이상을 제공할 수 있다.
p-형 일함수 층은 금속, 금속 탄화물, 금속 질화물, 다른 적절한 재료 또는 이들의 조합을 포함할 수 있다. 예를 들어, p-형 금속은 탄탈 질화물, 텅스텐 질화물, 티타늄, 티타늄 질화물, 일종 이상의 다른 적절한 재료 또는 이들의 조합을 포함한다.
일함수 층(152)은 또한 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄, 금속 탄화물(예, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 알루미늄 탄화물), 알루미나이드, 루테늄, 팔라듐, 백금, 코발트, 니켈, 도전 금속 산화물 또는 이들의 조합으로 형성되거나 이를 포함할 수 있다. 일함수 층(152)의 두께 및/또는 조성은 일함수 레벨을 조정하도록 미세 조정될 수 있다.
일함수 층(152)은 ALD 공정, CVD 공정, PVD 공정, 전기 도금 공정, 무전해 도금 공정, 하나 이상의 다른 적용 가능한 공정, 또는 이들의 조합을 이용하여 게이트 유전체 층(150) 위에 증착될 수 있다.
일부 실시예에서, 게이트 유전체 층(150)을 후속으로 형성된 일함수 층(152)과 경계를 이루도록 일함수 층(152) 앞에 장벽층이 형성된다. 장벽층은 또한 게이트 유전체 층(150)과 후속으로 형성되는 일함수 층(152) 사이의 확산을 방지하기 위해 사용될 수 있다. 장벽층은 금속 함유 재료로 구성되거나 이를 포함할 수 있다. 금속 함유 재료는 티타늄 질화물, 탄탈 질화물, 일종 이상의 다른 적절한 재료 또는 이들의 조합을 포함할 수 있다. 장벽층은 ALD 공정, CVD 공정, PVD 공정, 전기 도금 공정, 무전해 도금 공정, 하나 이상의 다른 적용 가능한 공정, 또는 이들의 조합을 이용하여 증착될 수 있다.
일부 실시예에서, 도전 충전재(154)는 금속 재료로 형성되거나 이를 포함한다. 금속 재료는 텅스텐, 알루미늄, 구리, 코발트, 일종 이상의 다른 적절한 재료 또는 이들의 조합을 포함할 수 있다. 도전 충전재(154)를 형성하기 위해 사용되는 도전층이 CVD 공정, ALD 공정, PVD 공정, 전기 도금 공정, 무전해 도금 공정, 스핀 코팅 공정, 하나 이상의 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 일함수 층(152) 위에 증착될 수 있다.
일부 실시예에서, 도전 충전재(154)를 형성하기 위해 사용되는 도전층을 형성하기 전에 일함수 층(152) 위에 차단층이 형성된다. 차단층은 후속으로 형성되는 도전층이 일함수 층(152) 내로 확산 또는 침투하는 것을 방지하는 데 사용될 수 있다. 차단층은 탄탈 질화물, 티타늄 질화물, 일종 이상의 다른 적절한 재료 또는 이들의 조합으로 형성되거나 이를 포함할 수 있다. 차단층은 ALD 공정, PVD 공정, 전기 도금 공정, 무전해 도금 공정, 하나 이상의 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 증착될 수 있다.
이후, 일부 실시예에 따르면, 평탄화 공정을 수행하여 트렌치(142) 외부의 금속 게이트 스택층의 부분을 제거한다. 결국, 금속 게이트 스택층의 나머지 부분은 도 2k 및 도 3o에 예시된 바와 같이 금속 게이트 스택(156A, 156B)을 형성한다. 일부 실시예에서, 리세스(144)는 작고 게이트 유전체 층(150) 및 일함수 층(152)과 같은 다른 요소로 채워졌기 때문에 도전 충전재(154)는 리세스(144) 내로 연장되지 않는다. 그러나, 본 개시 내용의 실시예는 이것에 한정되지 않는다. 일부 다른 실시예에서, 도전 충전재(154)의 일부는 특히 더 큰 공간을 가질 수 있는 하부 리세스(144)의 경우 리세스(144) 내로 연장된다.
일부 실시예에서, 에피택셜 구조체(138)는 어닐링된 유전체 스트레서 구조체(306)의 상부 표면을 지나서 연장된다. 일부 실시예에서, 에피택셜 구조체(138)는 어닐링된 유전체 스트레서 구조체(306)와 금속 게이트 스택(156A 또는 156B) 사이의 계면을 지나 연장된다. 일부 실시예에서, 에피택셜 구조체(138)는 어닐링된 유전체 스트레서 구조체(306)의 바닥면을 지나 더 연장된다. 따라서, 어닐링된 유전체 스트레서 구조체(306)는 에피택셜 구조체(138)에 인장 응력을 더 쉽게 인가할 수 있다. 따라서, 에피택셜 구조체(138)는 채널 구조체로서 기능할 수 있는 반도체 나노구조체(104b'-104d')에 압축 응력을 인가할 수 있다. 반도체 소자 구조체의 성능이 크게 향상된다.
일부 실시예에서, 어닐링된 유전체 스트레서 구조체(306) 각각은 도 3o에 예시된 바와 같이 대응하는 금속 게이트 스택(156A 또는 156B)의 대향 엣지를 지나 연장된다. 반도체 나노구조체(104b'-104d')는 대응하는 어닐링된 유전체 스트레서 구조체(306) 바로 위에 위치된다. 각각의 어닐링된 유전체 스트레서 구조체(306) 자체는 반도체 나노구조체(104b'-104d')에 압축 응력을 인가하는 것을 도울 수 있다. 반도체 소자 구조체의 성능이 크게 향상된다.
일부 실시예에서, 에피택셜 구조체(138)가 형성된 후, 유전체 스트레서 구조체(304)는 어닐링됨으로써 어닐링된 유전체 스트레서 구조체(306)를 형성한다. 그러나, 본 개시 내용의 실시예는 이것에 한정되지 않는다. 본 개시 내용의 실시예에 대해 다수의 변형 및/또는 수정이 행해질 수 있다. 일부 다른 실시예에서, 에피택셜 구조체(138)가 형성되기 전에 유전체 스트레서 구조체(304)가 어닐링됨으로써 어닐링된 유전체 스트레서 구조체(306)를 형성한다.
도 4a-4f는 일부 실시예에 따른 반도체 소자 구조체를 형성하기 위한 공정의 다양한 단계의 단면도이다. 도 4a에 예시된 바와 같이, 도 3h에 예시된 것과 동일하거나 유사한 구조체가 형성되거나 수용된다.
도 4b에 예시된 바와 같이, 일부 실시예에 따르면, 유전체 스트레서 구조체(304)는 어닐링됨으로써 어닐링된 유전체 스트레서 구조체(306)를 형성한다. 도 2i 및 도 3m에 예시된 열적 조작을 이용하여 어닐링된 유전체 스트레서 구조체(306)를 형성할 수 있다. 일부 실시예에서, 리세스(130)에 의해 노출된 엣지 요소(105a)의 측벽 표면이 매우 작기 때문에 엣지 요소(105a)는 실질적으로 산화되지 않거나 약간 산화된다.
이후, 도 3i에 예시된 실시예와 유사하게, 일부 실시예에 따라 도 4c에 예시된 바와 같이 분리 요소(137) 및 에피택셜 구조체(138)가 형성된다. 이후, 도 3j에 예시된 실시예와 유사하게, 일부 실시예에 따라 도 4d에 예시된 바와 같이, 접촉 에칭 정지층(139) 및 유전체 층(140)이 형성된다.
도 4e에 예시된 바와 같이, 도 3k-3l에 예시된 실시예와 유사하게, 일부 실시예에 따라, 더미 게이트 스택(120A, 120B) 및 반도체 층(102b-102d)이 제거된다. 결국, 반도체 나노구조체(104b'-104d')가 형성된다. 반도체 층(102b-102d)의 제거 중에, 반도체 층(104a)이 소비되어 어닐링된 유전체 스트레서 구조체(306)를 노출시킨다. 일부 실시예에서, 도 4e에 예시된 바와 같이, 엣지 요소(105a) 각각은 대응하는 내부 스페이서(136)와 대응하는 어닐링된 유전체 스트레서 구조체(306) 사이에 남겨진다.
이후, 도 3o에 예시된 실시예와 유사하게, 일부 실시예에 따라 도 4f에 예시된 바와 같이, 금속 게이트 스택(156A, 156B)이 형성된다. 일부 실시예에서, 각각의 엣지 요소(105a)는 대응하는 어닐링된 유전체 스트레서 구조체(306) 및 대응하는 내부 스페이서(136)와 직접 접촉한다.
그러나, 본 개시 내용의 실시예는 이것에 한정되지 않는다. 일부 다른 실시예에서, 더 높은 온도 또는 더 긴 조작 시간이 도 4b에 예시된 어닐링 공정에 적용된다. 엣지 요소(105a)의 노출된 표면적이 작은 경우에도 엣지 요소(105a)가 산화되어 산화된 엣지 요소를 형성한다. 결국, 후속 공정 후에, 도 3o에 예시된 것과 동일하거나 유사한 구조체가 형성된다.
일부 실시예에서, 어닐링된 유전체 스트레서 구조체(306) 각각은 산화된 엣지 요소(105a')(예, 도 3o에 예시됨)에 의해 또는 엣지 요소(105a)(예, 도 4F에 예시됨)에 의해 상부의 대응하는 내부 스페이서(136)로부터 분리된다. 그러나, 본 개시 내용의 실시예는 이것에 한정되지 않는다. 본 개시 내용의 실시예에 대해 다수의 변형 및/또는 수정이 행해질 수 있다. 일부 다른 실시예에서, 어닐링된 유전체 스트레서 구조체(306) 각각은 하나 이상의 내부 스페이서(136)와 직접 접촉한다.
도 5a-5c는 일부 실시예에 따른 반도체 소자 구조체를 형성하기 위한 공정의 다양한 단계의 단면도이다. 도 5a에 예시된 바와 같이, 도 3f에 예시된 것과 동일하거나 유사한 구조체가 형성되거나 수용된다.
도 5b에 예시된 바와 같이, 도 3g에 예시된 실시예와 유사하게, 일부 실시예에 따르면, 반도체 층(102a)이 제거되어 리세스(302)를 형성한다. 내부 스페이서(136) 및 (보호층으로서 기능하는) 반도체 층(104a)의 보호로 인해, 반도체 층(102b-102d)은 반도체 층(102a)의 제거 중에 에칭되는 것이 방지된다. 일부 실시예에서, 반도체 층(104a)은 더 얇아지고, 엣지 요소(105a)는 도 5b에 예시된 바와 같이 반도체 층(102a)의 제거 중에 에칭되기 때문에 제거된다. 내부 스페이서(136)의 일부의 바닥면은 도 5b에 예시된 바와 같이 엣지 요소(105a)의 제거 후에 리세스(302)에 의해 노출된다.
이후에, 일부 실시예에 따르면, 도 3h-3o 또는 도 4a-4f에 예시된 것과 유사한 공정이 수행된다. 결국, 도 5c에 예시된 구조체가 형성된다. 도 5c에 예시된 바와 같이, 각각의 어닐링된 스트레서 구조체(306)는 내부 스페이서(136)의 일부, 에피택셜 구조체(138)의 일부 및/또는 반도체 핀(101A, 101B)과 직접 접촉한다.
본 개시 내용의 실시예에 대해 다수의 변형 및/또는 수정이 이루어질 수 있다. 도 6a-6b는 일부 실시예에 따른 반도체 소자 구조체를 형성하기 위한 공정의 다양한 단계의 단면도이다. 도 6a에 예시된 바와 같이, 도 2c에 예시된 것과 유사한 구조체가 형성된다. 도 6a에 예시된 바와 같이, 분리 구조체(114)의 상부 표면은 반도체 층(102a)의 상부 표면보다 높다. 반도체 층(102a)은 반도체 층(104a) 및 분리 구조체(114)에 의해 덮혀 있지만, 반도체 층(102a)을 제거하기 위한 에칭제는 여전히 리세스(130)를 통해 반도체 층(102a)에 도달할 수 있다(도 3f-3g에 예시된 실시예와 유사).
이후에, 일부 실시예에 따르면, 도 2d-2k에 예시된 것과 유사한 공정이 수행된다. 결국, 도 6b에 예시된 구조체가 형성된다. 도 6b에 예시된 바와 같이, 일부 실시예에 따르면, 어닐링된 유전체 스트레서 구조체(306)의 상부 표면은 분리 구조체(114)의 상부 표면보다 낮다.
본 개시 내용의 실시예에 대해 다수의 변형 및/또는 수정이 이루어질 수 있다. 도 7a-7b는 일부 실시예에 따른 반도체 소자 구조체를 형성하기 위한 공정의 다양한 단계의 단면도이다.
도 7a에 예시된 바와 같이, 도 3h에 예시된 것과 유사한 구조체가 형성된다. 일부 실시예에서, 유전체 스트레서 구조체(304)는 리세스(302)를 완전히 채우지 않는다. 결국, 일부 실시예에 따라 도 7a에 예시된 바와 같이 유전체 스트레서 구조체(304)에 하나 이상의 이음부(702)(또는 보이드)가 형성될 수 있다.
이후, 일부 실시예에 따르면, 도 3i-3o에 예시된 것과 유사한 공정이 수행된다. 결국, 도 7b에 예시된 구조체가 형성된다. 도 7b에 예시된 바와 같이, 일부 실시예에 따라, 이음부(702)(또는 보이드)가 작아지고, 더 작은 이음부(702')(또는 보이드)가, 유전체 스트레서 구조체(304)가 어닐링됨으로써 어닐링된 유전체 스트레서 구조체(306)가 된 후에 형성된다.
본 개시 내용의 실시예는 채널 구조체 아래에 유전체 스트레서 구조체를 가지는 반도체 소자 구조체를 형성한다. 채널 구조체는 게이트 스택에 의해 둘러싸여 있다. 예를 들어, 반도체 소자 구조체는 금속 게이트 스택에 의해 둘러싸인 다수의 채널 구조체의 스택을 포함한다. 유전체 스트레서 구조체는 채널 구조체 아래에 형성된다. 유전체 스트레서 구조체를 어닐링하기 위해 열적 조작이 적용될 수 있다. 유전체 스트레서 구조체는 채널 구조체 옆에 에피택셜 구조체를 유도하여 응력(예, 압축 응력)을 채널 구조체에 인가할 수 있다. 유전체 스트레서 구조체 자체는 또한 채널 구조체에 응력(예, 압축 응력)을 인가할 수 있다. 결국, 채널 구조체에서의 캐리어 이동도가 향상될 수 있다. 반도체 소자 구조체의 성능및 신뢰성이 크게 향상된다.
일부 실시예에 따르면, 반도체 소자 구조체가 제공된다. 반도체 소자 구조체는 기판 위의 다중 반도체 나노구조체 및 기판 위의 2개의 에피택셜 구조체를 포함한다. 각각의 반도체 나노구조체는 에피택셜 구조체 사이에 있고, 에피텍셜 구조체는 p-형 도핑된다. 반도체 소자 구조체는 또한 반도체 나노구조체 주위를 둘러싸는 게이트 스택을 포함한다. 반도체 소자 구조체는 게이트 스택과 기판 사이에 유전체 스트레서 구조체를 더 포함한다. 에피택셜 구조체는 유전체 스트레서 구조체의 상부 표면 너머로 연장된다.
일부 실시예에 따르면, 반도체 소자 구조체가 제공된다. 반도체 소자 구조체는 기판 위의 반도체 핀 및 반도체 핀 위에 현수된 다중 채널 구조체를 포함한다. 반도체 소자 구조체는 또한 각각의 채널 구조체 주위를 둘러싸는 게이트 스택을 포함한다. 반도체 소자 구조체는 채널 구조체에 인접하는 에피택셜 구조체를 더 포함한다. 또한, 반도체 소자 구조체는 반도체 핀과 게이트 스택 사이에 유전 스트레서 구조체를 포함한다. 유전체 스트레서 구조체는 게이트 스택의 양측 엣지 너머로 연장된다.
일부 실시예에 따르면, 반도체 소자 구조체를 형성하는 방법이 제공된다. 방법은 반도체 기판 위에 희생 베이스 층을 형성하는 단계 및 희생 베이스 층 위에 반도체 스택을 형성하는 단계를 포함한다. 반도체 스택은 교대로 배치된 다수의 희생층 및 다수의 반도체 층을 포함한다. 방법은 또한 핀 스택을 형성하도록 반도체 스택 및 희생 베이스 층을 패턴화하는 단계 및 핀 구조체의 일부 주위를 둘러싸도록 더미 게이트 스택을 형성하는 단계를 포함한다. 방법은 희생 베이스 층을 유전체 스트레서 구조체로 대체하는 단계를 더 포함한다. 또한, 방법은 더미 게이트 스택 및 희생층을 제거하여 반도체 층의 나머지 부분을 포함하는 다수의 반도체 나노구조체를 나타내는 단계를 포함한다. 방법은 또한 반도체 나노구조체 각각의 주위를 둘러싸도록 금속 게이트 스택을 형성하는 단계를 포함한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
[실시예 1]
반도체 소자 구조체로서,
기판 위의 복수의 반도체 나노구조체;
상기 기판 위의 2개의 에피택셜 구조체 - 상기 반도체 나노구조체 각각은 에피택셜 구조체 사이에 있고, 상기 에피택셜 구조체는 p-형 도핑됨 -;
상기 반도체 나노구조체 주위를 둘러싸는 게이트 스택; 및
상기 게이트 스택과 상기 기판 사이의 유전체 스트레서 구조체(dielectric stressor structure) - 상기 에피택셜 구조체는 상기 유전체 스트레서 구조체의 상부 표면 너머로 연장됨 -
를 포함하는, 반도체 소자 구조체.
[실시예 2]
실시예 1에 있어서,
상기 게이트 스택은 상기 반도체 나노구조체 각각의 주위를 둘러싸는 것인, 반도체 소자 구조체.
[실시예 3]
실시예 1에 있어서,
상기 유전체 스트레서 구조체는 SiN, SiCN, SiOCN, SiOC, 또는 이들의 조합으로 형성된 것인, 반도체 소자 구조체.
[실시예 4]
실시예 1에 있어서,
상기 에피택셜 구조체는 상기 유전체 스트레서 구조체와 직접 접촉하는 것인, 반도체 소자 구조체.
[실시예 5]
실시예 1에 있어서,
복수의 내부 스페이서를 더 포함하고, 상기 내부 스페이서 각각은 상기 에피택셜 구조체 중 하나와 상기 게이트 스택과의 사이에 있는 것인, 반도체 소자 구조체.
[실시예 6]
실시예 5에 있어서,
상기 내부 스페이서 중 하나는 상기 유전체 스트레서 구조체와 직접 접촉하는 것인, 반도체 소자 구조체.
[실시예 7]
실시예 5에 있어서,
상기 내부 스페이서 및 상기 유전체 스트레서 구조체는 상이한 재료로 형성된 것인, 반도체 소자 구조체.
[실시예 8]
실시예 5에 있어서,
상기 내부 스페이서와 상기 유전체 스트레서 구조체 사이에 유전체 요소를 더 포함하는, 반도체 소자 구조체.
[실시예 9]
실시예 8에 있어서,
상기 반도체 나노구조체는 반도체 재료로 형성되고, 상기 유전체 요소는 상기 반도체 재료의 산화물 재료로 형성된 것인, 반도체 소자 구조체.
[실시예 10]
실시예 1에 있어서,
상기 유전체 스트레서 구조체는 상기 게이트 스택의 양측 엣지 너머로 연장된 것인, 반도체 소자 구조체.
[실시예 11]
반도체 소자 구조체로서,
기판 위의 반도체 핀;
상기 반도체 핀 위에 현수된(suspended) 복수의 채널 구조체;
상기 채널 구조체 각각의 주위를 둘러싸는 게이트 스택;
상기 채널 구조체와 연접하는 에피택셜 구조체; 및
상기 반도체 핀과 상기 게이트 스택 사이의 유전체 스트레서 구조체 - 상기 유전체 스트레서 구조체는 상기 게이트 스택의 양측 엣지 너머로 연장됨 -
를 포함하는, 반도체 소자 구조체.
[실시예 12]
실시예 11에 있어서,
상기 반도체 핀을 둘러싸는 분리 구조체를 더 포함하고, 상기 유전체 스트레서 구조체의 상부 표면은 상기 분리 구조체의 상부 표면보다 높은 것인, 반도체 소자 구조체.
[실시예 13]
실시예 12에 있어서,
상기 유전체 스트레서 구조체는 상기 에피택셜 구조체와 직접 접촉하는 것인, 반도체 소자 구조체.
[실시예 14]
실시예 11에 있어서,
상기 유전체 스트레서 구조체와 상기 채널 구조체 중 하나와의 사이에 내부 스페이서를 더 포함하고, 상기 내부 스페이서는 상기 유전체 스트레서 구조체와 직접 접촉하는 것인, 반도체 소자 구조체.
[실시예 15]
반도체 소자 구조체를 형성하는 방법으로서,
반도체 기판 위에 희생 베이스 층을 형성하는 단계;
상기 희생 베이스 층 위에 반도체 스택을 형성하는 단계 - 상기 반도체 스택은 교대로 배치된 복수의 희생층 및 복수의 반도체 층을 구비함 -
핀 구조체를 형성하도록 상기 반도체 스택 및 상기 희생 베이스 층을 패턴화하는 단계;
상기 핀 구조체의 일부 주위를 둘러싸도록 더미 게이트 스택을 형성하는 단계;
상기 희생 베이스 층을 유전체 스트레서 구조체로 대체하는 단계;
상기 더미 게이트 스택 및 상기 희생층을 제거하여 상기 반도체 층의 나머지 부분을 포함하는 복수의 반도체 나노구조체를 나타내는 단계; 및
상기 반도체 나노구조체 각각의 주위를 둘러싸도록 금속 게이트 스택을 형성하는 단계
를 포함하는, 반도체 소자 구조체를 형성하는 방법.
[실시예 16]
실시예 15에 있어서,
상기 반도체 층 및 상기 희생층의 측면을 노출시키는 리세스를 형성하도록 상기 핀 구조체를 부분적으로 제거하는 단계;
상기 희생층의 측면을 덮도록 내부 스페이서를 형성하는 단계; 및
상기 내부 스페이서가 형성된 후 상기 리세스를 적어도 부분적으로 채우도록 소스/드레인 구조체를 형성하는 단계
를 더 포함하는, 반도체 소자 구조체를 형성하는 방법.
[실시예 17]
실시예 16에 있어서,
상기 소스/드레인 구조체의 형성 이후와 상기 금속 게이트 스택의 형성 이전에 상기 유전체 스트레서 구조체를 어닐링하는 단계를 더 포함하는, 반도체 소자 구조체를 형성하는 방법.
[실시예 18]
실시예 16에 있어서,
상기 소스/드레인 구조체의 형성 이전에 상기 유전체 스트레서 구조체를 어닐링하는 단계를 더 포함하는, 반도체 소자 구조체를 형성하는 방법.
[실시예 19]
실시예 15에 있어서,
상기 핀 구조체의 하부를 둘러싸도록 분리 구조체를 형성하는 단계를 더 포함하고, 상기 희생 베이스 층의 상부 표면은 상기 분리 구조체의 상부 표면보다 높은 것인, 반도체 소자 구조체를 형성하는 방법.
[실시예 20]
실시예 15에 있어서,
상기 희생 베이스 층은 제1 게르마늄 원자 농도를 가지며, 상기 희생층은 제2 게르마늄 원자 농도를 가지며, 상기 제1 게르마늄 원자 농도는 상기 제2 게르마늄 원자 농도보다 낮은 것인, 반도체 소자 구조체를 형성하는 방법.

Claims (10)

  1. 반도체 소자 구조체로서,
    기판 위의 복수의 반도체 나노구조체;
    상기 기판 위의 2개의 에피택셜 구조체 - 상기 반도체 나노구조체 각각은 에피택셜 구조체 사이에 있고, 상기 에피택셜 구조체는 p-형 도핑됨 -;
    상기 반도체 나노구조체 주위를 둘러싸는 게이트 스택; 및
    상기 게이트 스택과 상기 기판 사이의 유전체 스트레서 구조체(dielectric stressor structure) - 상기 에피택셜 구조체는 상기 유전체 스트레서 구조체의 상부 표면 너머로 연장됨 -
    를 포함하는, 반도체 소자 구조체.
  2. 제1항에 있어서,
    상기 게이트 스택은 상기 반도체 나노구조체 각각의 주위를 둘러싸는 것인, 반도체 소자 구조체.
  3. 제1항에 있어서,
    상기 에피택셜 구조체는 상기 유전체 스트레서 구조체와 직접 접촉하는 것인, 반도체 소자 구조체.
  4. 제1항에 있어서,
    복수의 내부 스페이서를 더 포함하고, 상기 내부 스페이서 각각은 상기 에피택셜 구조체 중 하나와 상기 게이트 스택과의 사이에 있는 것인, 반도체 소자 구조체.
  5. 제4항에 있어서,
    상기 내부 스페이서 중 하나는 상기 유전체 스트레서 구조체와 직접 접촉하는 것인, 반도체 소자 구조체.
  6. 제4항에 있어서,
    상기 내부 스페이서 및 상기 유전체 스트레서 구조체는 상이한 재료로 형성된 것인, 반도체 소자 구조체.
  7. 제4항에 있어서,
    상기 내부 스페이서와 상기 유전체 스트레서 구조체 사이에 유전체 요소를 더 포함하는, 반도체 소자 구조체.
  8. 제1항에 있어서,
    상기 유전체 스트레서 구조체는 상기 게이트 스택의 양측 엣지 너머로 연장된 것인, 반도체 소자 구조체.
  9. 반도체 소자 구조체로서,
    기판 위의 반도체 핀;
    상기 반도체 핀 위에 현수된(suspended) 복수의 채널 구조체;
    상기 채널 구조체 각각의 주위를 둘러싸는 게이트 스택;
    상기 채널 구조체와 연접하는 에피택셜 구조체; 및
    상기 반도체 핀과 상기 게이트 스택 사이의 유전체 스트레서 구조체 - 상기 유전체 스트레서 구조체는 상기 게이트 스택의 양측 엣지 너머로 연장됨 -
    를 포함하는, 반도체 소자 구조체.
  10. 반도체 소자 구조체를 형성하는 방법으로서,
    반도체 기판 위에 희생 베이스 층을 형성하는 단계;
    상기 희생 베이스 층 위에 반도체 스택을 형성하는 단계 - 상기 반도체 스택은 교대로 배치된 복수의 희생층 및 복수의 반도체 층을 구비함 -
    핀 구조체를 형성하도록 상기 반도체 스택 및 상기 희생 베이스 층을 패턴화하는 단계;
    상기 핀 구조체의 일부 주위를 둘러싸도록 더미 게이트 스택을 형성하는 단계;
    상기 희생 베이스 층을 유전체 스트레서 구조체로 대체하는 단계;
    상기 더미 게이트 스택 및 상기 희생층을 제거하여 상기 반도체 층의 나머지 부분을 포함하는 복수의 반도체 나노구조체를 나타내는 단계; 및
    상기 반도체 나노구조체 각각의 주위를 둘러싸도록 금속 게이트 스택을 형성하는 단계
    를 포함하는, 반도체 소자 구조체를 형성하는 방법.
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