JPH10209264A - 半導体デバイスの素子分離方法、半導体装置及びその製造方法 - Google Patents
半導体デバイスの素子分離方法、半導体装置及びその製造方法Info
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- JPH10209264A JPH10209264A JP605597A JP605597A JPH10209264A JP H10209264 A JPH10209264 A JP H10209264A JP 605597 A JP605597 A JP 605597A JP 605597 A JP605597 A JP 605597A JP H10209264 A JPH10209264 A JP H10209264A
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Abstract
(57)【要約】
【課題】 素子の寄生容量を低減できる半導体デバイス
の素子分離方法、半導体装置及びその製造方法を提供す
る。 【解決手段】 半導体基板１表面上にパッド酸化膜を設
け、この酸化膜上に絶縁膜を堆積し、絶縁膜上にフォト
レジスト膜を設け、フォトレジスト膜をマスクとしてエ
ッチングすることにより、絶縁膜、パッド酸化膜を開口
し、半導体基板１に溝を形成した後、レジスト膜を除去
し、絶縁膜の開口部の側壁にサイドウオールを設け、サ
イドウオールと絶縁膜をマスクとしてエッチングするこ
とにより、半導体基板１に絶縁膜の開口部より幅の大き
い溝を設け、この溝内、絶縁膜上に絶縁性酸化膜８を堆
積し、絶縁膜をストッパーとして、絶縁性酸化膜８に化
学的機械的研磨を施す。次に、絶縁膜、パッド酸化膜を
除去し、露出した半導体基板１の素子領域にＭＯＳトラ
ンジスタを形成する。
の素子分離方法、半導体装置及びその製造方法を提供す
る。 【解決手段】 半導体基板１表面上にパッド酸化膜を設
け、この酸化膜上に絶縁膜を堆積し、絶縁膜上にフォト
レジスト膜を設け、フォトレジスト膜をマスクとしてエ
ッチングすることにより、絶縁膜、パッド酸化膜を開口
し、半導体基板１に溝を形成した後、レジスト膜を除去
し、絶縁膜の開口部の側壁にサイドウオールを設け、サ
イドウオールと絶縁膜をマスクとしてエッチングするこ
とにより、半導体基板１に絶縁膜の開口部より幅の大き
い溝を設け、この溝内、絶縁膜上に絶縁性酸化膜８を堆
積し、絶縁膜をストッパーとして、絶縁性酸化膜８に化
学的機械的研磨を施す。次に、絶縁膜、パッド酸化膜を
除去し、露出した半導体基板１の素子領域にＭＯＳトラ
ンジスタを形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体デバイス
の素子分離方法に係わり、特に、素子の寄生容量を低減
できる半導体デバイスの素子分離方法、半導体装置及び
その製造方法に関する。
の素子分離方法に係わり、特に、素子の寄生容量を低減
できる半導体デバイスの素子分離方法、半導体装置及び
その製造方法に関する。
【０００２】
【従来の技術】図１０（ａ）は、従来の半導体デバイス
の素子分離方法を示す断面図であり、図１０（ｂ）は、
他の従来の半導体デバイスの素子分離方法を示す断面図
である。
の素子分離方法を示す断面図であり、図１０（ｂ）は、
他の従来の半導体デバイスの素子分離方法を示す断面図
である。
【０００３】従来、良く知られた絶縁膜による半導体デ
バイスの素子分離方法としては、大きく二つに大別され
る。その一つは、図１０（ｂ）に示す、トランジスタの
能動領域を耐酸化性の絶縁膜で覆い分離領域に酸化絶縁
膜を成長させるＬＯＣＯＳ分離法及びその改良方法であ
り、他の一つは、図１０（ａ）に示す、素子分離領域の
半導体基板に溝を掘り絶縁膜を埋め戻し、ＣＭＰ等の化
学的機械的研磨方法により能動領域の絶縁膜を取り除
く、トレンチ素子分離法である。
バイスの素子分離方法としては、大きく二つに大別され
る。その一つは、図１０（ｂ）に示す、トランジスタの
能動領域を耐酸化性の絶縁膜で覆い分離領域に酸化絶縁
膜を成長させるＬＯＣＯＳ分離法及びその改良方法であ
り、他の一つは、図１０（ａ）に示す、素子分離領域の
半導体基板に溝を掘り絶縁膜を埋め戻し、ＣＭＰ等の化
学的機械的研磨方法により能動領域の絶縁膜を取り除
く、トレンチ素子分離法である。
【０００４】すなわち、他の従来の半導体デバイスの素
子分離方法は、図１０（ｂ）に示すように、シリコン基
板１０１上の分離領域に、ＬＯＣＯＳ分離法によりＬＯ
ＣＯＳ酸化膜１１１を形成した後、シリコン基板１０１
にゲート電極１０５、ソース・ドレイン領域の拡散層１
０７及びサイドウオール１０９を形成することにより、
トランジスタの能動領域にＭＯＳトランジスタを形成す
るものである。
子分離方法は、図１０（ｂ）に示すように、シリコン基
板１０１上の分離領域に、ＬＯＣＯＳ分離法によりＬＯ
ＣＯＳ酸化膜１１１を形成した後、シリコン基板１０１
にゲート電極１０５、ソース・ドレイン領域の拡散層１
０７及びサイドウオール１０９を形成することにより、
トランジスタの能動領域にＭＯＳトランジスタを形成す
るものである。
【０００５】また、従来の半導体デバイスの素子分離方
法は、図１０（ａ）に示すように、シリコン基板１０１
における素子分離領域に溝を形成し、この溝内及びシリ
コン基板１０１上に絶縁膜を堆積させた後、素子領域に
存在する絶縁膜を除去することにより素子分離絶縁膜１
０３を形成し、そして、シリコン基板１０１にゲート電
極１０５、ソース・ドレイン領域の拡散層１０７及びサ
イドウオール１０９を形成することにより、トランジス
タの能動領域にＭＯＳトランジスタを形成するものであ
る。
法は、図１０（ａ）に示すように、シリコン基板１０１
における素子分離領域に溝を形成し、この溝内及びシリ
コン基板１０１上に絶縁膜を堆積させた後、素子領域に
存在する絶縁膜を除去することにより素子分離絶縁膜１
０３を形成し、そして、シリコン基板１０１にゲート電
極１０５、ソース・ドレイン領域の拡散層１０７及びサ
イドウオール１０９を形成することにより、トランジス
タの能動領域にＭＯＳトランジスタを形成するものであ
る。
【０００６】
【発明が解決しようとする課題】ところで、上述した従
来の良く知られた素子分離方法では、トランジスタの能
動領域と素子分離の断面形状において図１０（ａ）中の
ａに示す単純な直線または図１０（ｂ）中のｂに示す曲
線で示される境界をもつ。そのため、このトランジスタ
の能動領域に拡散層を形成することにより、ＭＯＳ型ト
ランジスタのソース・ドレイン領域又はバイポーラ型ト
ランジスタのベース領域を形成した場合、下部の基板又
はコレクターとの間の寄生容量は平面図上での開口部の
面積（素子領域の面積）と周囲長で決定される値とな
る。
来の良く知られた素子分離方法では、トランジスタの能
動領域と素子分離の断面形状において図１０（ａ）中の
ａに示す単純な直線または図１０（ｂ）中のｂに示す曲
線で示される境界をもつ。そのため、このトランジスタ
の能動領域に拡散層を形成することにより、ＭＯＳ型ト
ランジスタのソース・ドレイン領域又はバイポーラ型ト
ランジスタのベース領域を形成した場合、下部の基板又
はコレクターとの間の寄生容量は平面図上での開口部の
面積（素子領域の面積）と周囲長で決定される値とな
る。
【０００７】この寄生容量は特にＭＯＳ型トランジスタ
の場合、近年の微細化によりゲート長、酸化膜圧などが
比例縮小されるのに対して、主にコンタクトホール形成
またはその上層の金属配線の形成の困難さにより同様の
比率で縮小されない。そのため、トランジスタの負荷容
量に占めるこのドレイン寄生容量の割合が高くなり、素
子の高速化、低消費電力化の阻害要因となっている。
の場合、近年の微細化によりゲート長、酸化膜圧などが
比例縮小されるのに対して、主にコンタクトホール形成
またはその上層の金属配線の形成の困難さにより同様の
比率で縮小されない。そのため、トランジスタの負荷容
量に占めるこのドレイン寄生容量の割合が高くなり、素
子の高速化、低消費電力化の阻害要因となっている。
【０００８】この発明は上記のような事情を考慮してな
されたものであり、その目的は、素子の寄生容量を低減
できる半導体デバイスの素子分離方法、半導体装置及び
その製造方法を提供することにある。
されたものであり、その目的は、素子の寄生容量を低減
できる半導体デバイスの素子分離方法、半導体装置及び
その製造方法を提供することにある。
【０００９】
【課題を解決するための手段】この発明に係る半導体デ
バイスの素子分離方法は、上記課題を解決するため、半
導体基板に溝を形成し、絶縁膜を埋め戻し化学的機械的
研磨方法により平坦化するトレンチ素子分離方法であっ
て、上記溝を研磨ストッパー膜の対応する開口部より大
きく形成することにより、逆凸状の断面形状を有する能
動領域を形成することを特徴とする。
バイスの素子分離方法は、上記課題を解決するため、半
導体基板に溝を形成し、絶縁膜を埋め戻し化学的機械的
研磨方法により平坦化するトレンチ素子分離方法であっ
て、上記溝を研磨ストッパー膜の対応する開口部より大
きく形成することにより、逆凸状の断面形状を有する能
動領域を形成することを特徴とする。
【００１０】このようにして得られた半導体基板の能動
領域にＭＯＳトランジスタのソース・ドレイン領域の拡
散層を形成すると、この拡散層の寄生容量は半導体基板
と直接接している面積と周囲長が少ないので小さくする
ことができる。従って、素子の高速化消費電力化を実現
することができる。
領域にＭＯＳトランジスタのソース・ドレイン領域の拡
散層を形成すると、この拡散層の寄生容量は半導体基板
と直接接している面積と周囲長が少ないので小さくする
ことができる。従って、素子の高速化消費電力化を実現
することができる。
【００１１】また、この発明に係る半導体デバイスの素
子分離方法は、半導体基板の表面上に研磨ストッパー膜
を堆積する工程と、この研磨ストッパー膜の上にフォト
レジスト膜を設ける工程と、このフォトレジスト膜をマ
スクとして該研磨ストッパー膜及び半導体基板をエッチ
ングすることにより、該研磨ストッパー膜に開口部を設
け、該半導体基板に所定の深さの溝を設ける工程と、こ
の半導体基板及び絶縁膜の側壁にサイドウオールを形成
する工程と、このサイドウオール及び該研磨ストッパー
膜をマスクとしてエッチングすることにより、上記半導
体基板に該研磨ストッパー膜の開口部より幅の大きい溝
を設ける工程と、この溝内及び該研磨ストッパー膜の上
に素子分離絶縁膜を埋め戻す工程と、該研磨ストッパー
膜をストッパーとして、この素子分離絶縁膜に化学的機
械的研磨を施す工程と、を具備することを特徴とする。
子分離方法は、半導体基板の表面上に研磨ストッパー膜
を堆積する工程と、この研磨ストッパー膜の上にフォト
レジスト膜を設ける工程と、このフォトレジスト膜をマ
スクとして該研磨ストッパー膜及び半導体基板をエッチ
ングすることにより、該研磨ストッパー膜に開口部を設
け、該半導体基板に所定の深さの溝を設ける工程と、こ
の半導体基板及び絶縁膜の側壁にサイドウオールを形成
する工程と、このサイドウオール及び該研磨ストッパー
膜をマスクとしてエッチングすることにより、上記半導
体基板に該研磨ストッパー膜の開口部より幅の大きい溝
を設ける工程と、この溝内及び該研磨ストッパー膜の上
に素子分離絶縁膜を埋め戻す工程と、該研磨ストッパー
膜をストッパーとして、この素子分離絶縁膜に化学的機
械的研磨を施す工程と、を具備することを特徴とする。
【００１２】この半導体デバイスの素子分離方法では、
半導体基板に凸状の断面形状を有する素子分離領域を形
成することができるとともに、半導体基板に逆凸状の断
面形状を有する能動領域を形成することができる。この
ようにして得られた半導体基板の能動領域にＭＯＳトラ
ンジスタのソース・ドレイン領域の拡散層を形成する
と、この拡散層の寄生容量を小さくすることができる。
半導体基板に凸状の断面形状を有する素子分離領域を形
成することができるとともに、半導体基板に逆凸状の断
面形状を有する能動領域を形成することができる。この
ようにして得られた半導体基板の能動領域にＭＯＳトラ
ンジスタのソース・ドレイン領域の拡散層を形成する
と、この拡散層の寄生容量を小さくすることができる。
【００１３】また、この発明に係る半導体装置は、半導
体基板に形成された凸状の断面形状を有する素子分離領
域と、この素子分離領域と隣接する半導体基板に形成さ
れた逆凸状の断面形状を有する能動領域と、この能動領
域に形成されたＭＯＳトランジスタのドレイン領域であ
って、少なくとも側部と底部の一部が該素子分離領域と
接するように形成されたドレイン領域と、を具備するこ
とを特徴とする。
体基板に形成された凸状の断面形状を有する素子分離領
域と、この素子分離領域と隣接する半導体基板に形成さ
れた逆凸状の断面形状を有する能動領域と、この能動領
域に形成されたＭＯＳトランジスタのドレイン領域であ
って、少なくとも側部と底部の一部が該素子分離領域と
接するように形成されたドレイン領域と、を具備するこ
とを特徴とする。
【００１４】この半導体装置では、少なくともドレイン
領域の側部と底部の一部が素子分離領域と接するように
形成しているため、素子の寄生容量を低減できる。
領域の側部と底部の一部が素子分離領域と接するように
形成しているため、素子の寄生容量を低減できる。
【００１５】また、この発明に係る半導体装置の製造方
法は、半導体基板に溝を形成し、絶縁膜を埋め戻し化学
的機械的研磨方法により平坦化するトレンチ素子分離方
法であって、上記溝を研磨ストッパー膜の対応する開口
部より大きく形成することにより、逆凸状の断面形状を
有する能動領域を形成する工程と、上記溝に絶縁膜を埋
め戻すことにより、凸状の断面形状を有する素子分離領
域を形成する工程と、上記能動領域に、少なくともドレ
イン領域の側部と底部の一部が該素子分離領域と接して
なるＭＯＳトランジスタを形成する工程と、を具備する
ことを特徴とする。
法は、半導体基板に溝を形成し、絶縁膜を埋め戻し化学
的機械的研磨方法により平坦化するトレンチ素子分離方
法であって、上記溝を研磨ストッパー膜の対応する開口
部より大きく形成することにより、逆凸状の断面形状を
有する能動領域を形成する工程と、上記溝に絶縁膜を埋
め戻すことにより、凸状の断面形状を有する素子分離領
域を形成する工程と、上記能動領域に、少なくともドレ
イン領域の側部と底部の一部が該素子分離領域と接して
なるＭＯＳトランジスタを形成する工程と、を具備する
ことを特徴とする。
【００１６】
【発明の実施の形態】本発明のトレンチ素子分離方法の
一類型であるが、従来にない特徴をもっている。すなは
ち本発明は、前記従来の素子分離方法では低減すること
が困難なＭＯＳのドレインと基板間の寄生容量あるいは
バイポーラ型トランジスタのベースとコレクター間の寄
生容量を減少させることを意図して発明されたものであ
る。
一類型であるが、従来にない特徴をもっている。すなは
ち本発明は、前記従来の素子分離方法では低減すること
が困難なＭＯＳのドレインと基板間の寄生容量あるいは
バイポーラ型トランジスタのベースとコレクター間の寄
生容量を減少させることを意図して発明されたものであ
る。
【００１７】以下、図面を参照してこの発明の一実施の
形態について説明する。図１〜図８は、この発明の実施
の形態による半導体デバイスの素子分離方法を示す断面
図である。
形態について説明する。図１〜図８は、この発明の実施
の形態による半導体デバイスの素子分離方法を示す断面
図である。
【００１８】先ず、図２に示すように、半導体基板（シ
リコン基板）１の表面上に薄いパッド酸化膜２を成長さ
せる。次に、このパッド酸化膜２の上に、ＣＭＰ時のス
トッパーとなるものであって酸化膜とは異質の絶縁膜
（研磨ストッパー膜）３、例えば、シリコンナイトライ
ドをＣＶＤ（Chemical Vapor Deposition ）法により成
長させる。この後、通常の露光技術により素子分離領域
のみを露出させるために、絶縁膜３の上にフォトレジス
ト膜４を設け、このフォトレジスト膜４をマスクとし
て、絶縁膜３、パッド酸化膜２及び半導体基板１をＲＩ
Ｅ（Reactive Ion Etching）によりエッチングする。こ
れにより、絶縁膜３には開口部５が設けられ、半導体基
板１には所定の深さの溝が設けられる。具体的には、半
導体基板１のエッチング深さは、後述するＭＯＳトラン
ジスタの拡散層の深さに相当するものとする。
リコン基板）１の表面上に薄いパッド酸化膜２を成長さ
せる。次に、このパッド酸化膜２の上に、ＣＭＰ時のス
トッパーとなるものであって酸化膜とは異質の絶縁膜
（研磨ストッパー膜）３、例えば、シリコンナイトライ
ドをＣＶＤ（Chemical Vapor Deposition ）法により成
長させる。この後、通常の露光技術により素子分離領域
のみを露出させるために、絶縁膜３の上にフォトレジス
ト膜４を設け、このフォトレジスト膜４をマスクとし
て、絶縁膜３、パッド酸化膜２及び半導体基板１をＲＩ
Ｅ（Reactive Ion Etching）によりエッチングする。こ
れにより、絶縁膜３には開口部５が設けられ、半導体基
板１には所定の深さの溝が設けられる。具体的には、半
導体基板１のエッチング深さは、後述するＭＯＳトラン
ジスタの拡散層の深さに相当するものとする。
【００１９】この後、図３に示すように、フォトレジス
ト膜４が剥離される。次に、絶縁膜３及び半導体基板１
の上にＣＶＤ法により酸化性絶縁物（ＳｉＯ2 ）を堆積
させる。この後、この酸化性絶縁膜に全面エッチバック
を施すことにより、絶縁膜５の開口部５の側壁に酸化性
絶縁膜からなるサイドウォール６を形成する。次に、こ
のサイドウォール６及び絶縁膜３をマスクとしてエッチ
ングすることにより、半導体基板１には溝７ａが形成さ
れる。
ト膜４が剥離される。次に、絶縁膜３及び半導体基板１
の上にＣＶＤ法により酸化性絶縁物（ＳｉＯ2 ）を堆積
させる。この後、この酸化性絶縁膜に全面エッチバック
を施すことにより、絶縁膜５の開口部５の側壁に酸化性
絶縁膜からなるサイドウォール６を形成する。次に、こ
のサイドウォール６及び絶縁膜３をマスクとしてエッチ
ングすることにより、半導体基板１には溝７ａが形成さ
れる。
【００２０】次に、図４に示すように、等方性のドライ
エッチ技術を用いて、絶縁膜３をマスクとして半導体基
板１をエッチングすることにより、当該絶縁膜の開口部
５よりも幅の大きな溝７を半導体基板１に形成する。
エッチ技術を用いて、絶縁膜３をマスクとして半導体基
板１をエッチングすることにより、当該絶縁膜の開口部
５よりも幅の大きな溝７を半導体基板１に形成する。
【００２１】この後、図５に示すように、この溝７の幅
がサイドウオール６の相互間と同程度の幅５ａとなるま
で、溝７の底部及び側壁に酸化膜８ａを成長させる。
がサイドウオール６の相互間と同程度の幅５ａとなるま
で、溝７の底部及び側壁に酸化膜８ａを成長させる。
【００２２】次に、図６に示すように、Bias ＥＣＲ又
はＬＰＣＶＤ等で溝７を絶縁性酸化膜８で埋め戻す（ト
レンチ素子分離方法）。つまり、溝７の残りの部分（酸
化膜８ａに囲まれた部分）の内、サイドウオール６の相
互間及び絶縁膜３の上に絶縁性酸化膜８を堆積する。
はＬＰＣＶＤ等で溝７を絶縁性酸化膜８で埋め戻す（ト
レンチ素子分離方法）。つまり、溝７の残りの部分（酸
化膜８ａに囲まれた部分）の内、サイドウオール６の相
互間及び絶縁膜３の上に絶縁性酸化膜８を堆積する。
【００２３】この後、図７に示すように、素子形成領域
上の絶縁膜３が露出するまで、ＣＭＰ等の化学的機械的
研磨を行う。即ち、絶縁膜３をストッパーとして、絶縁
性酸化膜８に化学的機械的研磨を施す。
上の絶縁膜３が露出するまで、ＣＭＰ等の化学的機械的
研磨を行う。即ち、絶縁膜３をストッパーとして、絶縁
性酸化膜８に化学的機械的研磨を施す。
【００２４】次に、図８に示すように、上記の研磨後に
残った絶縁膜３とパッド酸化膜２を除去することによ
り、半導体基板１の表面を露出させる。これにより、凸
状の断面形状を有する絶縁性酸化膜８が形成された領域
は素子分離領域８を構成し、半導体基板１における逆凸
状の断面形状を有する領域がアクティブ領域（能動領
域）９を構成することとなる。このアクティブ領域９の
表面高さは素子分離領域８の表面高さより低い。
残った絶縁膜３とパッド酸化膜２を除去することによ
り、半導体基板１の表面を露出させる。これにより、凸
状の断面形状を有する絶縁性酸化膜８が形成された領域
は素子分離領域８を構成し、半導体基板１における逆凸
状の断面形状を有する領域がアクティブ領域（能動領
域）９を構成することとなる。このアクティブ領域９の
表面高さは素子分離領域８の表面高さより低い。
【００２５】この後、図９に示すように、既知の露光、
ＣＶＤ、イオン注入、ＲＴＡ技術等を用いて、半導体基
板１におけるアクティブ領域９にＭＯＳトランジスタの
ゲート電極１０、ＬＤＤサイドウオール１１、ソース・
ドレイン領域の拡散層１２を形成する。この際、ドレイ
ン領域の拡散層は、少なくともその側部と底部の一部が
素子分離領域８と接するように形成される。
ＣＶＤ、イオン注入、ＲＴＡ技術等を用いて、半導体基
板１におけるアクティブ領域９にＭＯＳトランジスタの
ゲート電極１０、ＬＤＤサイドウオール１１、ソース・
ドレイン領域の拡散層１２を形成する。この際、ドレイ
ン領域の拡散層は、少なくともその側部と底部の一部が
素子分離領域８と接するように形成される。
【００２６】次に、図１に示すように、このＭＯＳトラ
ンジスタの表面上に絶縁膜１３を堆積し、この絶縁膜１
３に配線取りだし用の窓をあけ、この窓に金属配線層１
４をスパッタしパターニングする。この後、金属配線層
１４及び絶縁膜１３の上に表面保護のための絶縁膜（保
護膜）１５を堆積し、図示せぬ外部端接続（ボンディン
グ）用の開口窓を開けて半導体装置が完成する。
ンジスタの表面上に絶縁膜１３を堆積し、この絶縁膜１
３に配線取りだし用の窓をあけ、この窓に金属配線層１
４をスパッタしパターニングする。この後、金属配線層
１４及び絶縁膜１３の上に表面保護のための絶縁膜（保
護膜）１５を堆積し、図示せぬ外部端接続（ボンディン
グ）用の開口窓を開けて半導体装置が完成する。
【００２７】上記実施の形態によれば、素子分離領域８
の断面形状を凸型に形成し、アクティブ領域９の断面形
状を逆凸型に形成し、このアクティブ領域９にＭＯＳト
ランジスタを形成している。このような構造のＭＯＳト
ランジスタでは、拡散層の断面形状が逆凸型のため、即
ち凸型の素子分離領域８の段差部分上にソース・ドレイ
ン領域１２を形成している。つまり、ドレイン領域の拡
散層を、少なくともその側部と底部の一部が素子分離領
域８と接するように形成している。このため、ソース・
ドレイン領域１２と下部の半導体基板１とのジャンクシ
ョン面積を少なくでき、ドレイン寄生容量を減少させる
ことができる。
の断面形状を凸型に形成し、アクティブ領域９の断面形
状を逆凸型に形成し、このアクティブ領域９にＭＯＳト
ランジスタを形成している。このような構造のＭＯＳト
ランジスタでは、拡散層の断面形状が逆凸型のため、即
ち凸型の素子分離領域８の段差部分上にソース・ドレイ
ン領域１２を形成している。つまり、ドレイン領域の拡
散層を、少なくともその側部と底部の一部が素子分離領
域８と接するように形成している。このため、ソース・
ドレイン領域１２と下部の半導体基板１とのジャンクシ
ョン面積を少なくでき、ドレイン寄生容量を減少させる
ことができる。
【００２８】つまり、逆凸状の断面形状を有するアクテ
ィブ領域９にＭＯＳトランジスタのソース・ドレイン領
域の拡散層１２を形成すると、この拡散層の寄生容量は
半導体基板と直接接している面積と周囲長が少ないので
小さくすることができる。したがって、素子の高速化消
費電力化を実現することができる。
ィブ領域９にＭＯＳトランジスタのソース・ドレイン領
域の拡散層１２を形成すると、この拡散層の寄生容量は
半導体基板と直接接している面積と周囲長が少ないので
小さくすることができる。したがって、素子の高速化消
費電力化を実現することができる。
【００２９】また、別の見方をすると半導体基板１に造
り込む拡散層の平面的な大きさと上層配線層１４に接続
するための接続窓間隔とを別々に規定できることになり
各々を最適化することが出来る。その最適化の一設計例
としてドレイン寄生容量を減少させることができるとも
考えられる。
り込む拡散層の平面的な大きさと上層配線層１４に接続
するための接続窓間隔とを別々に規定できることになり
各々を最適化することが出来る。その最適化の一設計例
としてドレイン寄生容量を減少させることができるとも
考えられる。
【００３０】尚、上記実施の形態では、図５及び図６に
示すように、溝７の幅がサイドウオール６の相互間と同
程度の幅５ａとなるまで、溝７の底部及び側壁に酸化膜
８ａを成長させ、この溝７を絶縁性酸化膜８で埋め戻し
ているが、溝７の幅が絶縁膜３の開口部５の幅より狭く
且つ上記幅５ａより広くなるまで、溝７の底部及び側壁
に酸化膜８ａを成長させた後、この酸化膜８ａを上記開
口部５の幅と同じ幅となるまで異方性ＲＩＥによりエッ
チバックし、この溝７を絶縁性酸化膜８で埋め戻すこと
も可能である。このように溝７が上記開口部５と同じ幅
となるように、溝７の底部及び側壁に酸化膜８ａを成長
させることで、具体的には次工程のＢｉａｓ ＥＣＲで
溝７を絶縁性酸化膜８で埋め戻す際のアスペクトを改善
しプロセスの余裕度を増すことができる。
示すように、溝７の幅がサイドウオール６の相互間と同
程度の幅５ａとなるまで、溝７の底部及び側壁に酸化膜
８ａを成長させ、この溝７を絶縁性酸化膜８で埋め戻し
ているが、溝７の幅が絶縁膜３の開口部５の幅より狭く
且つ上記幅５ａより広くなるまで、溝７の底部及び側壁
に酸化膜８ａを成長させた後、この酸化膜８ａを上記開
口部５の幅と同じ幅となるまで異方性ＲＩＥによりエッ
チバックし、この溝７を絶縁性酸化膜８で埋め戻すこと
も可能である。このように溝７が上記開口部５と同じ幅
となるように、溝７の底部及び側壁に酸化膜８ａを成長
させることで、具体的には次工程のＢｉａｓ ＥＣＲで
溝７を絶縁性酸化膜８で埋め戻す際のアスペクトを改善
しプロセスの余裕度を増すことができる。
【００３１】また、このようにエッチバックして初期開
口部（絶縁膜３の開口部）５のサイズに開口することを
前提とすれば、図５に示す溝７の底部及び側壁に成長さ
せる酸化膜８ａはサイドウオール６の相互間と同程度の
幅（空洞）５ａとなるまでではなく、初期開口部５のサ
イズより小さい空洞（幅）となるまででよく、プロセス
の自由度は更に大きくなる。具体的には、この酸化膜８
ａを成長させる方法は熱酸化でもＣＶＤでもどちらでも
可能となる。
口部（絶縁膜３の開口部）５のサイズに開口することを
前提とすれば、図５に示す溝７の底部及び側壁に成長さ
せる酸化膜８ａはサイドウオール６の相互間と同程度の
幅（空洞）５ａとなるまでではなく、初期開口部５のサ
イズより小さい空洞（幅）となるまででよく、プロセス
の自由度は更に大きくなる。具体的には、この酸化膜８
ａを成長させる方法は熱酸化でもＣＶＤでもどちらでも
可能となる。
【００３２】
【発明の効果】以上説明したようにこの発明によれば、
半導体基板に研磨ストッパー膜の対応する開口部より大
きな溝を形成することにより、逆凸状の断面形状を有す
る能動領域を形成する。また、この能動領域に少なくと
もドレイン領域の側部と底部の一部が素子分離領域と接
するようなＭＯＳトランジスタを形成する。したがっ
て、素子の寄生容量を低減できる半導体デバイスの素子
分離方法、半導体装置及びその製造方法を提供すること
ができる。
半導体基板に研磨ストッパー膜の対応する開口部より大
きな溝を形成することにより、逆凸状の断面形状を有す
る能動領域を形成する。また、この能動領域に少なくと
もドレイン領域の側部と底部の一部が素子分離領域と接
するようなＭＯＳトランジスタを形成する。したがっ
て、素子の寄生容量を低減できる半導体デバイスの素子
分離方法、半導体装置及びその製造方法を提供すること
ができる。
【図１】この発明の一実施の形態による半導体デバイス
の素子分離方法を示すものであり、図９の次の工程を示
す断面図。
の素子分離方法を示すものであり、図９の次の工程を示
す断面図。
【図２】この発明の一実施の形態による半導体デバイス
の素子分離方法を示す断面図。
の素子分離方法を示す断面図。
【図３】この発明の一実施の形態による半導体デバイス
の素子分離方法を示すものであり、図２の次の工程を示
す断面図。
の素子分離方法を示すものであり、図２の次の工程を示
す断面図。
【図４】この発明の一実施の形態による半導体デバイス
の素子分離方法を示すものであり、図３の次の工程を示
す断面図。
の素子分離方法を示すものであり、図３の次の工程を示
す断面図。
【図５】この発明の一実施の形態による半導体デバイス
の素子分離方法を示すものであり、図４の次の工程を示
す断面図。
の素子分離方法を示すものであり、図４の次の工程を示
す断面図。
【図６】この発明の一実施の形態による半導体デバイス
の素子分離方法を示すものであり、図５の次の工程を示
す断面図。
の素子分離方法を示すものであり、図５の次の工程を示
す断面図。
【図７】この発明の一実施の形態による半導体デバイス
の素子分離方法を示すものであり、図６の次の工程を示
す断面図。
の素子分離方法を示すものであり、図６の次の工程を示
す断面図。
【図８】この発明の一実施の形態による半導体デバイス
の素子分離方法を示すものであり、図７の次の工程を示
す断面図。
の素子分離方法を示すものであり、図７の次の工程を示
す断面図。
【図９】この発明の一実施の形態による半導体デバイス
の素子分離方法を示すものであり、図８の次の工程を示
す断面図。
の素子分離方法を示すものであり、図８の次の工程を示
す断面図。
【図１０】図１０（ａ）は、従来の半導体デバイスの素
子分離方法を示す断面図であり、図１０（ｂ）は、他の
従来の半導体デバイスの素子分離方法を示す断面図であ
る。
子分離方法を示す断面図であり、図１０（ｂ）は、他の
従来の半導体デバイスの素子分離方法を示す断面図であ
る。
１…半導体基板（シリコン基板）、２…パッド酸化膜、
３…絶縁膜（研磨ストッパー膜、シリコンナイトライ
ド）、４…フォトレジスト膜、５…絶縁膜の開口部、５
ａ…サイドウオールの相互間と同程度の幅、６…サイド
ウオール、７、７ａ…溝、８…絶縁性酸化膜（素子分離
絶縁膜）、８ａ…酸化膜、９…アクティブ領域、１０…
ゲート電極、１１…ＬＤＤサイドウオール、１２…ソー
ス・ドレイン領域の拡散層、１３…絶縁膜、１４…金属
配線層、１５…絶縁膜（保護膜）、１０１…シリコン基
板、１０３…素子分離絶縁膜、１０５…ゲート電極、１
０７…ソース・ドレイン領域の拡散層、１０９…サイド
ウオール、１１１…ＬＯＣＯＳ酸化膜、ａ…単純な直線
で示される能動素子と素子分離の境界、ｂ…曲線で示さ
れる能動素子と素子分離の境界。
３…絶縁膜（研磨ストッパー膜、シリコンナイトライ
ド）、４…フォトレジスト膜、５…絶縁膜の開口部、５
ａ…サイドウオールの相互間と同程度の幅、６…サイド
ウオール、７、７ａ…溝、８…絶縁性酸化膜（素子分離
絶縁膜）、８ａ…酸化膜、９…アクティブ領域、１０…
ゲート電極、１１…ＬＤＤサイドウオール、１２…ソー
ス・ドレイン領域の拡散層、１３…絶縁膜、１４…金属
配線層、１５…絶縁膜（保護膜）、１０１…シリコン基
板、１０３…素子分離絶縁膜、１０５…ゲート電極、１
０７…ソース・ドレイン領域の拡散層、１０９…サイド
ウオール、１１１…ＬＯＣＯＳ酸化膜、ａ…単純な直線
で示される能動素子と素子分離の境界、ｂ…曲線で示さ
れる能動素子と素子分離の境界。
Claims (5)
- 【請求項１】 半導体基板に溝を形成し、絶縁膜を埋め
戻し化学的機械的研磨方法により平坦化するトレンチ素
子分離方法であって、 上記溝を研磨ストッパー膜の対応する開口部より大きく
形成することにより、逆凸状の断面形状を有する能動領
域を形成することを特徴とする半導体デバイスの素子分
離方法。 - 【請求項２】 半導体基板の表面上に研磨ストッパー膜
を堆積する工程と、 この研磨ストッパー膜の上にフォトレジスト膜を設ける
工程と、 このフォトレジスト膜をマスクとして該研磨ストッパー
膜及び半導体基板をエッチングすることにより、該研磨
ストッパー膜に開口部を設け、該半導体基板に所定の深
さの溝を設ける工程と、 この半導体基板及び絶縁膜の側壁にサイドウオールを形
成する工程と、 このサイドウオール及び該研磨ストッパー膜をマスクと
してエッチングすることにより、上記半導体基板に該研
磨ストッパー膜の開口部より幅の大きい溝を設ける工程
と、 この溝内及び該研磨ストッパー膜の上に素子分離絶縁膜
を埋め戻す工程と、 該研磨ストッパー膜をストッパーとして、この素子分離
絶縁膜に化学的機械的研磨を施す工程と、 を具備することを特徴とする半導体デバイスの素子分離
方法。 - 【請求項３】 上記化学的機械的研磨を施す工程の後
に、上記研磨ストッパー膜を除去して素子分離を完成さ
せる工程をさらに含むことを特徴とする請求項２記載の
半導体デバイスの素子分離方法。 - 【請求項４】 半導体基板に形成された凸状の断面形状
を有する素子分離領域と、 この素子分離領域と隣接する半導体基板に形成された逆
凸状の断面形状を有する能動領域と、 この能動領域に形成されたＭＯＳトランジスタのドレイ
ン領域であって、少なくとも側部と底部の一部が該素子
分離領域と接するように形成されたドレイン領域と、 を具備することを特徴とする半導体装置。 - 【請求項５】 半導体基板に溝を形成し、絶縁膜を埋め
戻し化学的機械的研磨方法により平坦化するトレンチ素
子分離方法であって、 上記溝を研磨ストッパー膜の対応する開口部より大きく
形成することにより、逆凸状の断面形状を有する能動領
域を形成する工程と、 上記溝に絶縁膜を埋め戻すことにより、凸状の断面形状
を有する素子分離領域を形成する工程と、 上記能動領域に、少なくともドレイン領域の側部と底部
の一部が該素子分離領域と接してなるＭＯＳトランジス
タを形成する工程と、 を具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00605597A JP3783308B2 (ja) | 1997-01-17 | 1997-01-17 | 半導体装置の製造方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00605597A JP3783308B2 (ja) | 1997-01-17 | 1997-01-17 | 半導体装置の製造方法及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209264A true JPH10209264A (ja) | 1998-08-07 |
| JP3783308B2 JP3783308B2 (ja) | 2006-06-07 |
Family
ID=11627933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00605597A Expired - Fee Related JP3783308B2 (ja) | 1997-01-17 | 1997-01-17 | 半導体装置の製造方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3783308B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010876A (ja) * | 2006-06-29 | 2008-01-17 | Internatl Business Mach Corp <Ibm> | フィンｆｅｔデバイスの構造およびその製造方法 |
-
1997
- 1997-01-17 JP JP00605597A patent/JP3783308B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010876A (ja) * | 2006-06-29 | 2008-01-17 | Internatl Business Mach Corp <Ibm> | フィンｆｅｔデバイスの構造およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3783308B2 (ja) | 2006-06-07 |
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