KR20070032824A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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고데프리두스 에이 엠 휴크스
프랩햇 아가발
에르빈 에이 히즈젠
레이몬드 제이 이 휴에팅
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 기판(11) 및 반도체 바디(12)를 구비하는 반도체 디바이스(10)에 관한 것으로, 이 반도체 바디는 각각 제 1 도전형, 제 1 도전형에 상반되는 제 2 도전형 및 제 1 도전형인 이미터 영역, 베이스 영역 및 콜렉터 영역(1, 2, 3)을 구비하는 수직 바이폴라 트랜지스터를 포함하되, 콜렉터 영역(3)은 베이스 영역(2)에 인접한 제 1 하위-영역(3A) 및 제 1 하위-영역(3A)에 인접한 제 2 하위-영역(3B)을 포함하고 이때 제 1 하위-영역(3A)의 도핑 농도는 제 2 하위 영역(3B)의 도핑 농도보다 낮으며, 트랜지스터에는 제 1 하위-영역(3A)에 횡방향으로 인접한 게이트 전극(5)이 제공되고 이것에 의해 제 1 하위-영역(3A)이 공핍될 수 있다. 본 발명에 따르면 콜렉터 영역(3)은 반도체 바디(12)의 표면에 인접하고, 이미터 영역(1)은 반도체 바디(12) 내에 리세스되며, 콜렉터 영역(3)은 반도체 바디(12)의 표면에 형성된 메사 구조체(6)의 일부를 형성한다. 이러한 디바이스(10)는 고주파수 및 고전압에서 매우 바람직한 특성을 가지며, 또한 제조하기 쉽다. 바람직한 실시예에서 콜렉터(3)는 메사 구조체(6)를 형성하는 나노와이어(30)를 포함한다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 기판 및 반도체 바디를 구비하는 반도체 디바이스에 관한 것으로, 이 반도체 바디는 각각 제 1 도전형, 제 1 도전형에 상반되는 제 2 도전형 및 제 1 도전형인 이미터 영역, 베이스 영역 및 콜렉터 영역을 구비하는 수직 바이폴라 트랜지스터를 포함하되, 콜렉터 영역은 베이스 영역에 인접한 제 1 하위-영역 및 제 1 하위-영역에 인접한 제 2 하위-영역을 포함하고 이때 제 1 하위-영역의 도핑 농도는 제 2 하위 영역의 도핑 농도보다 낮으며, 트랜지스터에는 제 1 하위-영역에 횡방향으로 인접한 게이트 전극이 제공되고 이것에 의해 제 1 하위-영역이 공핍될 수 있다. 이러한 디바이스는 고전압이 인가되는 고주파수 응용기기에 대해 매우 적합하다. 콜렉터 영역은 저 도핑된 부분을 구비하고, 그 결과 이러한 부분은 게이트 전극에 의해 상대적으로 쉽게 공핍될 수 있다. 이 덕분에, 문턱 주파수 및 베이스와 콜렉터 사이(또는 이미터와 콜렉터 사이)의 항복전압의 높은 산출이 가능하다. 또한 본 발명은 이러한 디바이스를 제조하는 방법에 관한 것이다.
이러한 디바이스 및 이러한 방법은 2003년 2월 20일에 공보된, 특허 명세서 WO03/015178로부터 알려졌다. 이 문서에서, 수직 바이폴라 트랜지스터 및 그것의 제조에 대한 설명이 주어졌으며, 이 수직 바이폴라 트랜지스터는 반도체 바디 내에 리세스되고, 이미터 영역은 반도체 바디의 표면에 존재한다. 하단에 위치하는 콜렉터는 고 도핑된 접속 영역 및 보다 약하게 도핑된 드리프트 영역을 포함한다. 트랜지스터는 자신의 측벽이 게이트 전극을 수용하는 그루브와 횡방향으로 인접하며 이것에 의해 드리프트 영역이 공핍될 수 있고, 이것은 전술된 장점을 나타낸다.
알려진 디바이스의 단점은 아직 RF(radio frequency) 특성이 최적이 아니라는 점이다. 또한, 디바이스의 제조도 쉽지 않다.
따라서, 본 발명의 목적은 개선된 RF 특성을 나타내는 디바이스 및 방법을 제공하는 것으로, 이 방법은 이러한 디바이스가 쉽게 제조되도록 한다.
이것을 획득하기 위해, 도입부에서 언급된 유형의 디바이스는 콜렉터 영역이 반도체 바디의 표면에 인접한 반면, 이미터 영역은 반도체 바디 내에 리세스되며, 콜렉터 영역은 반도체 바디의 표면에 형성된 메사 구조체의 일부을 형성한다는 점에서 본 발명에 따른 특성을 갖는다. 수직 방향에서 이미터와 콜렉터의 위치를 역전시키는 것은 이미 개선된 RF 특성을 나타낸다. 반도체 바디의 표면에 인접한 메사 구조체 내에 콜렉터 영역을 위치시키는 것은 특히 RF 특성의 더 나은 개선과 같은, 다수의 장점을 갖는다. 이것은 한편으로, 이러한 메사 구조체와 관련한 상대적으로 작은 콜렉터-베이스 캐패시턴스에 기인할 수 있다. 다른 한편으로, 이러한 구조체는 매우 작은 횡방향 길이를 갖는 콜렉터 영역이 보다 쉽게 형성되는 것을 가능케 한다. 이 덕분에, 게이트 전극의 RF 특성에 대한 유효성은 실질적으로 개선된다. 또한, 이러한 메사 구조체는 상대적으로 쉽게 제조될 수 있고, 이러한 구조체에서의 게이트 전극의 공급은 종래의 디바이스에 비교하여 훨씬 쉽다.
또한, 베이스 영역의 완전한 공핍을 발생시키지 않은 채 베이스 영역 내의 도핑 레벨이 감소될 수 있기 때문에, 본 발명에 따른 디바이스의 양식은 개선될 수 있다. 이것은 베이스-콜렉터 접합의 공핍 영역이 베이스 내에서 횡방향으로 연장할 수 있다는 사실에 기인할 수 있다. 이것은 보다 높은 전류 및 높은 속도를 나타낸다. 또한 동일한 효과는 보다 높은 얼리 전압(Early voltage)이 인식되는 것을 가능케 하며, 그에 따라 트랜지스터는 보다 이상적인 특성을 갖는다.
제 1 실시예에서 이미터 영역 상에 제공된 반도체 층 구조체 내에 베이스 영역 및 콜렉터 영역이 형성되고 그 내에는 에칭에 의해 메사 구조체가 형성된다. 이러한 방법에서 본 발명에 따른 수직 바이폴라 트랜지스터는 간단한 방법으로 형성된다.
본 발명에 따른 디바이스의 바람직한 실시예에서, 베이스 영역은 반도체 바디의 표면에서 층형(layer-shaped) 영역에 의해 형성되고, 이미터 영역은 베이스 영역 하단의 반도체 바디 내에 형성되며 메사 구조체는 횡축이 표면에 실질적으로 직교하도록 연장하는 방법으로 반도체 바디의 표면 상에 제공된 나노와이어를 포함한다. 이러한 디바이스는 본 발명에 따른 방법에 의해 쉽게 제조될 수 있으며 우수한 RF 및 항복전압 특성을 나타낸다.
이러한 응용에서, "나노와이어"라는 용어는 자신의 바디가 적어도 하나의 횡방향 길이가 0.5㎚와 100㎚ 사이이며, 보다 구체적으로는 1과 50㎚ 사이임을 의미하는 것이다. 바람직하게, 두 횡방향에서의 나노와이어의 길이는 동일한 범위에 있다. 이러한 횡방향 길이는 포토리소그래피에 의해 획득될 수 없거나 또는 적어도 쉽게 획득되지 않지만, 이러한 길이는 특히, IC(integrated circuit) 기술에서의 진행중인 최소화와 관련하여 요구된다. 이에 관련하여, 이 경우에 바이폴라 트랜지스터인 반도체 소자의 구성 요소 밀도뿐 아니라, 속도, 항복 전압 및 전류 및/또는 전력 소비는 매우 중요한 역할을 한다.
본 발명에 따른 디바이스의 상대적으로 높은 항복전압은 하기의 특성에 의해 가능하다. 먼저, 최대 전기장은 나노와이어 내의 공핍 영역의 상대적으로 넓은 두께 덕분에 감소된다. 이것은 베이스 영역의 표면에 비교했을 때 콜렉터 영역을 포함하는 나노와이어의 상대적으로 작은 표면에 기인할 수 있다. 또한, 최대 전기장은 게이트 전극의 개선된 유효성 덕분에 감소될 수 있다.
특히 나노와이어를 사용할 때, 콜렉터 영역을 형성하기 위해 선택적인 증착 프로세스가 적용되는 것이 바람직하다. 이것에 의해, 매우 작은 횡방향 길이가 획득될 수 있을 뿐 아니라, 콜렉터 영역에 대해 넓은 밴드갭을 갖는 반도체 재료의 사용이 쉬워진다. 이러한 재료에서는 충돌 이온화에 의한 전자-홀 쌍의 발생이 덜 용이하기 때문에, 이러한 재료는 원하는 특성의 추가적인 개선에 기여한다.
따라서 바람직한 실시예에서 나노와이어는 보다 넓은 밴드갭을 갖는 재료를 포함한다. 바람직하게 나노와이어에는 스페이서가 제공되고, 베이스 영역은 스페이서가 제공된 나노와이어에 관련하여 자가-정렬 방식으로 형성된다. 절연 재료인 스페이서는 또한 게이트 전극을 형성하는 데에 사용될 수도 있다. 반도체 재료는 실리콘을 포함하는 것이 바람직하다.
기판 및 반도체 바디를 구비하는 반도체 디바이스의 제조 방법에 있어서, 반도체 바디에는 각각 제 1 도전형, 제 1 도전형에 상반되는 제 2 도전형 및 제 1 도전형인 이미터 영역, 베이스 영역 및 콜렉터 영역을 포함하는 수직 바이폴라 트랜지스터가 형성되고, 콜렉터 영역에는 베이스 영역에 인접한 제 1 하위-영역 및 제 1 하위-영역에 인접한 제 2 하위-영역이 제공되고 이때 제 1 하위-영역의 도핑 농도는 제 2 하위 영역의 도핑 농도보다 낮으며, 트랜지스터에는 제 1 하위-영역에 횡방향으로 인접하게 형성된 게이트 전극이 제공되고 이것에 의해 제 1 하위-영역이 공핍될 수 있으며, 콜렉터 영역은 반도체 바디의 표면에 인접하도록 형성되고 이미터 영역은 반도체 바디 내에 리세스되도록 형성되며, 콜렉터 영역은 반도체 바디의 표면에 형성된 메사 구조체의 일부를 형성하도록 형성된다. 이러한 방식으로, 본 발명에 따른 디바이스가 간단한 방법으로 획득된다.
본 발명에 따른 방법의 실시예에서, 이미터 영역 상에 제공된 반도체 층 구조체 내에 베이스 영역 및 콜렉터 영역이 형성되고 그 내에는 에칭에 의해 메사 구조체가 형성된다. 마스크의 사용과 함께 표면으로부터의 에칭을 적용하는 것은 상대적으로 간단하다.
변경은 메사 구조체의 형성 후에 제 1 절연층, 도전성 층 및 제 2 절연층이 그 위에 도포되고, 그 다음 메사 구조체의 상부면이 화학-기계적 폴리싱에 의해 다시 노출된다는 것으로 특징지어진다. 이러한 방식으로, 트랜지스터에는 게이트 전극이 간단하게 제공될 수 있다. 게이트 전극을 형성하는 데에 사용되는 도전성 층의 단부 표면을 통해, 예를 들어 에칭에 의해 도전성 층의 작은 부분이 다시 제거될 수 있고, 공동은 절연 재료로 충진될 수 있다. 그 결과, 게이트 전극과 콜렉터 접속 컨덕터 사이의 단락을 방지하는 것이 보다 쉬워진다. 이러한 변경은, 특히 본 발명에 따른 디바이스에 제조에 있어서 적합하며, 이때 별개의 접속 영역이 베이스 영역 및 게이트 전극에 대해 형성된다.
중요한 실시예에서, 베이스 영역은 반도체 바디의 표면에서 층형 영역에 의해 형성되고, 이미터 영역은 반도체 바디 내의 베이스 영역 하단에 형성되며, 메사 구조체는 자신의 횡축이 반도체 바디의 표면에 직교하게 연장하도록 반도체 바디의 표면 상에 제공되는 나노와이어로서 형성된다. 바람직하게 나노와이어는 선택적인 증착 기술에 의해 형성된다. 바람직하게 나노와이어에는 스페이서가 제공된다.
바람직한 변경에서, 스페이서가 제공된 나노와이어는 도전성 층 및 제 1 절연층에 의해 내장되고, 그 다음 구조체는 평탄화된다. 바람직하게, 나노와이어보다 넓은 단면을 갖는 도전성 영역이 상기 나노와이어의 노출된 단부 영역에 형성되고, 그 다음 제 2 절연층이 구조체 상에 제공되고, 개구부는 전자전도성 층 및 전자전도성 영역까지 연장하는 제 2 절연층 내에 형성되며 그 다음 개구부는 도전성 재료에 의해 충진된다.
도 1은 본 발명에 따른 수직 바이폴라 트랜지스터를 포함하는 반도체 디바이스(10)의 제 1 실시예를 두께 방향에 수직인 방향에서 본 개략적인 단면도,
도 2 내지 도 15는 본 발명에 따른 방법의 실시예에 의한 제조 프로세스의 연속적인 단계를 두께 방향에 수직인 방향에서 본, 도 1의 디바이스의 개략적인 단면도,
도 16은 도 1에 도시된 디바이스의 트랜지스터에 있어서 두께 방향에서의 도핑 농도 변화를 도시한 도면,
도 17a 및 도 17b은 도 1에 도시된 디바이스에서의 치수의 영향을 각각 최대 전기장력 및 곱셈 계수(multiplication coefficient)에 대해 전압의 함수로 도시한 도면,
도 18은 도 1에 도시된 디바이스의 게이트 전극의 존재의 영향을 도시한 도면.
본 발명의 이러한 측면들과 다른 측면들이 하기에서 기술된 실시예를 참조로 하여 명확하고 명백해질 것이다.
이 도면들은 명확성을 위해 실제 축척대로 도시되지 않았으며 일부 치수는 확대되었다. 상응하는 영역 또는 부분에 대해서는 가능한 한 동일한 해칭(hatching) 및 동일한 참조 번호가 사용되었다.
도 1은 본 발명에 따른 수직 바이폴라 트랜지스터를 포함하는 반도체 디바이스(10)의 제 1 실시예를 두께 방향에 수직인 방향에서 본 개략적인 단면도이다. 이 예의 디바이스(10)는 (도 1 참조) 이 경우에 n-형 실리콘 기판인 기판(11)을 포함하고, 이 경우에 p-형이며 이 경우에 SiGe의 혼합 결정을 포함하고 대략 20㎚의 두께를 갖는 트랜지스터의 베이스 영역(2)을 형성하는 반도체 영역(2)이 기판 상에 존재한다. 베이스 영역(2)은 본 명세서에서 소위 트렌치 절연의 형태인 절연 영역(40, 41) 사이의 반도체 바디 내에 형성된 n-형 이미터 영역 상에 위치한다. 베이스 영역(2)의 상부 상에는 이 경우에 대략 10㎚의 직경과 100㎚의 높이를 가지고, 메사 구조체(6)를 형성하는 나노와이어(30)를 포함하는 트랜지스터의 콜렉터 영역(3)이 존재한다. 이러한 나노와이어의 둘레에는, 이 경우에 실리콘 이산화물이며 대략 10㎚의 폭을 갖는 스페이서(22)가 존재한다. 콜렉터 영역(3)은 (보다 얇은) 고 도핑된 영역(3B) 및 베이스 영역(2)을 둘러싸는 (보다 두꺼운) 약하게 도핑된 부분(3A)을 포함한다.
나노와이어(30, 3)의 둘레에는, 이 경우에 고결정질 실리콘을 포함하며, 베이스 영역(2)의 측면에 직접 전달하는 도전성 영역(150)이 존재한다. 도전성 영역(150)은 이 경우에, 베이스 영역을 둘러싸는 콜렉터 영역(3)의 약하게 도핑된 부분에 의해 게이트 전극(5) 뿐만 아니라 베이스 영역(2)의 접속 영역을 형성한다. 본 명세서에서, 이것은 전도성 영역(150)의 두께가 콜렉터 영역(3)의 약하게 도핑된 부분을 넘어 연장하도록 선택함으로써 획득된다. 자가-정렬뿐만 아니라, 이 실시예는 매우 조밀하다. 이러한 변형은 다수의 개별적인 트랜지스터를 포함하는 디 바이스(10) 내에서 바람직하게 사용될 수 있다. 전도성 영역(150) 상에는 예를 들어, 실리콘 이산화물인 두 개의 절연 층(13, 14)이 존재한다. 나노와이어(30) 상에는 이 경우에 고결정질 실리콘인, 콜렉터(3)에 대한 (보다 넓은) 접속 영역(15)이 존재한다. 전도성 영역(5, 150) 상단에는, 예를 들어 알루미늄 또는 구리와 같은 금속인 도전성 재료(16)로 충진된 절연 층/층들(13, 14) 내에 개구부가 형성되며, 한편으로는 베이스 영역 및 게이트 전극에 대해 접속 영역으로서의 역할을 하며, 다른 한편으로는 콜렉터 영역에 대해 접속 영역으로서의 역할을 한다. 기판 영역(11)은 p-형 실리콘 기판 내에 형성된 소위 n-웰일 수도 있다. 이 예시의 디바이스(10)는 본 발명에 따른 방법의 제 1 실시예를 사용하여 하기에 기술된 방법으로 제조될 수 있다.
도 2 내지 도 15는 본 발명에 따른 방법의 실시예에 의한 제조 프로세스의 연속적인 단계를 두께 방향에 수직인 방향에서 본, 도 1의 디바이스의 개략적인 단면도이다. 실리콘의 n-형 기판(11)은 시작 재료(starting material)로서 사용된다(도 2 참조). 이러한 기판에서, 실리콘 이산화물인 절연 영역(40)이 형성된다. 그 다음 SiGe인 에피택셜 층(20)이 기상 에피택시(gas-phase epitaxy)에 의해 이러한 구조체 상에 형성되고, 이 에피택시 층은 절연 영역(40) 상단에서 다결정질이며 절연 영역 사이에서 단결정질이다.
연속해서(도 3 참조), 이 경우에 실리콘 이산화물인 절연층(50)이, 예를 들어 CVD(chemical vapor deposition)에 의해 SiGe 층(20) 상에 제공된다. 포토레지스트 층(60)은 상기 절연층의 상단 상에 제공된다.
저항 층(60)은 포토리소그래피에 의해 패터닝되고 (도 4 참조), 그 다음 저항 층(60) 내의 개구부에서 절연층이 에칭에 의해 국부적으로 제거된다. 이어서, 이 경우 두께가 10㎚의 금 층(70)인 금속 층이, 이 경우에 증착에 의해 결과적인 구조체 상에 제공된다.
다음으로(도 5 참조), 저항 층(60)이 제거되는 리프트-오프(lift-off) 프로세스가 적용되어 저항 층(60)의 상단 상에 위치한 금 층(70)의 일부를 제거한다. 그 결과, 금 층(70)은 SiGe 층(20)의 바로 위에 존재한다.
다음으로(도 6 참조), 금 층(70)의 남은 부분은, 증가한 온도에서 물방울형의 금 영역(71)을 형성하는 프로세스에서 열로의 노출에 의해 용해된다. 이 예에서, 적은 양의 실리콘이 용해된다.
이어서(도 7 참조), 이 경우에서 실리콘인 나노와이어(30)가 기상 성장 프로세스에 의해 SiGe 층(20) 상에서 성장한다. 이 프로세스에서, 물방울형 금속 영역(71)이 나노와이어(30)의 상단 상에 위치하여 상승한다. 이 와이어(30)는 형성될 트랜지스터의 콜렉터 영역(3)을 형성한다. 성장 프로세스 동안, 와이어(30)에는 이 예에서 선택된 바와 같이 축 방향의 도핑 프로파일이 제공된다. 나노와이어(30)에 사용될 수 있는 재료는 상대적으로 넓은 밴드갭을 가지고 실리콘에 비교하여 상대적으로 적은 편차를 가지는 격자 상수를 갖는 GaP와 같은 Ⅲ-Ⅴ 재료를 사용하는 것 또한 바람직하다.
이어서(도 8 참조), 절연층(50)의 남은 부분은 에칭에 의해 제거되며(도 9 참조), 절연층(22)이 구조체 상에 제공된다. 이방성 에칭 프로세스에 의해 (도 10 참조), 층(22)의 평면 부분이 다시 제거되어, 나노와이어(30)에는 이 나노와이어(30)를 둘러싸는 스페이서(22)가 제공된다.
이어서(도 11 참조), 나노와이어(30)에 인접한 반도체 바디(12)의 일부가 에칭에 의해 제거된다. 다음으로 (도 12 참조), 습식 열산화 프로세스가 반도체 바디(12) 내의 리세스의 위치에서 실행되어, 그 결과 반도체 바디의 표면에 절연 영역(41)이 형성된다. 기판(11)(이미터(1))이 베이스 영역(2)보다 훨씬 고 도핑되었기 때문에, 베이스 영역(2)의 측면 상의 절연 영역(41)은 기판(11)을 둘러싸는 이 영역(41)의 위치에서 훨씬 더 얇다. 절연 영역(41)을 단순히 에칭함으로써(도 13 참조), 베이스 영역(2)의 측면이 다시 노출된다.
다음으로(도 14 참조), 다결정질 실리콘 영역(150)이 형성된다. 이것은, 예를 들어 CVD에 의해 획득될 수 있다. 이 예는, 베이스 영역(2)의 측벽 상에 베이스 영역(2)에 대해 접속 영역을 성장시키는 선택적인 에피택셜 성장 프로세스를 위해 사용된다.
다음으로(도 15 참조), 제 1 절연층(13)이 구조체 상에 제공된 후, CMP(chemical mechanical polishing)를 사용하는 평탄화 단계가 실행된다. 이 예에서, 나노와이어(30) 상단의 물방울형 금속 영역(71)도 이 평탄화 단계에서 제거된다.
이어서(도 1 참조), 나노와이어(30)에 전기적으로 접속되고 나노와이어(30)보다 횡방향 치수가 더 큰 다결정질 실리콘 접속 영역(15)이 형성된다. 이 경우에, 이것은 포토리소그래피 및 에칭에 의해 연속적으로 패터닝되는 균일한 도핑된 폴리 실리콘 층을 도포함으로써 획득된다.
마지막으로(도 1 참조), 실리콘 이산화물인 제 2 절연층(14)이 제공된다. 이 절연층에서, 도전성 영역(5, 150) 및 콜렉터 접속 영역(15)까지 이어지는 채널형 개구부가 형성되며, 이 개구부는 알루미늄 또는 구리와 같은 금속(16)으로 충진된다.
CMP에 의한 평탄화 단계에 이어서, 도전성 영역(150)(도 14 참조) 또한 CVD 프로세스와 같은 균일한 증착 프로세스를 실행함으로써 나노와이어(30) 상에 형성될 수 있다. 제 1 절연층(13)(도 15 참조)은 CMP 단계에 앞서 동일한 방법으로 제공될 수 있다. 이와는 달리 이러한 층은 CMP 단계 후에 제공될 수도 있다.
도 16은 도 1에 도시된 디바이스의 트랜지스터에 있어서 두께 방향에서의 도핑 농도 변화를 도시한 도면이다. 트랜지스터의 콜렉터 영역(3)을 형성하는 나노와이어(30)의 축 방향에서의 이러한 도핑 프로파일의 중요성은 상기에서 지적되었다.
도 17a 및 도 17b은 도 1에 도시된 디바이스에서의 치수의 영향을, 각각 최대 전기장력 Emax 및 곱셈 계수(multiplication coefficient) M에 대해 베이스 영역과 콜렉터 영역 사이의 접합을 양단의 역전압 Vr의 함수로 도시한 도면이다. 도면에는, M-1이 도시되었고, 이 경우에, M은 전자에 대한 곱셈 계수이다. 곡선 a, b 및 c는 각각, 동일한 표면에서의 1차원 위치, 50㎚의 직경을 갖는 나노와이어 및 20㎚의 직경을 갖는 나노와이어에 상응한다. 도면은 보다 작은 직경을 나타내며 따라서 콜렉터 영역의 보다 작은 표면은 자신의 공핍 영역의 확장 증가를 이끌고, 그 결과 최대 전기장력이 감소된다. 그 결과, 곱셈 계수가 감소되고 항복전압이 증가한다.
도 18은 도 1에 도시된 디바이스의 게이트 전극의 존재의 영향을 도시한 도면이다. 이 경우에도, 필드 플레이트(게이트 전극)가 없는 1차원 위치에 대해 곡선(A)에, 필드 플레이트(게이트 전극)를 갖는 위치에 대해 곡선(B)에 M-1(M은 곱셈 계수)가 Vr(콜렉터-베이스 접합 양단의 전압)의 함수로서 도시되었다. 곱셈 계수 M이 마지막에 언급된 경우에서보다 실질적으로 낮기 때문에, 콜렉터의 항복 전압은 이 경우에서 실질적으로 더 높다.
본 발명은 본 명세서에 기술된 예시적인 실시예로 제한되는 것은 아니며, 당업자에게 있어서 본 발명의 범주 내에서 다양한 변경 및 변화가 가능하다. 예를 들어, 본 발명은 바이폴라 디바이스에서 뿐만 아니라 Bi(C)MOS(bipolar (complementary) metal oxide semiconductor) IC(integrated circuit)에도 적용될 수 있다. 본 발명은 또한 PNP 트랜지스터에도 적용될 수 있다. IC 외에도, 본 발명은 분리된 바이폴라 트랜지스터에도 적용될 수 있다.
STI 절연 영역 대신, LOCOS(local oxidation of silicon) 기술에 의해 획득된 절연 영역이 사용될 수 있다. 베이스 영역에 있어서 SiGe의 혼합 결정 외에도, 실리콘과 탄소의 혼합 결정 또는 순수한 실리콘과 같은 다른 혼합 결정이 바람직하게 사용될 수 있다.
절연층에 의해 반도체 바디로부터 분리되는 도전성 게이트 전극 대신, 소위 SIPOS(semi-insulating polycrystalline silicon) 층의 형태를 갖는 전극이 적용될 수 있다. 또한 p-i-n 다이오드에 기초한 게이트 전극이 사용될 수도 있다. 이 경우에, i-영역 양단에서 전압 강하가 발생한다.
마지막으로, 게이트 전극 및 베이스 영역의 접속 컨덕터에 개별적인 접속부가 제공될 수도 있다. 이것은 2차적인 방법에서만 제조 프로세스의 적합성을 요구한다. 이러한 변경에 대한 적절한 방법은 메사 구조체 상에 증착되고 (절연된) 메사의 플랜크(flanks)를 덮는 상대적으로 얇은 도전성 층을 사용한다. 이러한 층은 메사로부터의 일정 거리에서 가로막혀 베이스 영역 및 게이트 전극의 개별적인 접속부를 형성할 수 있다.

Claims (16)

  1. 기판(11) 및 반도체 바디(12)를 구비하는 반도체 디바이스(10)에 있어서,
    상기 반도체 바디(12)는 각각 제 1 도전형, 상기 제 1 도전형에 상반되는 제 2 도전형 및 제 1 도전형인 이미터 영역, 베이스 영역 및 콜렉터 영역(1, 2, 3)을 구비하는 수직 바이폴라 트랜지스터를 포함하되,
    상기 콜렉터 영역(3)은 상기 베이스 영역(2)에 인접한 제 1 하위-영역(3A) 및 상기 제 1 하위-영역(3A)에 인접한 제 2 하위-영역(3B)을 포함하고 이때 상기 제 1 하위-영역(3A)의 도핑 농도는 상기 제 2 하위 영역(3B)의 도핑 농도보다 낮으며,
    상기 트랜지스터에는 상기 제 1 하위-영역(3A)에 횡방향으로 인접한 게이트 전극이 제공되고 이것에 의해 상기 제 1 하위-영역(3A)이 공핍될 수 있으며,
    상기 콜렉터 영역(3)은 상기 반도체 바디(12)의 표면에 인접하고, 상기 이미터 영역(1)은 상기 반도체 바디(12) 내에 리세스되며,
    상기 콜렉터 영역(3)은 상기 반도체 바디(12)의 표면에 형성된 메사 구조체(6)의 일부를 형성하는
    반도체 디바이스(10).
  2. 제 1 항에 있어서,
    상기 베이스 영역(2) 및 상기 콜렉터 영역(3)은 상기 이미터 영역(1) 상에 형성된 반도체 층 구조체 내에 형성되고 상기 구조체 내에는 에칭에 의해 상기 메사 구조체(6)가 형성된
    반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 베이스 영역(2)은 상기 반도체 바디(12)의 표면에서 층형(layer-shaped) 영역(20)에 의해 형성되고,
    상기 이미터 영역(1)은 상기 베이스 영역(2) 하단의 상기 반도체 바디(12) 내에 형성되며,
    상기 메사 구조체(6)는 자신의 표면에 직교하는 횡축으로 연장하도록 상기 반도체 바디(12)의 표면 상에 제공되는 나노와이어(30)를 포함하는
    반도체 디바이스.
  4. 제 3 항에 있어서,
    상기 나노와이어(30)는 선택적인 증착 프로세스에 의해 형성되는
    반도체 디바이스.
  5. 제 1 항, 제 2 항 또는 제 3 항에 있어서,
    상기 나노와이어(30)는 상기 반도체 바디의 반도체 재료보다 넓은 밴드갭을 갖는 반도체 재료를 포함하는
    반도체 디바이스(10).
  6. 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 나노와이어(30)에는 스페이서(22)가 제공되고,
    상기 베이스 영역(2)은 상기 스페이서(22)가 제공된 상기 나노와이어(30)에 대해 자가-정렬 방식으로 형성되는
    반도체 디바이스(10).
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 베이스 영역(2) 및 게이트 전극(5)은 공통 접속부를 구비하는
    반도체 디바이스(10).
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 반도체 바디(12)는 실리콘을 포함하는
    반도체 디바이스(10).
  9. 기판(11) 및 반도체 바디(12)를 구비하는 반도체 디바이스(10)의 제조 방법에 있어서,
    상기 반도체 바디(12)에는 각각 제 1 도전형, 상기 제 1 도전형에 상반되는 제 2 도전형 및 제 1 도전형인 이미터 영역, 베이스 영역 및 콜렉터 영역(1, 2, 3)을 포함하는 수직 바이폴라 트랜지스터가 형성되고,
    상기 콜렉터 영역(3)에는 상기 베이스 영역(2)에 인접한 제 1 하위-영역(3A) 및 상기 제 1 하위-영역(3A)에 인접한 제 2 하위-영역(3B)이 제공되고 이때 상기 제 1 하위-영역(3A)의 도핑 농도는 상기 제 2 하위 영역(3B)의 도핑 농도보다 낮으며,
    상기 트랜지스터에는 상기 제 1 하위-영역(3A)에 횡방향으로 인접하게 형성된 게이트 전극이 제공되고 이것에 의해 상기 제 1 하위-영역(3A)이 공핍될 수 있으며,
    상기 콜렉터 영역(3)은 상기 반도체 바디(12)의 표면에 인접하도록 형성되고 상기 이미터 영역(1)은 상기 반도체 바디(12) 내에 리세스되도록 형성되며,
    상기 콜렉터 영역(3)은 상기 반도체 바디(12)의 표면에 형성된 메사 구조체(6)의 일부를 형성하도록 형성된
    반도체 디바이스(10)의 제조 방법.
  10. 제 9 항에 있어서,
    상기 베이스 영역(2) 및 콜렉터 영역(3)은 상기 이미터 영역(1) 상에 형성된 반도체 층 구조체 내에 형성되고 상기 구조체 내에는 에칭에 의해 메사 구조체(6)가 형성된
    반도체 디바이스(10)의 제조 방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 메사 구조체(6)가 형성된 후에 제 1 절연층, 도전층 및 제 2 절연층이 그 위에 도포된 후, 화학-기계적 폴리싱에 의해 상기 메사 구조체(6)의 상부가 다시 노출되는
    반도체 디바이스(10)의 제조 방법.
  12. 제 9 항에 있어서,
    상기 베이스 영역(2)은 상기 반도체 바디(12)의 표면에서 층형 영역(20)에 의해 형성되고,
    상기 이미터 영역(1)은 상기 반도체 바디(12) 내에서 상기 베이스 영역(2) 하단에 형성되며,
    상기 메사 구조체(6)는 자신의 횡축이 표면에 직교하게 연장하도록 상기 반도체 바디(12)의 표면 상에 제공되는 나노와이어(30)로서 형성되는
    반도체 디바이스(10)의 제조 방법.
  13. 제 12 항에 있어서,
    상기 나노와이어(30)는 선택적인 증착 프로세스에 의해 형성되는
    반도체 디바이스(10)의 제조 방법.
  14. 제 13 항에 있어서,
    상기 나노와이어(30)가 형성된 후, 상기 나노와이어에는 스페이서(22)가 제공되는
    반도체 디바이스(10)의 제조 방법.
  15. 제 14 항에 있어서,
    상기 스페이서(22)가 제공된 상기 나노와이어(30)가 도전성 층(150) 및 제 1 절연층(13)에 의해 둘러싸인 후, 상기 구조체가 평탄화되는
    반도체 디바이스(10)의 제조 방법.
  16. 제 15 항에 있어서,
    상기 나노와이어(30)보다 큰 단면을 갖는 도전성 영역(15)은 상기 나노와이어(30)의 노출된 단부에 형성되고,
    상기 구조체 상에 제 2 절연층(14)이 제공되고,
    상기 전자도전성 층(150) 및 도전성 영역(15)까지 연장하는 상기 제 2 절연층 내에 개구부가 형성되며,
    이어서 상기 개구부는 도전성 재료(16)에 의해 충진되는
    반도체 디바이스(10)의 제조 방법.
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