JPS62208670A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62208670A JPS62208670A JP61049910A JP4991086A JPS62208670A JP S62208670 A JPS62208670 A JP S62208670A JP 61049910 A JP61049910 A JP 61049910A JP 4991086 A JP4991086 A JP 4991086A JP S62208670 A JPS62208670 A JP S62208670A
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置の製造方法に関し、特に素子分離絶
縁膜の形成またはバイポーラ型半導体装置におけるベー
ス／コーク９間分離絶縁膜の形成に適用される方法の改
良に係る。
縁膜の形成またはバイポーラ型半導体装置におけるベー
ス／コーク９間分離絶縁膜の形成に適用される方法の改
良に係る。
（従来の技術）
半導体集積回路を製造する際に各素子を互いに電気的に
分離する手段としては、ＰＮ接合による分離法が最も古
くから行なわれているが、現在では半導体基板を選択的
に酸化して形成した厚い酸化膜で分離する方法が広く用
いられている。この酸化膜による素子分離法はＲＯＸ
（リセスオキサイド）法あるいはアイソプラナ−法と称
され、ＰＮ接合による方法比べて分離領域の占有面積を
縮小でき、且つ寄生容量も低減できる利点がある。
分離する手段としては、ＰＮ接合による分離法が最も古
くから行なわれているが、現在では半導体基板を選択的
に酸化して形成した厚い酸化膜で分離する方法が広く用
いられている。この酸化膜による素子分離法はＲＯＸ
（リセスオキサイド）法あるいはアイソプラナ−法と称
され、ＰＮ接合による方法比べて分離領域の占有面積を
縮小でき、且つ寄生容量も低減できる利点がある。
このため単に素子分離だけでなく、バイポーラトランジ
スタにおけるベース／コレクタ間の分離にも用いられて
いる。
スタにおけるベース／コレクタ間の分離にも用いられて
いる。
しかし、上記選択酸化による分離法には、分離工程での
酸化に長時間を要する問題がある。また、半導体層を酸
化する際に所謂バーズヘッドやバーズビークが発生する
問題があり、素子の高度に微細化している今日、これが
集積度を更に一段と向上する上での大きな妨げになって
いることは周知の通りである。
酸化に長時間を要する問題がある。また、半導体層を酸
化する際に所謂バーズヘッドやバーズビークが発生する
問題があり、素子の高度に微細化している今日、これが
集積度を更に一段と向上する上での大きな妨げになって
いることは周知の通りである。
このような問題を解決するための方法も種々提案されて
いる。なかでも高集積化に特に有効な方法として、半導
体層の分離領域にＲＩＥ等の異方性エツチングで溝を形
成し、該溝内に酸化膜等の絶縁物を埋め込んで素子間の
分離を行なう方法が知られている。その−例として、特
開昭５９−１４７４４５号に開示された方法を第３図に
示す。
いる。なかでも高集積化に特に有効な方法として、半導
体層の分離領域にＲＩＥ等の異方性エツチングで溝を形
成し、該溝内に酸化膜等の絶縁物を埋め込んで素子間の
分離を行なう方法が知られている。その−例として、特
開昭５９−１４７４４５号に開示された方法を第３図に
示す。
この方法では、まず第３図（Ａ）に示すように、Ｐ型半
導体基板１の表面にＮ＋型不純物！２を形成した後、そ
の上にＮ型エピタキシャルシリコン１１３を成長させる
。
導体基板１の表面にＮ＋型不純物！２を形成した後、そ
の上にＮ型エピタキシャルシリコン１１３を成長させる
。
次に、第３図（Ｂ）に示すように、エピタキシャル層３
の表面に熱酸化膜４．Ｓｉ３Ｎ＋膜５゜Ｓ ｉ ０２膜
６を順次積層して形成した後、これら積層膜に選択エツ
チングを施すことにより、素子間分離領域に対応する位
置に開孔部を形成する。
の表面に熱酸化膜４．Ｓｉ３Ｎ＋膜５゜Ｓ ｉ ０２膜
６を順次積層して形成した後、これら積層膜に選択エツ
チングを施すことにより、素子間分離領域に対応する位
置に開孔部を形成する。
続いて、前記積層膜をエツチングマスクとして選択的に
反応性イオンエツチング（ＲＥＴ）を施し、−６＝ 図示のようにＮ＋型不純物層２を分断する深い凹溝７．
７を素子間分離領域に形成する。分断された夫々のＮ＋
型不純物ＷＩＪ２は、バイポーラトランジスタのコレク
タ埋め込み領域として用いられる。
反応性イオンエツチング（ＲＥＴ）を施し、−６＝ 図示のようにＮ＋型不純物層２を分断する深い凹溝７．
７を素子間分離領域に形成する。分断された夫々のＮ＋
型不純物ＷＩＪ２は、バイポーラトランジスタのコレク
タ埋め込み領域として用いられる。
更に、前記積層膜をブロッキングマスクとしてボロンを
イオン注入し、凹溝７の溝底にＰ＋型の反転防止領域８
．８を形成する。
イオン注入し、凹溝７の溝底にＰ＋型の反転防止領域８
．８を形成する。
次いでＳｉＯ２膜６を除去した後、熱酸化を行なうこと
により、第３図（Ｃ）に示すように凹溝７．７の溝壁表
面を覆う熱酸化膜９を形成する。
により、第３図（Ｃ）に示すように凹溝７．７の溝壁表
面を覆う熱酸化膜９を形成する。
続いて、凹溝７，７が完全に埋まるまで多結晶シリコン
層１０を堆積し、更にレジストを積層して表面を平坦化
した後、多結晶シリコン層とレジストのエツチング速度
が略等しい条件でエツチングを施すことにより、図示の
如く凹溝の内部にのみ多結晶シリコン１１１０を残す。
層１０を堆積し、更にレジストを積層して表面を平坦化
した後、多結晶シリコン層とレジストのエツチング速度
が略等しい条件でエツチングを施すことにより、図示の
如く凹溝の内部にのみ多結晶シリコン１１１０を残す。
次に、第３図（Ｄ）に示すように、ベース／コレクタ間
の分離領域上に開孔部を有するレジストパターン１１を
形成する。続いて、該レジストパターンをエツチングマ
スクとし、熱酸化膜４．３ｉ３Ｎ＋膜５およびエピタキ
シャル層３を選択的にＲＩＥでエツチングしてＮ＋型埋
め込み領域２に達する凹溝１２を形成する。
の分離領域上に開孔部を有するレジストパターン１１を
形成する。続いて、該レジストパターンをエツチングマ
スクとし、熱酸化膜４．３ｉ３Ｎ＋膜５およびエピタキ
シャル層３を選択的にＲＩＥでエツチングしてＮ＋型埋
め込み領域２に達する凹溝１２を形成する。
次いでレジストパターン１１を除去した後、第３図（Ｅ
）に示したように、上記と同様にして凹溝１２の内壁を
覆う熱酸化膜９′を形成した後、凹溝内に多結晶シリコ
ン層１０′を埋め込む。続いて、多結晶シリコン層１０
．１０’ の表面を酸化し、酸化膜１３を形成する。
）に示したように、上記と同様にして凹溝１２の内壁を
覆う熱酸化膜９′を形成した後、凹溝内に多結晶シリコ
ン層１０′を埋め込む。続いて、多結晶シリコン層１０
．１０’ の表面を酸化し、酸化膜１３を形成する。
次に、第３図（Ｆ）に示したようにＮ＋型コレクタコン
タクト領域１４、Ｐ型ベース領域１５、Ｎ＋型エミッタ
領域１６を形成し、更にコレクタ電極１７．ベース電極
１８．エミッタ電極１９を形成してバイポーラ型半導体
装置を完成する。
タクト領域１４、Ｐ型ベース領域１５、Ｎ＋型エミッタ
領域１６を形成し、更にコレクタ電極１７．ベース電極
１８．エミッタ電極１９を形成してバイポーラ型半導体
装置を完成する。
上記の方法における素子間分離領域およびパー２フ３１
９９間分離領域の寸法は、リソグラフィーの解像度で可
能な程度にまで縮小できる。従って、素子の微細化およ
び高集積化に極めて効果的である。
９９間分離領域の寸法は、リソグラフィーの解像度で可
能な程度にまで縮小できる。従って、素子の微細化およ
び高集積化に極めて効果的である。
（発明が解決しようとする問題点）
上記従来の製造方法における素子分離工程、並びにベー
ス／コレクタ分離工程には夫々次のような問題があった
。
ス／コレクタ分離工程には夫々次のような問題があった
。
素子分離工程における問題について説明すると、第３図
で述べたように凹溝７．７を形成した状態で反転防止層
形成のためのボロンのイオン注入を行なっているため、
凹溝７，７の側壁にもボロンがドープされてしまう。こ
のため、第４図に示したように凹溝７，７の周囲に連続
的なＰ＋型領域が形成されてしまう。その結果、ベース
領域１５の寄生容量が増大し、のみならずＰ＋型領域８
を介してＰ型ベース領域１５とＰ型基板１が電気的に導
通してしまう問題があった。この問題を解決するために
、凹？１ｌｉ７の側壁表面を絶縁膜で覆ってイオン注入
する方法が提案されているが、反転防止層形成のための
工程が複雑化する問題があった。
で述べたように凹溝７．７を形成した状態で反転防止層
形成のためのボロンのイオン注入を行なっているため、
凹溝７，７の側壁にもボロンがドープされてしまう。こ
のため、第４図に示したように凹溝７，７の周囲に連続
的なＰ＋型領域が形成されてしまう。その結果、ベース
領域１５の寄生容量が増大し、のみならずＰ＋型領域８
を介してＰ型ベース領域１５とＰ型基板１が電気的に導
通してしまう問題があった。この問題を解決するために
、凹？１ｌｉ７の側壁表面を絶縁膜で覆ってイオン注入
する方法が提案されているが、反転防止層形成のための
工程が複雑化する問題があった。
次に、ベース／コレクタ間の分離工程での問題について
説明すると、凹溝１２を素子分離溝７゜７とは別の工程
で形成しているため、両者のマスり合せに誤差が生じる
。従って、その分の余裕を必要とするだけ素子の微細化
が妨げられる問題がある。
説明すると、凹溝１２を素子分離溝７゜７とは別の工程
で形成しているため、両者のマスり合せに誤差が生じる
。従って、その分の余裕を必要とするだけ素子の微細化
が妨げられる問題がある。
そこで、本発明は異方性エツチングで形成した凹溝内に
絶縁膜を埋め込んで素子分離を行なう際に、凹溝側壁に
は不純物をドープすることなく溝底にのみ反転防止層を
形成することを第一の課題とする。
絶縁膜を埋め込んで素子分離を行なう際に、凹溝側壁に
は不純物をドープすることなく溝底にのみ反転防止層を
形成することを第一の課題とする。
また、本発明の第二の課題は、素子分離だけでなくベー
ス／コレクタ間の分離にも凹溝内に埋め込まれた絶縁膜
を採用してバイポーラ型半導体装置を製造する際、工程
を簡略化し、且つ素子の微細化を図ることである。
ス／コレクタ間の分離にも凹溝内に埋め込まれた絶縁膜
を採用してバイポーラ型半導体装置を製造する際、工程
を簡略化し、且つ素子の微細化を図ることである。
［発明の構成コ
（問題点を解決するための手段）
本発明における第一の課題を達成する手段は、第一導電
型の半導体基板の素子間分離領域となる部分に第一導電
型高濃度不純物領域を形成する工程と、エピタキシャル
成長法により前記半導体基板上に半導体層を形成すると
同時に、前記第−導電型不純物領域が該半導体層の一部
膜厚に亙って上方に拡張した第一導電型高濃度埋め込み
領域を形成する工程と、該半導体層を選択的に異方性エ
ツチングすることにより、前記第一導電型高濃度埋め込
り領域に達し、且つ側壁が前記半導体層表面に対して略
直行する凹溝を形成する工程と、該凹溝内に絶縁性分離
材料層を埋め込むことにより素子間絶縁弁１１１１膜を
形成する工程とで構成される。
型の半導体基板の素子間分離領域となる部分に第一導電
型高濃度不純物領域を形成する工程と、エピタキシャル
成長法により前記半導体基板上に半導体層を形成すると
同時に、前記第−導電型不純物領域が該半導体層の一部
膜厚に亙って上方に拡張した第一導電型高濃度埋め込み
領域を形成する工程と、該半導体層を選択的に異方性エ
ツチングすることにより、前記第一導電型高濃度埋め込
り領域に達し、且つ側壁が前記半導体層表面に対して略
直行する凹溝を形成する工程と、該凹溝内に絶縁性分離
材料層を埋め込むことにより素子間絶縁弁１１１１膜を
形成する工程とで構成される。
本発明における第二の課題を達成する手段は、第一導電
型の半導体基板の素子量分１ｉｆｔ領域となる部分に第
一導電型高濃度不純物領域を形成すると共に、素子領域
となる部分に第二導電型高濃度不純物領域を形成する工
程と、エピタキシャル成長法により前記半導体基板上に
第二導電型半導体層を形成すると同時に、前記第一導電
型高濃度不純物領域および第二導電型高濃度不純物領域
が該半導体層の一部膜厚に亙って上方に拡張した第一導
電型高濃度埋め込み領域および第二導電型高濃度埋め込
み領域を形成する工程と、この第二導電型半導体層を選
択的に異方性エツチングすることにより、素子間分離用
として前記第一導電型高濃度不純物領域に達し且つ前記
半導体層表面に対して略直行な側壁を有する凹溝を形成
すると同時に、′縦型バイポーラトランジスタの素子内
分離用として前記第二導電壁高ｍ度埋め込み領域に達し
且つ側壁が前記半導体層表面に対して略直行する凹溝と
を同時に形成する工程と、これら凹溝内に絶縁性分離材
料層を埋め込むことにより、素子間絶縁分離膜および素
子内絶縁分離膜を形成する工程とで構成される。
型の半導体基板の素子量分１ｉｆｔ領域となる部分に第
一導電型高濃度不純物領域を形成すると共に、素子領域
となる部分に第二導電型高濃度不純物領域を形成する工
程と、エピタキシャル成長法により前記半導体基板上に
第二導電型半導体層を形成すると同時に、前記第一導電
型高濃度不純物領域および第二導電型高濃度不純物領域
が該半導体層の一部膜厚に亙って上方に拡張した第一導
電型高濃度埋め込み領域および第二導電型高濃度埋め込
み領域を形成する工程と、この第二導電型半導体層を選
択的に異方性エツチングすることにより、素子間分離用
として前記第一導電型高濃度不純物領域に達し且つ前記
半導体層表面に対して略直行な側壁を有する凹溝を形成
すると同時に、′縦型バイポーラトランジスタの素子内
分離用として前記第二導電壁高ｍ度埋め込み領域に達し
且つ側壁が前記半導体層表面に対して略直行する凹溝と
を同時に形成する工程と、これら凹溝内に絶縁性分離材
料層を埋め込むことにより、素子間絶縁分離膜および素
子内絶縁分離膜を形成する工程とで構成される。
本発明の構成において前記凹溝内に絶縁性材料層を埋め
込む方法としては、先に従来例として説明した方法を用
いることができる。即ち、まず凹溝の溝壁表面を覆う熱
酸化膜を形成し、続いて凹溝が完全に埋まるまで多結晶
シリコン層を堆積する。更にレジストを積層して表面を
平坦化した後、多結晶シリコン層とレジストのエツチン
グ速度が略等しい条件でエツチングを施すことにより、
凹溝の内部にのみ多結晶シリコン層を残す。また、多結
晶シリコン層の代りにＣＶＤ−絶縁膜を凹溝が完全に埋
まるまで堆積した後、同様に行なっても良い。この場合
、凹溝表面を予め熱酸化膜で覆う必要はない。
込む方法としては、先に従来例として説明した方法を用
いることができる。即ち、まず凹溝の溝壁表面を覆う熱
酸化膜を形成し、続いて凹溝が完全に埋まるまで多結晶
シリコン層を堆積する。更にレジストを積層して表面を
平坦化した後、多結晶シリコン層とレジストのエツチン
グ速度が略等しい条件でエツチングを施すことにより、
凹溝の内部にのみ多結晶シリコン層を残す。また、多結
晶シリコン層の代りにＣＶＤ−絶縁膜を凹溝が完全に埋
まるまで堆積した後、同様に行なっても良い。この場合
、凹溝表面を予め熱酸化膜で覆う必要はない。
上記第二の課題を達成する手段において、絶縁分離膜形
成後は通常の方法で縦型バイポーラトランジスタを形成
する。その際、通常の縦型バイポーラトランジスタでは
前記素子内絶縁分離膜をベース／コレクタ間の分離に用
いるが、例えばＩ２Ｌの場合における逆動作バイポーラ
トランジスタではエミッタ／ベース間の分離に用いる。
成後は通常の方法で縦型バイポーラトランジスタを形成
する。その際、通常の縦型バイポーラトランジスタでは
前記素子内絶縁分離膜をベース／コレクタ間の分離に用
いるが、例えばＩ２Ｌの場合における逆動作バイポーラ
トランジスタではエミッタ／ベース間の分離に用いる。
（作用）
第一の課題に関する本発明の詳細な説明すると、本発明
では素子分離用凹溝の溝底下に位置する反転防止層が、
凹溝形成に先立って予め形成される。即ち、前記第一導
電型高濃度不純物領域が反転防止層となる。従って、凹
溝形成後に反転防止層を形成するためのイオン注入が不
要となり、凹溝側壁中に不純物がドープされる事態が回
避される。
では素子分離用凹溝の溝底下に位置する反転防止層が、
凹溝形成に先立って予め形成される。即ち、前記第一導
電型高濃度不純物領域が反転防止層となる。従って、凹
溝形成後に反転防止層を形成するためのイオン注入が不
要となり、凹溝側壁中に不純物がドープされる事態が回
避される。
また、第二の課題に関する本発明の作用は次の＝１３−
通りである。本発明では、反転防止層となる第一導電型
の高濃度不純物領域が、コレクタ埋め込み領域となる第
二ＩＪｉＩ型高濃型埋濃度み領域と共に１ビタキシャル
層中に上方拡散して形成される。
の高濃度不純物領域が、コレクタ埋め込み領域となる第
二ＩＪｉＩ型高濃型埋濃度み領域と共に１ビタキシャル
層中に上方拡散して形成される。
このため、従来のように素子分離用の凹溝をペース／コ
レ９タ間分離用の凹溝よりも深く形成する必要がなく、
両者を同じ深さで形成すればよい。
レ９タ間分離用の凹溝よりも深く形成する必要がなく、
両者を同じ深さで形成すればよい。
従って、これら二種類の凹溝を同時に形成でき、ＰＥＰ
の回数を減らして微細を可能とすることができる。
の回数を減らして微細を可能とすることができる。
（実施例）
以下、第１図を参照して本発明の一実施例を説明する。
なお、この実施例は直接的には前記第二の課題達成に関
するものであるが、素子分離にのみ関する前記第一の課
題達成も含まれている。
するものであるが、素子分離にのみ関する前記第一の課
題達成も含まれている。
その意味で、この実施例は本願における二つの発明につ
いての実施例として解釈されるべきものである。
いての実施例として解釈されるべきものである。
（１） まずＰ型シリコン基板２１に対し、その表面
から通常の方法で選択的にＮ＋型不純物およびＰ＋型不
純物を交互にドープすることにより、素子領域予定部に
コレクタ埋め込み領域となるＮ＋型領領域２２形成する
と共に、素子間分離領域予定部には反転防止層となるＰ
＋型領域２３を形成する（第１図（Ａ）図示）。
から通常の方法で選択的にＮ＋型不純物およびＰ＋型不
純物を交互にドープすることにより、素子領域予定部に
コレクタ埋め込み領域となるＮ＋型領領域２２形成する
と共に、素子間分離領域予定部には反転防止層となるＰ
＋型領域２３を形成する（第１図（Ａ）図示）。
（２） 次に、シリコン基板１の上にＮ型エピタキシ
ャルシリコン層２４を成長させる（第１図（Ｂ）図示）
。
ャルシリコン層２４を成長させる（第１図（Ｂ）図示）
。
このときの熱工程により、Ｎ＋型領領域２２よびＰ“型
領域２３から不純物が基板２１およびエピタキシャル層
２４中に拡散する結果、図示のように拡大されたＮ＋型
コレクタ埋め込み領域２２、Ｐ＋型埋め込み領域２３が
形成される。しかも、通常用いられるＰ型不純物である
ボロンの拡散係数は、Ｎ型不純物として通常用いる燐ま
たは砒素の拡散係数よりも大きいから、Ｐ＋型埋め込み
領域２３の方が厚くなる。
領域２３から不純物が基板２１およびエピタキシャル層
２４中に拡散する結果、図示のように拡大されたＮ＋型
コレクタ埋め込み領域２２、Ｐ＋型埋め込み領域２３が
形成される。しかも、通常用いられるＰ型不純物である
ボロンの拡散係数は、Ｎ型不純物として通常用いる燐ま
たは砒素の拡散係数よりも大きいから、Ｐ＋型埋め込み
領域２３の方が厚くなる。
（３） 次に、エピタキシャルシリコン層２４の表面
を熱酸化して酸化膜２５を形成し、更にＣＶＤ法により
Ｓ１ヨＮｕｌｌ＊２６およびＳｉＯ２膜２７を順次積層
する。続いてフォトレジストを用いたリソグラフィーを
行ない、素子間分離領域には前記Ｐ１型埋め込み領域２
３に達する断面矩形の凹溝２８を形成すると同時に、ベ
ース／コレクタ間分離領域には前記Ｎ＋型埋め込み領域
２２に達する断面矩形の凹溝２９を形成する（第１図（
Ｃ）図示）。
を熱酸化して酸化膜２５を形成し、更にＣＶＤ法により
Ｓ１ヨＮｕｌｌ＊２６およびＳｉＯ２膜２７を順次積層
する。続いてフォトレジストを用いたリソグラフィーを
行ない、素子間分離領域には前記Ｐ１型埋め込み領域２
３に達する断面矩形の凹溝２８を形成すると同時に、ベ
ース／コレクタ間分離領域には前記Ｎ＋型埋め込み領域
２２に達する断面矩形の凹溝２９を形成する（第１図（
Ｃ）図示）。
このリソグラフィ一工程についてより詳しく説明すると
、まず所定位置に開孔部を有するレジストパターンを形
成した後、該レジストパターンをマスクとして５ｉ０２
膜２７．５１３Ｎ４膜２６および酸化膜２５を順次エツ
チングする。続いて、この開孔された積層絶縁膜をマス
クとしてＲＩＥを施し、略垂直な側壁をもった凹溝２８
および２９を形成する。このとき、凹溝２８．２９の深
さは一般にＮ＋型埋め込み領域２２に合せて設定すれば
よい。
、まず所定位置に開孔部を有するレジストパターンを形
成した後、該レジストパターンをマスクとして５ｉ０２
膜２７．５１３Ｎ４膜２６および酸化膜２５を順次エツ
チングする。続いて、この開孔された積層絶縁膜をマス
クとしてＲＩＥを施し、略垂直な側壁をもった凹溝２８
および２９を形成する。このとき、凹溝２８．２９の深
さは一般にＮ＋型埋め込み領域２２に合せて設定すれば
よい。
（４） 次に、ＳｉＯ２膜２７をフッ化アンモニウム
液でエツチング除去した後、熱酸化を行なって凹溝２８
，２９の溝壁表面を覆う酸化膜３０を形成する。続いて
、凹溝２８，２９が完全に埋まるまでＣＶＤ法による多
結晶シリコン３１の堆積を行ない、更にレジスト塗布に
より表面を平坦化する。その後、多結晶シリコンとレジ
ストのエツチング速度が略等しい条件下でレジスト及び
多結晶シリコン層をエツチングすることにより、凹溝２
８．２９の中にのみ多結晶シリコン層３１を残存させ、
溝を埋める（第１図（Ｄ＞図示）。
液でエツチング除去した後、熱酸化を行なって凹溝２８
，２９の溝壁表面を覆う酸化膜３０を形成する。続いて
、凹溝２８，２９が完全に埋まるまでＣＶＤ法による多
結晶シリコン３１の堆積を行ない、更にレジスト塗布に
より表面を平坦化する。その後、多結晶シリコンとレジ
ストのエツチング速度が略等しい条件下でレジスト及び
多結晶シリコン層をエツチングすることにより、凹溝２
８．２９の中にのみ多結晶シリコン層３１を残存させ、
溝を埋める（第１図（Ｄ＞図示）。
（５）次に、ＳＩ３Ｎ４膜２６を耐酸化性膜として多結
晶シリコン層３１の表面を熱酸化し、酸化膜を形成する
。その後、通常のバイポーラプロセスによりＮ＋コレク
タコンタクト領域３２．Ｐ型ベース領域３３．Ｎ＋＋エ
ミッタ領域３４を形成し、更にコレクタ電極３５．ベー
ス電極３６．エミッタ電極３７を形成して完成する（第
１図（Ｅ）図示）。
晶シリコン層３１の表面を熱酸化し、酸化膜を形成する
。その後、通常のバイポーラプロセスによりＮ＋コレク
タコンタクト領域３２．Ｐ型ベース領域３３．Ｎ＋＋エ
ミッタ領域３４を形成し、更にコレクタ電極３５．ベー
ス電極３６．エミッタ電極３７を形成して完成する（第
１図（Ｅ）図示）。
上記のように、この実施例では反転防止層となるＰ＋型
領域２３を埋め込んで形成しているため、素子分離用凹
溝２８の開孔後、従来のように反転防止層形成のための
不純物をイオン注入する必要かない。このため従来のよ
うに凹溝側壁表面にブロック膜を形成する複雑な工程を
用いなくても凹溝側壁中への不純物の導入が回避され、
ベース領域の寄生容量が増大したり、Ｐ型ベース領［３
３とＰ型基板２１とが短絡するといった問題を容易に解
決することができる。
領域２３を埋め込んで形成しているため、素子分離用凹
溝２８の開孔後、従来のように反転防止層形成のための
不純物をイオン注入する必要かない。このため従来のよ
うに凹溝側壁表面にブロック膜を形成する複雑な工程を
用いなくても凹溝側壁中への不純物の導入が回避され、
ベース領域の寄生容量が増大したり、Ｐ型ベース領［３
３とＰ型基板２１とが短絡するといった問題を容易に解
決することができる。
また、素子分離用凹溝２８はＰ＋型埋め込み領域２３に
達して形成されれば充分で、従来の素子分離溝のように
エピタキシャル層を突き抜ける必要がない。従って、凹
溝２８は従来よりも浅くてよいから、凹溝形成のための
エツチング時間短縮およびその後の欠陥発生を抑制する
上で有利である。
達して形成されれば充分で、従来の素子分離溝のように
エピタキシャル層を突き抜ける必要がない。従って、凹
溝２８は従来よりも浅くてよいから、凹溝形成のための
エツチング時間短縮およびその後の欠陥発生を抑制する
上で有利である。
更に、素子分離用の凹溝２８とベース／コレラ９間分離
用の凹溝２９とをセルファラインで同時に形成できるた
め、素子の微細化を達成でき、且つ深さの異なる溝を形
成する必要がないから工程を簡略化することができる。
用の凹溝２９とをセルファラインで同時に形成できるた
め、素子の微細化を達成でき、且つ深さの異なる溝を形
成する必要がないから工程を簡略化することができる。
なお、上記実施例では凹溝２８，２９の溝壁を熱酸化膜
で覆った後に多結晶シリコン層を埋め込んだが、例えば
ＣＶＤ法により５ｉｑＮ＋膜を形成したり、或いは酸化
膜と３ｉ３Ｎ＋膜を組合せて溝壁を絶縁膜で覆った後、
多結晶シリコン層を埋め込んでもよい。
で覆った後に多結晶シリコン層を埋め込んだが、例えば
ＣＶＤ法により５ｉｑＮ＋膜を形成したり、或いは酸化
膜と３ｉ３Ｎ＋膜を組合せて溝壁を絶縁膜で覆った後、
多結晶シリコン層を埋め込んでもよい。
また、上記実施例のプロセスでは素子分離およびベース
／コレクタ間分離のための熱工程が軽度であるから、先
に素子を形成した後あるいは素子形成工程の途中で凹溝
２８．２９を形成し、素子分離およびベース／コレクタ
間分離を行なってもよい。
／コレクタ間分離のための熱工程が軽度であるから、先
に素子を形成した後あるいは素子形成工程の途中で凹溝
２８．２９を形成し、素子分離およびベース／コレクタ
間分離を行なってもよい。
加えて、上記実施例は本発明を縦型バイポーラトランジ
スタの製造に適用しているが、Ｔ２Ｌにおける縦型の逆
動作トランジスタの製造にも同様に適用することができ
る。この場合、素子領域内に形成される分離領域はベー
ス／コレクタ間ではなく、ベース／エミッタ間の分離を
行なうことになる。
スタの製造に適用しているが、Ｔ２Ｌにおける縦型の逆
動作トランジスタの製造にも同様に適用することができ
る。この場合、素子領域内に形成される分離領域はベー
ス／コレクタ間ではなく、ベース／エミッタ間の分離を
行なうことになる。
ところで、上記実施例においてベース／コレクタ間分離
のための凹溝２９を形成せず、代りに通常のアイソプラ
ナ−法でベース／コレクタ間の分離を行なえば、既述の
ようにこれはそのまま本発明における第一の課題達成に
関する実施例となる。
のための凹溝２９を形成せず、代りに通常のアイソプラ
ナ−法でベース／コレクタ間の分離を行なえば、既述の
ようにこれはそのまま本発明における第一の課題達成に
関する実施例となる。
第２図は、この場合に形成される縦型ＮＰＮトランジス
タの構造を示しており、ベース／コレクタ間分離が通常
のアイソプラナ−構造の酸化膜３８になっている。この
場合にも素子分離に関して上記実施例と同じ効果が得ら
れる。また、この場合に素子領域に形成されるものは、
ダイオード、拡散抵抗、Ｉ２Ｌ等のような縦型バイポー
ラトランジスタ以外のどのような素子であっても一向に
差支えない。
タの構造を示しており、ベース／コレクタ間分離が通常
のアイソプラナ−構造の酸化膜３８になっている。この
場合にも素子分離に関して上記実施例と同じ効果が得ら
れる。また、この場合に素子領域に形成されるものは、
ダイオード、拡散抵抗、Ｉ２Ｌ等のような縦型バイポー
ラトランジスタ以外のどのような素子であっても一向に
差支えない。
［発明の効果コ
以上詳述したように、本発明によれば異方性エツチング
で形成した凹溝内に絶縁膜を埋め込んで素子分離を行な
う際に、凹溝側壁には不純物をドープすることなく簡易
な工程で溝底にのみ反転防止層を形成することができる
。また、素子分離だけでなく、縦型バイポーラトランジ
スタのベース／コレクタ間分離のような素子内分離にも
凹溝内に埋め込まれた絶縁膜を採用してバイポーラ型半
導体装置を製造する際、工程を簡略化し、且つ素子の微
細化を図ることができる等、顕著な効果が得られるもの
である。
で形成した凹溝内に絶縁膜を埋め込んで素子分離を行な
う際に、凹溝側壁には不純物をドープすることなく簡易
な工程で溝底にのみ反転防止層を形成することができる
。また、素子分離だけでなく、縦型バイポーラトランジ
スタのベース／コレクタ間分離のような素子内分離にも
凹溝内に埋め込まれた絶縁膜を採用してバイポーラ型半
導体装置を製造する際、工程を簡略化し、且つ素子の微
細化を図ることができる等、顕著な効果が得られるもの
である。
第１図は本発明の一実施例になる半導体装置の製造工程
を順を追って説明するための断面図、第２図は本発明の
他の実施例で得られる半導体装置の断面図、第３図は従
来の半導体装置の製造方法を説明するための断面図であ
り、第４図はその一つの問題点を示す断面図である。 ２１・・・Ｐ型シリコン基板、２２・・・Ｎ＋型埋め込
み領域、２３・・・Ｐ＋型埋め込み領域、２４・・・Ｎ
型エピタキシャルシリコン層、２５・・・熱酸化膜、２
６・・・Ｓｉ３Ｎ＋膜、２７・・・ＣＶＤ−８ｉ０２膜
、２８・・・素子間分離用凹溝、２９・・・ベース／コ
レクタ間分離用凹溝、３０・・・熱酸化膜、３１・・・
多結晶シリコン層、３２・・・Ｎ＋＋コレクタコンタク
ト領域、３３・・・Ｐ型ベース領域、３４・・・Ｎ＋型
型板ミッタ領域３５・・・コレクタ電極、３６・・・ベ
ース電極、３７・・・エミッタ電極、３８・・・アイソ
プラナ−分離酸化膜。 ぐへ Ｎ ぐ ｉ− Ｎ Ｎ 第３１！５ 第３鐸 第４り
を順を追って説明するための断面図、第２図は本発明の
他の実施例で得られる半導体装置の断面図、第３図は従
来の半導体装置の製造方法を説明するための断面図であ
り、第４図はその一つの問題点を示す断面図である。 ２１・・・Ｐ型シリコン基板、２２・・・Ｎ＋型埋め込
み領域、２３・・・Ｐ＋型埋め込み領域、２４・・・Ｎ
型エピタキシャルシリコン層、２５・・・熱酸化膜、２
６・・・Ｓｉ３Ｎ＋膜、２７・・・ＣＶＤ−８ｉ０２膜
、２８・・・素子間分離用凹溝、２９・・・ベース／コ
レクタ間分離用凹溝、３０・・・熱酸化膜、３１・・・
多結晶シリコン層、３２・・・Ｎ＋＋コレクタコンタク
ト領域、３３・・・Ｐ型ベース領域、３４・・・Ｎ＋型
型板ミッタ領域３５・・・コレクタ電極、３６・・・ベ
ース電極、３７・・・エミッタ電極、３８・・・アイソ
プラナ−分離酸化膜。 ぐへ Ｎ ぐ ｉ− Ｎ Ｎ 第３１！５ 第３鐸 第４り
Claims (10)
- （１）第一導電型の半導体基板の素子間分離領域となる
部分に第一導電型高濃度不純物領域を形成する工程と、
エピタキシャル成長法により前記半導体基板上に半導体
層を形成すると同時に、前記第一導電型不純物領域が該
半導体層の一部膜厚に亙って上方に拡張した第一導電型
高濃度埋め込み領域を形成する工程と、該半導体層を選
択的に異方性エッチングすることにより、前記第一導電
型高濃度埋め込み領域に達し、且つ側壁が前記半導体層
表面に対して略直行する凹溝を形成する工程と、該凹溝
内に絶縁性分離材料層を埋め込むことにより素子間絶縁
分離膜を形成する工程とを具備したことを特徴とする半
導体装置の製造方法。 - （２）前記凹溝内に絶縁性分離材料層を埋め込む方法と
して、気相成長膜を全面に堆積し、更に表面を平坦化し
た後、全面をエッチングして前記凹溝にのみ前記気相成
長膜を残存させる方法を用いることを特徴とする特許請
求の範囲第（１）項記載の半導体装置の製造方法。 - （３）前記気相成長膜として気相成長絶縁膜を用いるこ
とを特徴とする特許請求の範囲第（２）項記載の半導体
装置の製造方法。 - （４）前記凹溝の溝壁表面を熱酸化膜で覆つた後、前記
気相成長膜として多結晶シリコン層を用いることを特徴
とする特許請求の範囲第（２）項記載の半導体装置の製
造方法。 - （５）第一導電型の半導体基板の素子間分離領域となる
部分に第一導電型高濃度不純物領域を形成すると共に、
素子領域となる部分に第二導電型高濃度不純物領域を形
成する工程と、エピタキシャル成長法により前記半導体
基板上に第二導電型半導体層を形成すると同時に、前記
第一導電型高濃度不純物領域および第二導電型高濃度不
純物領域が該半導体層の一部膜厚に亙って上方に拡張し
た第一導電型高濃度埋め込み領域および第二導電型高濃
度埋め込み領域を形成する工程と、この第二導電型半導
体層を選択的に異方性エッチングすることにより、素子
間分離用として前記第一導電型高濃度不純物領域に達し
且つ前記半導体層表面に対して略直行な側壁を有する凹
溝を形成すると同時に、縦型バイポーラトランジスタの
素子内分離用として前記第二導電型高濃度埋め込み領域
に達し且つ側壁が前記半導体層表面に対して略直行する
凹溝とを同時に形成する工程と、これら凹溝内に絶縁性
分離材料層を埋め込むことにより、素子間絶縁分離膜お
よび素子内絶縁分離膜を形成する工程とを具備したこと
を特徴とする半導体装置の製造方法。 - （６）前記素子内絶縁分離膜をベース／コレクタ間絶縁
分離膜として、前記素子領域に縦がたバイポーラトラン
ジスタを形成することを特徴とする特許請求の範囲第（
５）項記載の半導体装置の製造方法。 - （７）前記素子内絶縁分離膜をエミッタ／ベース間絶縁
分離膜として、前記素子領域に縦型逆動作バイポーラト
ランジスタを形成することを特徴とする特許請求の範囲
第（５）項記載の半導体装置の製造方法。 - （８）前記凹溝内に絶縁性分離材料層を埋め込む方法と
して、気相成長膜を全面に堆積し、更に表面を平坦化し
た後、全面をエッチングして前記凹溝にのみ前記気相成
長膜を残存させる方法を用いることを特徴とする特許請
求の範囲第（５）項、第（６）項または第（７）項記載
の半導体装置の製造方法。 - （９）前記気相成長膜として気相成長絶縁膜を用いるこ
とを特徴とする特許請求の範囲第（８）項記載の半導体
装置の製造方法。 - （１０）前記凹溝の溝壁表面を熱酸化膜で覆った後、前
記気相成長膜として多結晶シリコン層を用いることを特
徴とする特許請求の範囲第（８）項記載の半導体装置の
製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61049910A JPS62208670A (ja) | 1986-03-07 | 1986-03-07 | 半導体装置の製造方法 |
| EP87102343A EP0236811B1 (en) | 1986-03-07 | 1987-02-19 | Method of manufacturing semiconductor device |
| DE3789567T DE3789567T2 (de) | 1986-03-07 | 1987-02-19 | Verfahren zur Herstellung eines Halbleiterbauelementes. |
| KR1019870002017A KR900003616B1 (ko) | 1986-03-07 | 1987-03-06 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61049910A JPS62208670A (ja) | 1986-03-07 | 1986-03-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62208670A true JPS62208670A (ja) | 1987-09-12 |
Family
ID=12844165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61049910A Pending JPS62208670A (ja) | 1986-03-07 | 1986-03-07 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0236811B1 (ja) |
| JP (1) | JPS62208670A (ja) |
| KR (1) | KR900003616B1 (ja) |
| DE (1) | DE3789567T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100385617C (zh) * | 2004-08-31 | 2008-04-30 | 因芬尼昂技术股份公司 | 绝缘硅基板上单片集成铅直装置制造方法 |
Families Citing this family (2)
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|---|---|---|---|---|
| FR2800515B1 (fr) | 1999-11-03 | 2002-03-29 | St Microelectronics Sa | Procede de fabrication de composants de puissance verticaux |
| CN102088029B (zh) * | 2009-12-08 | 2012-10-03 | 上海华虹Nec电子有限公司 | SiGe BiCMOS工艺中的PNP双极晶体管 |
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|---|---|---|---|---|
| JPS56105662A (en) * | 1980-01-18 | 1981-08-22 | Ibm | Semiconductor device |
| JPS59186367A (ja) * | 1983-04-06 | 1984-10-23 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS60164336A (ja) * | 1984-02-06 | 1985-08-27 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4506435A (en) * | 1981-07-27 | 1985-03-26 | International Business Machines Corporation | Method for forming recessed isolated regions |
| JPS5961045A (ja) * | 1982-09-29 | 1984-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6098659A (ja) * | 1983-11-02 | 1985-06-01 | Hitachi Ltd | 直列接続トランジスタを有する半導体集積回路 |
-
1986
- 1986-03-07 JP JP61049910A patent/JPS62208670A/ja active Pending
-
1987
- 1987-02-19 DE DE3789567T patent/DE3789567T2/de not_active Expired - Fee Related
- 1987-02-19 EP EP87102343A patent/EP0236811B1/en not_active Expired - Lifetime
- 1987-03-06 KR KR1019870002017A patent/KR900003616B1/ko not_active IP Right Cessation
Patent Citations (3)
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| JPS59186367A (ja) * | 1983-04-06 | 1984-10-23 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
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| CN100385617C (zh) * | 2004-08-31 | 2008-04-30 | 因芬尼昂技术股份公司 | 绝缘硅基板上单片集成铅直装置制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900003616B1 (ko) | 1990-05-26 |
| EP0236811A3 (en) | 1990-03-14 |
| EP0236811A2 (en) | 1987-09-16 |
| DE3789567T2 (de) | 1994-08-25 |
| KR870009456A (ko) | 1987-10-26 |
| DE3789567D1 (de) | 1994-05-19 |
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