CN101641788A - 包括传送晶体管及垂直读取/写入启用晶体管的无电容器浮体易失性存储器单元及其制造及编程方法 - Google Patents

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Abstract

本发明揭示一种无电容器浮体存储器单元、存储器装置、系统和形成所述无电容器存储器单元的工艺，所述工艺包含在体半导体衬底(10)的大致物理隔离部分的有源区域中形成存储器单元(82)。在所述有源区域上形成传送晶体管(70)以用于与字线(88)耦合。所述无电容器存储器单元进一步包含读取/写入启用晶体管(76)，其沿所述有源区域的至少一个垂直侧垂直配置，与所述传送晶体管共享浮动源极/漏极区(80)且可在读取逻辑状态期间操作，其中所述逻辑状态存储为所述有源区域的浮体区域中的电荷，从而产生用于所述传送晶体管的不同的可确定阈值电压。

Description

包括传送晶体管及垂直读取/写入启用晶体管的无电容器浮体易失性存储器单元及其制造及编程方法
优先权主张
本申请案主张2007年2月26日申请的标题为“CAPACITOR-LESS VOLATILEMEMORY CELL，DEVICE，SYSTEM AND METHOD OF MAKING SAME(无电容器易失性存储器单元、装置、系统及其制造方法)”的序列号为11/711,449的美国专利申请案的申请日期的权益。
技术领域
本发明的各种实施例通常涉及易失性存储器装置的领域，且更明确地说涉及无电容器存储器单元。
背景技术
广泛利用的DRAM(动态随机存取存储器)制造工艺利用CMOS(互补金属氧化物半导体)技术来生产DRAM电路，所述DRAM电路包括单位存储器单元(unitmemory cell)阵列，每一单位存储器单元包含一个电容器和一个晶体管(例如，场效应晶体管)。在大多数共用电路设计中，晶体管的一个侧连接到电容器的一个侧，晶体管的另一侧及晶体管栅极连接到称作数字线和字线的外部电路线，且电容器的另一侧连接到参考电压。在此类存储器单元中，电信号电荷存储于连接到晶体管的电容器的存储节点中，所述晶体管使所述电容器的电路线充电及放电。
组件的较高性能、较低成本、增加的小型化及集成电路的较大封装密度正成为计算机行业的目标。在追求增加的小型化的过程中，已不断重新设计DRAM芯片来实现更高程度的集成。然而，随着DRAM芯片的尺寸减小，DRAM芯片的每一单位存储器单元的占用面积必须减小。占用面积的此减小必然导致电容器尺寸的减小，而电容器尺寸的减小又使得难以确保用于无故障地发射所要信号的所需存储电容。然而，致密地填装单位存储器单元同时维持所需电容电平的能力导致必须建造较高或较深的电容器以维持用于充足数据保留的充足电荷存储。因此，较高或较深的电容器导致需要昂贵工艺且导致增加的缺陷机会的纵横比。
只有形成大纵横比装置(例如电容器)才有的专门制作工艺自身并不适合于与逻辑装置(例如，控制器或处理器)集成。因此，开发能够高密度制作同时不过度利用与逻辑装置制作技术不兼容的特殊处理步骤的数据存储单元将是有利的。
发明内容
附图说明
图1是根据本发明实施例的结构的形成的横截面图。
图2是根据本发明实施例的图1的结构的进一步形成的横截面图。
图3是根据本发明实施例的图2的结构的进一步形成的横截面图。
图4是根据本发明实施例的图3的结构的进一步形成的横截面图。
图5是根据本发明实施例的图4的结构的进一步形成的横截面图。
图6是根据本发明实施例的图5的结构的进一步形成的横截面图。
图7是根据本发明实施例的图6的结构的进一步形成的横截面图。
图8是根据本发明实施例的图7的结构的进一步形成的横截面图。
图9是根据本发明实施例的图8的结构的进一步形成的横截面图。
图10是根据本发明实施例的图9的结构的进一步形成的横截面图。
图11是根据本发明实施例的图10的结构的进一步形成的横截面图。
图12是根据本发明实施例的无电容器存储器单元的电路图。
图13是根据本发明实施例的存储器装置的框图。
图14是根据本发明实施例的电子系统的框图。
图15是根据本发明另一实施例的电子系统的框图。
图16是根据本发明又一实施例的包含并入有先前实施例中的一者或一者以上的存储器单元的集成电路裸片的半导体晶片的图示。
具体实施方式
在以下详细说明中，将参考形成本文一部分的附图，且附图中以图解说明方式显示其中可实施本发明的特定实施例。充分详细描述这些实施例以使所属领域的技术人员能够实践本发明，且应理解可实施其它实施例，且可在不背离本发明的精神和范围的情况下作出结构、逻辑和电改变。
本发明揭示无电容器存储器单元、存储器装置、系统和形成所述无电容器存储器单元的工艺的实施例。所述无电容器存储器单元根据局部绝缘体上硅(SOI)技术形成，其中有源区域由体半导体衬底的大致物理隔离部分形成。传送晶体管形成于所述有源区域上且包含包含源极区和用于与数字线耦合的漏极区的传送晶体管。所述传送晶体管的栅极经配置用于与字线耦合。无电容器存储器单元进一步包含读取/写入启用晶体管，其包含栅极、源极区和与传送晶体管的源极区共同共享的漏极区。所述读取/写入启用晶体管沿有源区域的至少一个垂直侧垂直配置且在读取逻辑状态期间被激活或可操作，其中所述逻辑状态存储为有源区域的浮体区域中的电荷，从而产生用于传送晶体管的不同的可确定阈值电压。
本发明还揭示用于形成无电容器存储器单元的工艺的实施例。所述工艺包含从体半导体衬底蚀刻有源区域，其中在局部SOI工艺中使所述有源区域与体半导体衬底大致物理隔离。形成读取/写入启用晶体管且其包含栅极、源极区和与传送晶体管的源极区共同共享的漏极区。沿有源区域的至少一个垂直侧垂直配置所述读取/写入启用晶体管且将其配置为在读取逻辑状态期间被激活或可操作。所述工艺进一步包含在有源区域中形成传送晶体管，其中所述传送晶体管包含源极区、用于与数字线耦合的漏极区和用于与字线耦合的栅极。将逻辑状态存储为有源区域的浮体区域中的电荷，从而产生用于传送晶体管的不同的可确定阈值电压。
本发明还揭示存储器装置的实施例，所述实施例包含包含多个无电容器存储器单元的存储器阵列。所述多个无电容器存储器单元中的每一者包含由体半导体衬底的大致物理隔离部分形成的有源区域，其中传送晶体管形成于所述有源区域上。传送晶体管包含源极区、用于与数字线耦合的漏极区和用于与字线耦合的栅极。所述多个无电容器存储器单元中的每一者进一步包含读取/写入启用晶体管，其包含栅极、源极区和与所述传送晶体管的源极区共同共享的漏极区。所述读取/写入启用晶体管沿有源区域的至少一个垂直侧垂直配置且在读取逻辑状态期间被激活或可操作，其中所述逻辑状态存储为所述有源区域的浮体区域中的电荷，从而产生用于传送晶体管的不同的可确定阈值电压。存储器装置还包含寻址及感测电路，其耦合到存储器阵列且经配置以选择所述多个无电容器存储器单元中的若干无电容器存储器单元并对选定的若干无电容器存储器单元读取及写入。
本发明还揭示包含其上包含多个无电容器存储器单元的至少一个存储器装置的半导体晶片的实施例。
本发明还揭示包含输入、输出、处理器及存储器装置的电子系统的实施例。在本发明的一个实施例中，所述电子系统包含可操作地耦合在一起的输入、输出、处理器及存储器装置。在本发明的另一实施例中，所述输入、输出及处理器装置可操作地耦合在一起且所述存储器装置集成到处理器装置中。如本文中所述进一步形成且配置无电容器存储器单元。
在如图1中所描绘的一个实施例中，提供包含半导电材料的衬底10。以下说明中所用的术语“晶片”及“衬底”包含具有经暴露表面的任何结构，在所述结构上或其中可形成与本发明实施例有关的集成电路(IC)结构。术语衬底包含但并不限于半导体晶片。术语衬底还用以指代处理期间的半导体结构，且可包含已制作于其上的其它层。晶片及衬底两者包含掺杂及未掺杂的半导体、由基底半导体或绝缘体支撑的磊晶半导体层、以及所属领域的技术人员已知的其它半导体结构。术语“导体”包含半导体，且术语“绝缘体”或“电介质”包含导电性低于称作导体的材料的任何材料。
衬底10的所图解说明部分还可是经不同掺杂的较大衬底中(例如)p型掺杂区的经植入“盆状”区的一部分。衬底10具有根据包含掩蔽的常规植入技术通过离子植入形成到衬底10中的植入区12，以形成沿所图解说明的一个方向偏移的植入区，且在一个实施例中，植入区12经形成以产生n型区。衬底10还包含沉积于其上的垫氧化物层14。如本文中所用，术语经沉积广泛用来意指不仅在传统意义上沉积的层，而且意指生长的或以任何其它方式导致形成的材料层。在随后蚀刻步骤及其它处理期间，保护层16沉积于垫氧化物层14的顶部上以充当缓冲区。在一个实施例中，保护层16是多晶硅。在另一实施例中，保护层16是氮化物材料。在又一实施例中，保护层16是由氮化物材料覆盖的多晶硅层。特定组合的选择视工艺集成选择方案而定。
在保护层16上形成且图案化掩模18。在一个实施例中，掩模18是经旋涂、曝光、固化及图案化的光致抗蚀剂材料。在另一实施例中，掩模18是硬掩模材料，例如氮化物或氧化物。由掩模18保护的区域界定将变成局部绝缘体上硅(SOI)结构中用以形成无电容器存储器单元的有源区域的区域。
图2图解说明已暴露未受到掩模18保护的区的蚀刻工艺之后的实施例。在所述蚀刻工艺中，还图案化了保护层16及垫氧化物层14，且形成了凹部20，其具有凹部第一底部22和上部第一壁24及上部第二壁26。应注意，图1到图11中仅图解说明所述结构的横截面且因此未图解说明上部第三壁及上部第四壁，但其位于上部第一壁24及上部第二壁26的邻近侧上。
图3图解说明在其中已移除掩模18且氮化物膜28已生长到衬底10的经暴露半导电材料上的进一步处理之后图2中所描绘的结构。在一个实施例中，衬底10的经暴露半导电材料是经暴露的硅。氮化物膜28描绘为覆盖凹部第一底部22、上部第一壁24及上部第二壁26。可在仅沉积于半导电材料(例如，经暴露的硅)上的条件下通过已知工艺生长氮化物膜28。一种此类工艺是远程等离子氮化(RPN)。在RPN中，从衬底10远程地但在沉积工具内轰击具有氮化物的等离子，且通过对流力朝向衬底10载运具有氮化物的等离子。可用以形成氮化物膜28的另一工艺是快速热氮化(RTN)。此处理也在此项技术中已知。
替代形成氮化物膜28，可通过远程等离子氧化(RPO)或通过快速热氧化(RTO)或原位蒸汽产生(ISSG)或低压自由基氧化(LPRO)形成氧化物膜。类似地，根据本文中所陈述的实施例形成氧化物与氮化物的组合。在一个实施例中，氧化物的布放在氮化物的布放之前，或反之亦然。类似地，根据替代实施例，代替氮化物膜28，形成氧氮化物膜。通过远程等离子工艺或快速热工艺实施所述工艺。虽然不限制所揭示的实施例，但为方便起见在本发明的整个剩余部分中，膜28称作氮化物膜28。
图4图解说明对衬底10的处理，其中蚀刻已在凹部第一底部22的水平面下面且在植入区12的大约深度处形成了凹部第二底部30。凹部第一底部22现在呈现为衬底凸沿结构。由于存在氮化物膜28，因此上部第一壁24、上部第二壁26及上部第三壁和上部第四壁(未显示)受到保护，且已形成与氮化物膜28的横向末端大约共面的下部壁32。在一个实施例中，使用各向异性蚀刻(例如，反应性离子蚀刻)，使得氮化物膜28保持站立于凹部第一底部22的留下部分的凸沿上。
对于0.25微米的临界尺寸(CD或最小特征)工艺来说，氮化物膜28的剩余部分具有介于从约0.1微米到约0.15微米的范围中的高度。在此尺寸中，从凹部第一底部22的剩余部分到凹部第二底部30的距离介于从约0.1微米到约0.3微米的范围中。或者，对于0.15微米的临界尺寸(CD或最小特征)工艺来说，氮化物膜28的剩余部分具有介于从约0.07微米到约0.12微米的范围中的高度H。在此尺寸中，从凹部第一底部22的剩余部分到凹部第二底部30的距离介于从约0.08微米到约0.2微米的范围中。
在凹部第二底部30的水平面处，形成深植入区34。在一个实施例中，深植入区34是由与衬底10中的体半导电材料大致相同的材料制成。以实现自填隙原子植入且导致植入区34变得无定形而足以具有不同于衬底10中的体半导电材料的蚀刻响应性的能级实施植入。在一个实施例中，植入条件使用经植入达到单晶与自填隙原子比为约3∶1的硅源。“硅源”意指使用硅或另一族IV元素或者(例如)硅与锗的组合。在一个实施例中，在环境温度(20℃到约30℃)及从约500eV到约30KeV的植入能量的工艺条件下，植入的浓度是从约1E14原子/cm2到约5E15原子/cm2。在一个实施例中，大致等于半导电衬底10的的体的硅化学性的硅源经植入达到约1E15原子/cm2的浓度且工艺条件为约25℃及约25KeV的植入能量。在另一实施例中，植入能量可以是约1KeV的数量级。
在深植入之后，在后续处理中使用对植入区34的无定形材料且对氮化物膜28具有选择性的蚀刻工艺，但所述蚀刻工艺移除衬底10中的体半导电材料。在一个实施例中，所述蚀刻工艺是此项技术中已知的湿氢氧化四甲基铵(TMAH)蚀刻。在另一实施例中，所述湿蚀刻使用此项技术中已知的氢氧化钾(KOH)蚀刻化学品。所述TMAH蚀刻化学品是所要的，因为所述蚀刻化学品具有选择性，使得其蚀刻衬底10的体硅，但大致不蚀刻氮化物膜28或深植入区34。在一个实施例中，所述选择性介于从约5∶1到约20∶1的范围中。在另一实施例中，所述选择性为约10∶1。在各向同性蚀刻之前或之后，还可将所述各向同性蚀刻与各向异性蚀刻组合。通过使用各向同性蚀刻及各向异性蚀刻两者，可使对氮化物膜28的向下蚀刻和底切两者变化以适合特定应用。
已知对无定形硅及对氮化物膜(或氧化物膜、或氧氮化物膜)具有选择性且沿晶体平面各向同性地蚀刻体单晶硅的各种湿TMAH蚀刻工艺。图5图解说明已形成横向腔38的TMAH蚀刻的结果，所述横向腔38具有将变成有源区域36的底切。通过此底切蚀刻，使得有源区域36在形成于凹部第一底部22处的凸沿的水平面处最大程度地与衬底10中的体半导电材料隔离。
在所述蚀刻条件下，且因为横向腔38的比例，因此其中形成不同的轮廓。TMAH蚀刻沿晶体平面具有影响，使得横向腔38内可显现有小面的轮廓。因此，有小面的表面44图解说明于一个侧上。然而，出于图解说明目的，以任意形状、角度和大小描绘这些有小面的表面，且所述有小面的表面的特定形状、角度和大小将取决于衬底10中的体半导电材料的晶体定向且还取决于特定蚀刻工艺和条件以及其它因素。根据特定蚀刻条件，横向腔38的显微照相视图描绘衬底10中已通过TMAH蚀刻暴露的体半导电材料的边对角晶体平面。应注意，存在用于形成横向腔38的其它各种方法，所述方法也涵盖于本发明的范围内。
在形成横向腔38之后，处理植入区34以形成如图6中所图解说明的经退火的植入区46。已通过大致修复曾在深植入区34(图5)中的单晶晶格，使经退火的植入区46恢复到与衬底10中的体半导电材料大致相同的半导电质量。此项技术中已知用于退火的条件，且所述退火条件取决于深植入区34的深度、工艺的可用热预算和其它因素。
图7图解说明根据实施例的进一步处理。在一个实施例中，使用最低条件在一个实施例中氧化有源区域36的经暴露表面和衬底10的体半导电材料。最低氧化条件与横向腔38中降低的工件应力有关。形成提供薄氧化物层的氧化层48，例如，浅沟槽隔离(STI)氧化物。氧化层48消耗硅而向下进入到衬底10中，侧向进入到有小面的区域44中(图6)，且向上进入到有源区域36的底部中。在一个光刻工艺(例如，0.25微米的工艺)中，氧化层48朝向衬底心柱52的剩余部分生长的尺寸为约0.03微米。在另一光刻工艺(例如，0.15微米的工艺)中，朝向保持到此处理阶段的衬底心柱52的尺寸为约0.01微米。
图7还描绘保持到已移除氮化物膜28时的保护层16。此实施例发生在保护层16在化学上不同于氮化物膜28的情况下，例如多晶硅保护层16。在另一实施例中，在保护层16是氮化物材料的情况下，所述保护层16与氮化物膜一起被移除。
举例来说，对于一个光刻工艺，有源区域36的每一侧上由各向同性蚀刻侧向消耗的衬底10的量大约为0.07微米。氧化工艺留下把将变成有源区域36的衬底连接到衬底10的体的衬底心柱52。在此实施例中，衬底心柱52为约0.05微米x0.05微米的数量级。氧化时间将取决于形成有源区域36的部分隔离结构的面积及其它参数。在一个实施例中，氧化参数包含从约850℃到约1,100℃的处理温度。环境是具有湿或干氧(O2)或官能团或臭氧，大气压力或更高压力。在一个实例中，施加约850℃的温度及湿氧环境达充分时间，以允许在有源区域36下方约0.03微米的水平氧化，及向上进入到有源区域36中的约0.01微米的垂直氧化。在热氧化工艺之后，形成氧化层来填充横向腔38且向由衬底心柱52支撑的有源区域36提供支撑及隔离。
在一个实施例中，形成第一氧化物40用于填充横向腔38。第一氧化物40可由旋涂电介质(SOD)材料、高密度等离子(HDP)氧化物材料或其它电介质填充物形成。当需要SOD材料时，可将层48配置为氮化物与氧化物组合层以允许SOD材料的适当稠化。举例来说，旋涂电介质氧化物(SOD)材料为根据亚微米尺寸形成的沟槽或腔(例如，横向腔38)提供良好氧化层。旋涂电介质(SOD)工艺需要以预定量将液体前体滴到晶片表面上。所述晶片经受快速旋转(例如，高达6000rpm)。所述旋转通过离心力将液体均匀地分配在表面上从而允许填充低点。最后，烘焙涂层以使材料固化。所属领域的技术人员已知旋涂电介质(SOD)工艺的进一步细节且其可包含美国专利第7,112,513号中描述的工艺。在又一实施例中，可使用TEOS材料来替代SOD材料。此外，本发明还涵盖氧化物材料的组合。
尽管本发明涵盖将氧化物材料连续填充到腔38中以用于形成到保护层16的平面隔离，但本发明实施例图解说明通过氧化工艺形成第二氧化物42(例如，高密度等离子(HDP)氧化物材料、旋涂电介质(SOD)材料或其它电介质填充物)。第二氧化物42可含有与第一氧化物40相同的电介质材料或不同的电介质材料。由于横向腔38已由第一氧化物40填充，因此可根据更具侵略性的氧化工艺形成第二氧化物42。
图8图解说明根据本发明实施例的进一步处理。在有源区域36的一个侧上，于保护层16及第二氧化物42上形成且图案化掩模50。在一个实施例中，掩模50是经旋涂、曝光、固化及图案化的光致抗蚀剂材料。掩膜50保护有源区域36中的一个或一个以上侧免受在有源区域36的至少另一侧上发生的工艺步骤。掩模50提供保护以防止移除有源区域36的至少一个侧上的第一氧化物40和第二氧化物42。蚀刻工艺暴露未受到掩模50保护的区。在当前蚀刻工艺中，保护层16及掩模50允许移除第一氧化物40′及第二氧化物42′以用于沿有源区域36的至少一个侧形成垂直栅极。
图9图解说明根据本发明实施例的进一步处理。沿有源区域36的敞开上部第二壁26且沿衬底心柱52的敞开腔壁56形成以栅极氧化物54形式的最小氧化层。连续栅极氧化物54允许沿有源区域36及衬底心柱52形成垂直晶体管。在栅极氧化物54上方形成导电材料60以在衬底心柱52的至少一个侧上形成垂直栅极58。此外，从多填充区域扩散n型结延伸部分61，此导致在导电材料60与植入区12之间提供所要的电接触。在一个实施例中，导电材料60(例如，多晶硅或金属)沿z方向(即，进出所图解说明的图且与字线平行的方向，而字线与数字线垂直)形成连续的导体以用于与读取/写入启用信号62耦合。此外，可通过在读取/写入启用信号62的连续导体的端部处放置单触点来减小相邻存储器单元的接近性。
图10图解说明根据本发明实施例对结构的进一步处理。根据掩模64对有源区域36进行植入以形成第一漏极区66及第一源极区68，所述第一源极区68配置为即将到来的传送晶体管70的浮动源极区。传送晶体管70通过字线予以选通且第一漏极区66连接到数字线以供由感测放大器(未显示)进行读取及写入。根据掩模72对有源区域36进一步进行植入以形成第二漏极区74，所述第二漏极区74与第一源极区68组合形成经垂直配置的读取/写入启用晶体管76的漏极区，后文称作共用区80。经垂直配置的读取/写入启用晶体管76的第二源极区78由植入区12产生。
图11图解说明根据本发明实施例对结构的进一步处理。根据局部SOI工艺在有源区域36上形成包含传送晶体管70及读取/写入启用垂直晶体管76的无电容器存储器单元82。传送晶体管70在第一漏极区66处耦合到数字线84且在栅极86处耦合到字线88。传送晶体管70的源极区配置为共用区80处的浮动源极。经垂直配置的读取/写入启用晶体管76包含垂直栅极58、位于共用区80处的漏极区和由植入区12(图1)产生的第二源极区78。垂直栅极58耦合到在读取无电容器存储器单元82期间被激活的读取/写入启用信号62。
图12图解说明根据本发明实施例的无电容器存储器单元的电路图。将无电容器存储器单元82图解说明为包含与读取/写入启用晶体管76耦合的传送晶体管70。各种控制信号(即，字线88及读取/写入启用信号62)分别控制传送晶体管70的栅极和读取/写入启用晶体管76的栅极。数字线84耦合到传送晶体管70的第一漏极区66。双极结晶体管(BJT)90还图解说明为主寄生装置。大体来说，通过对传送晶体管70的沟道区进行充电或放电将信息存储于无电容器存储器单元中。根据上文所描述的局部SOI工艺且另外还根据读取/写入启用晶体管76的选通二极管配置来隔离传送晶体管70的沟道区。此配置导致来自沟道区的低泄漏且适应所述沟道区中的电荷存储。
在既不写入到无电容器存储器单元也不从无电容器存储器单元读取时的操作期间，将读取/写入启用信号62设定为小于垂直读取/写入启用晶体管76的阈值电压但大于约(例如)0.55伏的VBE。根据存储于浮体区92(图11及12)中的电荷将第一逻辑状态及第二逻辑状态写入到无电容器存储器单元中。
通过将电荷存储于浮体区92中将第一逻辑状态(例如，低逻辑状态)写入到无电容器存储器单元中。对浮体区92的充电发生在通过施加负电压(例如，约-0.6伏到-1伏)作为读取/写入启用信号62关断读取/写入启用晶体管76时。将p型衬底10设定为0伏或允许其浮动。由于传送晶体管的阈值电压较高(例如，约+1伏)且进一步由于在已将电荷添加到浮体区92时VBB＜＜VBE，因此在读取操作期间此条件导致穿过传送晶体管70的低导电。
通过从浮体区92耗尽或排放电荷将第二逻辑状态(例如，高逻辑状态)写入到无电容器存储器单元中。放电发生在通过将正电压(例如，约+0.6伏)施加到读取/写入启用信号62且将正电压(例如，约+1伏)施加到p型衬底10关断读取/写入启用晶体管76时。由于传送晶体管的阈值电压较低(例如，约0.2伏)且进一步由于在已从浮体区92排放电荷时VBB≈VBE-0.1伏，因此在读取操作期间此条件导致穿过传送晶体管70的高导电。
在无电容器存储器单元的读取操作期间，当字线88为高(即，在传送晶体管的指示高逻辑状态的阈值电压与传送晶体管的指示低逻辑状态的阈值电压之间)时将逻辑状态读取到数字线84。另外，通过向读取/写入启用信号62施加大于读取/写入启用晶体管76的阈值电压的电压接通读取/写入启用晶体管76且p型衬底10是浮动的。
由于浮体区92中存在有限泄漏，因此必须维持充足的电子浓度以便保存所存储的逻辑状态。因此，可将无电容器存储器单元表征为动态随机存取存储器(DRAM)的形式。因此，需要周期性地执行刷新操作，其中周期是基于所实施的特定工艺确定的。
图13是根据本发明实施例的存储器装置的框图。DRAM存储器装置100包含控制逻辑电路120以控制读取、写入、擦除及执行其它存储器操作。列地址缓冲器124及行地址缓冲器128适于接收存储器地址要求。刷新控制器/计数器126耦合到行地址缓冲器128以控制对存储器阵列122的刷新。行解码电路130耦合在行地址缓冲器128与存储器阵列122之间。列解码电路132耦合到列地址缓冲器124。感测放大器-输入/输出选通电路134耦合在列解码电路132与存储器阵列122之间。DRAM存储器装置100还图解说明为具有输出缓冲器136及输入缓冲器138。外部处理器可耦合到DRAM存储器装置100的控制逻辑电路120以提供外部命令。
图13中显示存储器阵列122的无电容器存储器单元150以图解说明在本发明中如何实施相关联的存储器单元。存储于无电容器存储器单元150中的状态或电荷对应于数据位。字线WL0142耦合到无电容器存储器单元150的传送晶体管的栅极。当激活字线WL0142时，存储于无电容器存储器单元中的电荷基于存储于无电容器存储器单元中的逻辑状态致使可确定量的电流流到或不流到数字线DL0152。数字线DL0152耦合到电路134中的感测放大器。
图14是根据本发明实施例的电子系统的框图。电子系统200包含输入装置272、输出装置274及存储器装置278，所述所有装置都耦合到处理器装置276。存储器装置278并入有本发明的前述实施例中的一者或一者以上的至少一个无电容器存储器单元240。
图15是根据本发明另一实施例的电子系统的框图。电子系统300包含输入装置272、输出装置274及处理器装置376，所述处理器装置376中并入有包含至少一个无电容器存储器单元340的存储器装置378。如上所述，使用局部SOI工艺实施的所揭示的无电容器存储器单元不需要用于形成大数据保留电容器的工艺制作步骤。因此，用于根据本文中所述实施例形成无电容器存储器装置的制作工艺可与用于形成逻辑装置(例如，处理器装置)的制作工艺兼容。因此，并入有本文中所述无电容器存储器单元的存储器装置可集成到处理器裸片上以实现紧密集成。
图16是根据本发明又一实施例的包含并入有先前实施例中的一者或一者以上的存储器阵列及无电容器存储器单元的集成电路裸片的半导体晶片的图示。如图16中所示，半导体晶片400包含有待切割的集成电路裸片440，其并入有如本文中所揭示的一个或一个以上无电容器存储器单元。
上述工艺及装置图解说明可根据本发明实施例使用及制作的许多方法及装置中的若干方法及装置的实施例。上述说明及图式图解说明提供本发明的显著特征及优点的实施例。然而，本发明并不打算严格受限于上述及所图解说明的实施例。
虽然已参考特定实施例显示并描述了本发明，但所属领域的技术人员将了解即使本文中未显示或具体描述，与本发明有关的各种添加、删除及修改应视为在以上权利要求书所涵盖的本发明的范围内。

Claims (23)

1、一种无电容器存储器单元，其包括：
有源区域，其由体半导体衬底的大致物理隔离部分形成；
传送晶体管，其形成于所述有源区域上，所述传送晶体管包含源极区、用于与数字线耦合的漏极区和用于与字线耦合的栅极；及
读取/写入启用晶体管，其包含栅极、源极区和与所述传送晶体管的所述源极区共同共享的漏极区，所述读取/写入启用晶体管沿所述有源区域的至少一个垂直侧垂直配置且可在读取逻辑状态期间操作，所述逻辑状态可存储为所述有源区域的浮体区域中的电荷以产生用于所述传送晶体管的不同的可确定阈值电压。
2、如权利要求1所述的无电容器存储器单元，其中所述有源区域通过所述体半导体衬底的心柱部分与所述体半导体衬底保持物理上整体连接。
3、如权利要求2所述的无电容器存储器单元，其中所述读取/写入启用晶体管的所述栅极的至少一部分沿连接所述有源区域与所述体半导体衬底的所述心柱部分的至少一个侧形成。
4、如权利要求3所述的无电容器存储器单元，其进一步包括所述心柱部分的至少另一个侧与所述体半导体衬底之间的隔离氧化物。
5、如权利要求3所述的无电容器存储器单元，其中所述读取/写入启用晶体管的所述源极形成于所述体半导体衬底中。
6、如权利要求5所述的无电容器存储器单元，其中所述读取/写入启用晶体管的所述源极形成于所述体半导体衬底中的所述心柱部分下方。
7、如权利要求1所述的无电容器存储器单元，其中所述传送晶体管的所述共同共享源极区与所述读取/写入启用晶体管的所述漏极区大致延伸穿过所述有源区域的厚度。
8、如权利要求1所述的无电容器存储器单元，其中所述有源区域的所述浮体区域配置为带有较多负性电荷以表示第一逻辑状态，且所述浮体区域配置为带有较少负性电荷以表示第二逻辑状态。
9、一种形成无电容器存储器单元的工艺，其包括：
从体半导体衬底蚀刻有源区域且将所述有源区域蚀刻为与所述体半导体衬底大致物理隔离；
形成适于可在读取逻辑状态期间操作的读取/写入启用晶体管，所述读取/写入启用晶体管沿所述有源区域的至少一个垂直侧垂直配置，且包含栅极、源极区和与所述传送晶体管的所述源极区共同共享的漏极区；及
在所述有源区域中形成传送晶体管，所述传送晶体管包含源极区、用于与数字线耦合的漏极区和用于与字线耦合的栅极，其中所述逻辑状态可存储为所述有源区域的浮体区域中的电荷以产生用于所述传送晶体管的不同的可确定阈值电压。
10、如权利要求9所述的形成无电容器存储器单元的工艺，其中所述蚀刻进一步包括保持所述体半导体衬底的心柱部分以物理上整体连接所述有源区域与所述体半导体衬底。
11、如权利要求10所述的形成无电容器存储器单元的工艺，其中形成所述传送晶体管进一步包括沿所述心柱部分的至少一个侧形成所述读取/写入启用晶体管的所述栅极的至少一部分。
12、如权利要求11所述的形成无电容器存储器单元的工艺，其进一步包括在所述有源区域与所述体半导体衬底之间的所述心柱部分的至少另一侧上形成氧化物隔离。
13、如权利要求10所述的形成无电容器存储器单元的工艺，其进一步包括在蚀刻所述有源区域之前对所述读取/写入启用晶体管的所述源极区进行植入。
14、如权利要求13所述的形成无电容器存储器单元的工艺，其进一步包括将所述读取/写入启用晶体管的所述源极区在所述心柱部分下方设置于所述体半导体衬底中。
15、如权利要求9所述的形成无电容器存储器单元的工艺，其进一步包括形成大致延伸穿过所述有源区域的厚度的所述传送晶体管的共同共享源极区与所述读取/写入启用晶体管的所述漏极区。
16、一种存储器装置，其包括：
存储器阵列，其包含多个无电容器存储器单元，其中所述多个无电容器存储器单元中的每一者包含：有源区域，其由体半导体衬底的大致物理隔离部分形成；传送晶体管，其形成于所述有源区域上，所述传送晶体管包含源极区、用于与数字线耦合的漏极区和用于与字线耦合的栅极；及读取/写入启用晶体管，其包含栅极、源极区和与所述传送晶体管的所述源极区共同共享的漏极区，所述读取/写入启用晶体管沿所述有源区域的至少一个垂直侧垂直配置且可在读取逻辑状态期间操作，所述逻辑状态可存储为所述有源区域的浮体区域中的电荷以产生用于所述传送晶体管的不同的可确定阈值电压；及
寻址及感测电路，其耦合到所述存储器阵列且经配置以选择所述多个无电容器存储器单元中的若干无电容器存储器单元并对选定的若干无电容器存储器单元进行读取及写入。
17、如权利要求16所述的存储器装置，其中所述无电容器存储器单元及所述感测电路中的每一者经配置以基于来自所述无电容器存储器单元的电流的存在或不存在而确定所述逻辑状态。
18、如权利要求17所述的存储器装置，其中所述来自所述无电容器存储器单元的电流响应于存储于所述有源区域的浮体区域中以产生所述传送晶体管的所述不同可确定阈值电压的电荷量。
19、一种将数据写入到无电容器存储器单元的方法，其包括：
将可确定的电荷量存储于其上形成有传送晶体管的有源区域的浮体区域中；及
当所述电荷存储于所述有源区域的所述浮体区域中时，改变表示所述传送晶体管的可确定逻辑状态的阈值电压。
20、一种从无电容器存储器单元读取数据的方法，其包括：
激活沿有源区域的至少一个侧垂直配置的读取/写入启用晶体管；及
激活耦合于所述读取/写入启用晶体管与感测放大器之间的传送晶体管，所述传送晶体管具有阈值电压，其响应于所述有源区域的浮体区域中产生所述传送晶体管的表示可确定逻辑状态的阈值电压的所存储电荷。
21、一种包含集成电路的半导体晶片，所述集成电路配置为包含存储器阵列的存储器装置，所述存储器阵列包含多个无电容器存储器单元，其中所述多个无电容器存储器单元中的每一者包含：有源区域，其由体半导体衬底的大致物理隔离部分形成；传送晶体管，其形成于所述有源区域上，所述传送晶体管包含源极区、用于与数字线耦合的漏极区和用于与字线耦合的栅极；及读取/写入启用晶体管，其包含栅极、源极区和与所述传送晶体管的所述源极区共同共享的漏极区，所述读取/写入启用晶体管沿所述有源区域的至少一个垂直侧垂直配置且可在读取逻辑状态期间操作，所述逻辑状态可存储为所述有源区域的浮体区域中的电荷以产生用于所述传送晶体管的不同的可确定阈值电压。
22、一种电子系统，其包含输入装置、输出装置、存储器装置及耦合到所述输入、输出和存储器装置的处理器装置，所述存储器装置包括包含多个无电容器存储器单元的存储器阵列，其中所述多个无电容器存储器单元中的每一者包含：有源区域，其由体半导体衬底的大致物理隔离部分形成；传送晶体管，其形成于所述有源区域上，所述传送晶体管包含源极区、用于与数字线耦合的漏极区和用于与字线耦合的栅极；及读取/写入启用晶体管，其包含栅极、源极区和与所述传送晶体管的所述源极区共同共享的漏极区，所述读取/写入启用晶体管沿所述有源区域的至少一个垂直侧垂直配置且可在读取逻辑状态期间操作，所述逻辑状态可存储为所述有源区域的浮体区域中的电荷以产生用于所述传送晶体管的不同的可确定阈值电压。
23、一种电子系统，其包含输入装置、输出装置及耦合到所述输入装置和输出装置的处理器装置，所述处理器装置包括包含多个无电容器存储器单元的存储器阵列，其中所述多个无电容器存储器单元中的每一者包含：有源区域，其由体半导体衬底的大致物理隔离部分形成；传送晶体管，其形成于所述有源区域上，所述传送晶体管包含源极区、用于与数字线耦合的漏极区和用于与字线耦合的栅极；及读取/写入启用晶体管，其包含栅极、源极区和与所述传送晶体管的所述源极区共同共享的漏极，所述读取/写入启用晶体管沿所述有源区域的至少一个垂直侧垂直配置且可在读取逻辑状态期间操作，所述逻辑状态可存储为所述有源区域的浮体区域中的电荷以产生用于所述传送晶体管的不同的可确定阈值电压。
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