JP2023518275A - メモリ及びメモリの製造方法 - Google Patents

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Abstract

本願の実施例は、メモリ及びメモリの製造方法を提供する。メモリは、基板上に位置する第１フィン及び第２フィンと、第１フィンの頂部及び仕切構造によって露出される側壁表面を覆う誘電体層と、誘電体層の表面に位置する仕事関数層であって、前記第１フィン及び前記第２フィンの配列方向に平行な方向に、隣接する第１フィンの対向する側壁上の仕事関数層は、第１厚さを有し、第１フィンの、第２フィンに向かう側壁上の仕事関数層は、第２厚さを有し、且つ第１厚さは、第２厚さよりも大きい、仕事関数層と、を備える。

Description

（関連出願の相互参照）
本願は、２０２０年０８月０６日に提出された、出願番号が２０２０１０７８４６２２．３であり、出願名称が「メモリ及びメモリの製造方法」である中国特許出願を援用し、そして、当該中国特許出願に基づく優先権を主張し、その全内容が参照として本願に組み込まれる。
本願の実施例は、メモリ及びメモリの製造方法に関する。
メモリは、プログラムや種々のデータ情報を記憶するための記憶部材であり、メモリの使用タイプに応じて、読み出し専用メモリ（ＲＯＭ：ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）とランダムアクセスメモリ（ＲＡＭ：ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）に分けられる。１つのメモリに多くの記憶ユニットが含まれ、記憶ユニットは、バイナリコードを記憶することができ、バイナリコードは、記憶情報から転化されたものである。メモリは、一般的には、コンデンサと、コンデンサに接続されるトランジスタとを含み、コンデンサは、記憶情報を表す電荷を記憶するためのものであり、トランジスタは、コンデンサの電荷の流入と放出を制御するためのスイッチである。ここで、トランジスタにおいて、ソース電極、ドレイン電極及びゲート電極が形成されており、ゲート電極は、ワード線に接続される。
本願の実施例は、メモリを提供する。前記メモリは、基板であって、基板上に第１フィン及び第２フィンが分立され、少なくとも２つの第１フィンは、隣接する第２フィンの間に位置し、隣接する第１フィンの間の間隔は、第１フィンと第２フィンとの間隔よりも小さく、基板の表面は、仕切構造を有し、仕切構造は、第１仕切構造と、第２仕切構造と、を含み、第１仕切構造は、隣接する第１フィンの間に位置し、第２仕切構造は、第１フィンと前記第２フィンとの間に位置し、誘電体層は、第１フィンの頂部及び仕切構造によって露出される側壁表面を覆い、且つ第２フィンの頂部及び仕切構造によって露出される側壁表面を更に覆う、基板と、仕事関数層であって、誘電体層の表面に位置し、且つ第１フィン及び第２フィンの配列方向に平行な方向に、少なくとも２つの第１フィンの対向する側壁上の仕事関数層は、第１厚さを有し、第１フィンの、第２フィンに向かう側壁上の仕事関数層は、第２厚さを有し、且つ第１厚さは、第２厚さよりも大きい、仕事関数層と、仕事関数層の表面に位置する導電層と、を備える。
本願の実施例は、メモリの製造方法を更に提供する。前記製造方法は、基板を提供することであって、基板上に第１フィン及び第２フィンが分立され、少なくとも２つの第１フィンは、隣接する第２フィンの間に位置し、隣接する第１フィンの間の間隔は、第１フィンと第２フィンとの間隔よりも小さく、基板の表面は、仕切構造を有し、仕切構造は、第１仕切構造と、第２仕切構造と、を含み、第１仕切構造は、隣接する第１フィンの間に位置し、第２仕切構造は、第１フィンと第２フィンとの間に位置する、ことと、第１フィンの頂部及び仕切構造によって露出される側壁表面に誘電体層を形成することであって、誘電体層が第２フィンの頂部及び仕切構造によって露出される側壁表面を覆う、ことと、ゲート誘電体層の表面に仕事関数層を形成することであって、第１フィン及び第２フィンの配列方向に平行な方向に、少なくとも２つの第１フィンの対向する側壁上の仕事関数層は、第１厚さを有し、第１フィンの、第２フィンに向かう側壁上の仕事関数層は、第２厚さを有し、且つ第１厚さは、第２厚さよりも大きい、ことと、仕事関数層の表面に導電層を形成することであって、導電層の仕事関数値は、仕事関数層の仕事関数値よりも小さい、ことと、を含む。
本願の実施例による技術的解決手段は、少なくとも以下の利点を有する。本発明の実施例によるメモリは、誘電体層の表面に位置する仕事関数層を備え、且つ第１フィン及び第２フィンの配列方向に平行な方向に、少なくとも２つの第１フィンの対向する側壁上の仕事関数層は、第１厚さを有し、第１フィンの、第２フィンに向かう側壁上の仕事関数層は、第２厚さを有し、第１厚さは、第２厚さよりも大きく、仕事関数層の厚さは、隣接する第１フィンの対向する領域及び第１フィンの、隣接する第２フィンに対向する領域内の閾値電圧を調整することができ、２つの第１フィンの対向する領域内の閾値電圧は、第１フィンの、第２フィンに向かう領域内の閾値電圧よりも大きい。このように、隣接する第１フィンの間のチャネル領域の移動可能な電子の数はより少なく、メモリの安定性はより高い。
なお、基板が第１フィンに指向する方向に沿って、隣接する第１フィンの対向する領域内に、誘電体層と第１仕切構造は、第１充填領域を囲む。仕事関数層は、第１充填領域を満たし、即ち、２つの第１フィンの対向する側壁が仕事関数層を共有することで、第１充填領域の閾値電圧がより大きく、隣接する第１フィンの間のチャネル領域の移動可能な電子の数がより少なく、それによって２つの第１フィンの間の信号干渉を低下させる。
なお、仕事関数層は、第１仕事関数層と、第２仕事関数層とを含み、第１仕事関数層は、誘電体層の表面全体を覆い、第２仕事関数層は、少なくとも２つの第１フィンの対向する側壁上の第１仕事関数層上に位置する。２つの第１フィンの対向する側壁上の仕事関数層の厚さは、第１仕事関数層と第２仕事関数層の総厚さであり、第１仕事関数層と第２仕事関数層の総厚さは、第１フィンの、第２フィンに対向する側壁上の仕事関数層の厚さよりも大きい。従って、隣接する第１フィンの対向する領域内の閾値電圧はより大きく、隣接する第１フィンの間のチャネル領域内の移動可能な電子の数は比較的に少なく、隣接する第１フィンの間の信号干渉も比較的に小さい。
本発明の実施例によるメモリの製造方法は、誘電体層の表面に仕事関数層を形成することを含み、且つ前記第１フィン及び前記第２フィンの配列方向に平行な方向に、少なくとも２つの第１フィンの対向する側壁上の仕事関数層は、第１厚さを有し、第１フィンの、第２フィンに向かう側壁上の仕事関数層は、第２厚さを有し、且つ第１厚さは、第２厚さよりも大きい。従って、２つの第１フィンの対向する領域内の閾値電圧は、第１フィンの、第２フィンに向かう領域内の閾値電圧よりも大きく、２つの第１フィンの間のチャネル領域内の移動可能な電子の数は比較的に少なく、それによって２つの第１フィンの間の信号干渉が小さく、メモリの安定性が高い。
メモリの上面図である。 図１のＡ－Ａ１断面線方向に沿ったメモリの断面構造概略図である。 本願の第１実施例による図１におけるＡ－Ａ１断面線方向に沿ったメモリの第１断面構造概略図である。 本願の第１実施例による図１におけるＡ－Ａ１断面線方向に沿ったメモリの第２断面構造概略図である。 本願の第２実施例によるメモリの断面構造概略図である。 本願の実施例によるメモリを製造する製造方法における各ステップに対応する構造概略図である。 本願の実施例によるメモリを製造する製造方法における各ステップに対応する構造概略図である。 本願の実施例によるメモリを製造する製造方法における各ステップに対応する構造概略図である。 本願の実施例によるメモリを製造する製造方法における各ステップに対応する構造概略図である。 本願の実施例によるメモリを製造する別の製造方法における各ステップに対応する構造概略図である。 本願の実施例によるメモリを製造する別の製造方法における各ステップに対応する構造概略図である。 本願の実施例によるメモリを製造する別の製造方法における各ステップに対応する構造概略図である。 本願の実施例によるメモリを製造する別の製造方法における各ステップに対応する構造概略図である。 本願の実施例によるメモリを製造する別の製造方法における各ステップに対応する構造概略図である。 本願の実施例によるメモリを製造する別の製造方法における各ステップに対応する構造概略図である。
１つ又は複数の実施例は、それらに対応する図面におけるピクチャによって例示的に説明される。これらの例示的な説明は、実施例を限定するものではなく、特に断らない限り、図面中の図は比例制限を構成しない。
背景技術から分かるように、メモリは、安定していないという問題を有する。
分析によれば、上記問題を引き起こす主な要因が、メモリのプロセスノードが絶え間なく小さくなり、アクティブ区間の浅溝仕切構造の寸法が絶え間なく狭くなることに伴い、隣接する蓄電コンデンサの間の電子信号干渉の問題がますます深刻になっていることを含むことを発見した。
図１は、メモリの上面図であり、図２は、図１のＡ－Ａ１断面線方向に沿ったメモリの断面構造概略図であり、Ａ－Ａ１断面線方向は、ワード線の延在方向である。
図１及び図２を参照しながら分析する。図１は、複数のアクティブ領域１０１を示している。図２は、４つのフィン１１３及び隣接するフィン１１３の間の仕切構造１１４を示している。図２の４つのフィンは、図１のＡ－Ａ１断面線方向に沿った４つのアクティブ領域１０１の断面に対応する。エッチングローディング効果によって、間隔が比較的に小さいアクティブ領域１０１の間の仕切構造の深さが比較的に小さく、即ち、２つのフィン１１３の間の仕切構造１１４の深さが比較的に小さい。ワード線１００が読み取り動作を行う時、フィン１１３におけるチャネル領域内に電子ｅ－を生成する。中央の２つのフィン１１３にとって、中央の２つのフィン１１３が近く、且つこれら２つのフィン１１３の間の仕切構造１１４の幅と深さがいずれも小さいため、電子ｅ－が１つのフィン１１３から別のフィン１１３に拡散する第１拡散経路ａも比較的に短く、電子ｅ－が仕切構造１１４の下方から容易に通過するので、隣接するフィン１１３の間の信号干渉、即ち、隣接する２つの蓄電コンデンサｂとｃの間の信号干渉を引き起こし、蓄電コンデンサの電子の維持時間に影響を及ぼす。
更なる分析から分かるように、中央にある２つのフィン１１３にとって、フィン１１３は、対向する第１領域及び両端のフィン１１３に向かう第２領域を含み、且つ第１領域と第２領域のチャネル内の拡散可能な電子ｅ－の数は、ほぼ同じである。第１領域のチャネル領域内の拡散可能な電子ｅ－の数を減少できれば、中央にある２つのフィン１１３の電子ｅ－が互いに拡散するという問題を改善することができる。
上記問題を解決するために、本願の実施例は、メモリ及びメモリの製造方法を提供する。仕事関数層の厚さを調整することで、２つの第１フィンの対向する領域内及び第１フィンの、第２フィンに対応する領域内の閾値電圧を調整する。隣接する第１フィンの対向する側壁上の仕事関数層の厚さは、第１フィンの、第２フィンに向かう側壁上の仕事関数層の厚さよりも大きいことで、隣接する第１フィンの対向する領域内の閾値電圧が、第１フィンの、第２フィンに向かう領域内の閾値電圧よりも大きい。従って、ワード線１００が読み取りを行うプロセスにおいて、隣接する第１フィンの対向する領域内の閾値電圧が比較的に大きく、そのチャネル領域に集める電子が比較的に少なく、即ち、拡散可能な電子の数が比較的に少ない。従って、２つの第１フィンの間で拡散する電子の数が比較的に少なく、信号干渉が小さく、メモリの安定性が高い。
本願の実施例の目的、技術的解決手段及び利点をより明確にするために、以下、図面を参照しながら、本願の各実施例を詳しく説明する。しかしながら、当業者であれば理解できるように、本願の各実施例において、読者が本願をより理解するために多くの技術的詳細が提案されている。しかしながら、これらの技術的詳細と以下の各実施例に基づく種々の変更や修正がなくても、本願で保護が要求されている技術的解決手段を実現することができる。
本願の第１実施例は、メモリを提供する。図３－図４は、本願の第１実施例によるメモリの構造概略図である。図３は、図１におけるＡ－Ａ１断面線方向に沿ったメモリの第１断面構造概略図である。図４は、図１におけるＡ－Ａ１断面線方向に沿ったメモリの第２断面構造概略図である。
図３及び図４を参照すると、本実施例において、メモリは、基板１０２、基板１０２上に位置する分立する第１フィン１０３及び第２フィン１０４、誘電体層１０８、仕事関数層１０９、及び導電層１１０を含む。少なくとも２つの第１フィン１０３は、隣接する第２フィン１０４の間に位置し、隣接する第１フィン１０３の間の間隔は、第１フィン１０３と第２フィン１０４との間隔よりも小さい。基板１０２の表面は、仕切構造１０５を有し、仕切構造１０５は、第１仕切構造１０６と、第２仕切構造１０７と、を含み、第１仕切構造１０６は、隣接する第１フィン１０３の間に位置し、第２仕切構造１０７は、第１フィン１０３と第２フィン１０４との間に位置する。誘電体層１０８は、第１フィン１０３の頂部及び仕切構造１０５によって露出される側壁表面を覆い、且つ第２フィン１０４の頂部及び仕切構造１０５によって露出される側壁表面を更に覆う。仕事関数層１０９は誘電体層１０８の表面上に位置し、且つ第１フィン１０３及び第２フィン１０４の配列方向に平行な方向に、少なくとも２つの第１フィン１０３の対向する側壁上の仕事関数層１０９は、第１厚さを有し、第１フィン１０３の、第２フィン１０４に向かう側壁上の仕事関数層１０９は、第２厚さを有し、第１厚さは、第２厚さよりも大きい。導電層１１０は、仕事関数層１０９の表面上に位置する。
以下、図面を参照しながら、本実施例によるメモリを詳しく説明する。
本実施例において、第１フィン１０３及び第２フィン１０４の配列方向は、ワード線１００（図１を参照する）の延在方向と同じであり、即ち、Ａ－Ａ１断面線方向と同じである。
基板１０２の材料は、シリコン、ゲルマニウム、又は他の半導体材料を含む。
本実施例において、第１フィン１０３及び第２フィン１０４の材料は、基板１０２の材料と同じである。他の実施例において、第１フィン及び第２フィンの材料は、基板の材料と異なってもよい。
仕切構造１０５の材料は、二酸化ケイ素、窒化ケイ素、炭窒化ケイ素又は他の絶縁性材料を含む。第１仕切構造１０６は、隣接する第１フィン１０３の間の電子の伝送を遮断することができ、第２仕切構造１０７は、第１フィン１０３と隣接する第２フィン１０４との間の電子の伝送を遮断することができる。
ワード線１００（図１を参照する）の延在方向に沿って、第１仕切構造１０６の幅は、第２仕切構造１０７の幅よりも小さい。ワード線１００（図１を参照する）の延在方向に垂直な方向に、第１仕切構造１０６の深さは、第２仕切構造１０７の深さよりも小さい。
本実施例において、第１仕切構造１０６の上表面は、第２仕切構造１０７の上表面よりも高く、他の実施例において、第１仕切構造の上表面は、第２仕切構造と面一であってもよい。
誘電体層１０８は、メモリのゲート誘電体層とする。誘電体層１０８は、仕切構造１０５の上表面を更に覆う。他の実施例において、誘電体層は、仕切構造の上表面を覆わなくてもよい。
誘電体層１０８の材料は、二酸化ケイ素又は他の高誘電率材料を含む。
隣接する第１フィン１０３の間の仕事関数層１０９の厚さを調整することで、隣接する第１フィン１０３の対向する領域の閾値電圧を調整し、更に、隣接する第１フィン１０３の間のチャネル領域の拡散可能な電子の数を調整することができる。本実施例において、隣接する第１フィン１０３の対向する側壁上の仕事関数層１０９の厚さは、第１フィン１０３の、第２フィン１０４に向かう側壁上の仕事関数層１０９の厚さよりも大きいことで、隣接する第１フィン１０３の対向する領域内の閾値電圧は、第１フィン１０３の、第２フィン１０４に向かう領域内の閾値電圧よりも大きい。印加される作動電圧が不変のままである場合には、閾値電圧が大きくなり、作動電圧によって作動できる電子の数が少なくなり、チャネル領域内に集まる電子の数が少なく、それによって、第１フィン１０３の間の電子の移動を減少させ、記憶ユニットが互いに干渉するという問題を低減させることができる。
第１フィン１０３及び第２フィン１０４の配列方向に平行な方向に、少なくとも２つの第１フィン１０３の対向する側壁上の仕事関数層１０９は、第１厚さを有し、第１フィン１０３の、第２フィン１０４に向かう側壁上の仕事関数層１０９は、第２厚さを有し、第１厚さは、第２厚さよりも大きく、且つ厚さの差は、３ｎｍ～３０ｎｍであり、更に、５－２０ｎｍ又は８－１５ｎｍであってもよい。厚さの差が比較的に大きい範囲内に維持されることで、隣接する第１フィン１０３の対向する領域内の閾値電圧と第１フィン１０３の、第２フィン１０４に向かう領域の閾値電圧との差を比較的に大きい範囲内に維持することができる。このように、第１フィン１０３の間のチャネル領域の拡散可能な電子の数が相対的に少なく、信号干渉が比較的に小さい。
ここで、第１厚さは、５－５０ｎｍ、例えば、１０ｎｍ、２０ｎｍ又は４０ｎｍであってもよく、第２厚さは、２－３０ｎｍ、例えば、２ｎｍ、５ｎｍ又は１５ｎｍであってもよい。
図３を参照すると、基板１０２が第１フィン１０３に指向する方向において、隣接する第１フィン１０３の対向する領域内に、誘電体層１０８と第１仕切構造１０６は、第１充填領域を囲む。本実施例において、誘電体層１０８が第１仕切構造１０６の上表面を更に覆うため、誘電体層１０８は、第１充填領域を囲み、仕事関数層１０９は、第１充填領域を満たし、第１充填領域の幅は、８－５０ｎｍであり、更に、１０－４０ｎｍ又は１２－３０ｎｍであってもよい。
第１フィン１０３の側壁のみを覆うことに比べて、仕事関数層１０９が第１充填領域を満たすことは、隣接する第１フィン１０３の対向する領域内の閾値電圧を更に大きくすることに有利であり、それによって隣接する第１フィン１０３の間のチャネル領域の拡散可能な電子の数を減少させ、記憶ユニットの信号干渉を低減させる。
他の実施例において、図４を参照すると、隣接する第１フィン１０３の対向する側壁上の仕事関数層１０９の間に隙間を有する。
仕事関数層１０９の材料は、比較的に高い仕事関数を有する窒化チタン、コバルト又はニッケルを含む。仕事関数層１０９は、単一の材料からなるものであってもよく、複数種の材料からなるものであってもよい。本実施例において、仕事関数層１０９の材料は、窒化チタンである。
仕事関数層１０９の仕事関数は、導電層１１０の仕事関数よりも大きい、導電層１１０は、ワード線とし、導電層の材料は、タングステン又は他の導電性材料を含む。
要するに、本実施例における隣接する第１フィン１０３の対向する側壁上の仕事関数層１０９の厚さは、第１フィン１０３の、隣接する第２フィン１０４に向かう側壁上の仕事関数層１０９の厚さよりも大きいことで、隣接する第１フィン１０３の対向する領域の閾値電圧が第１フィン１０３の、第２フィン１０４に向かう領域の閾値電圧よりも大きい。このように、同一の作動電圧で作動できる、チャネル領域に集まる電子の数の減少に有利であり、これによって、チャネル領域によって移動する電子の数を減少させ、更に、隣接する第１フィン１０３の間の信号干渉を減少させ、メモリの安定性を向上させる。
本願の第２実施例は、メモリを提供する。当該メモリは、前記実施例とほぼ同じであるが、主な相違点は、仕事関数層が第１仕事関数層及び第２仕事関数層を含むことである。以下、図面を参照しながら、本願の第２実施例によるメモリを詳しく説明する。説明すべきこととして、前記実施例と同じであるか又は相応する部分は、前記実施例における詳細な記述を参照してもよく、ここで説明を省略する。図５は、本願の第２実施例によるメモリの構造概略図である。
図５を参照すると、メモリは、基板２０２、基板２０２上に位置する分立する第１フィン２０３及び第２フィン２０４と、基板２０２の表面に位置する仕切構造２０５、誘電体層２０８、仕事関数層２０９及び導電層２１０を含む。仕切構造２０５は、第１仕切構造２０６と、第２仕切構造２０７とを含み、第１仕切構造２０６は、隣接する第１フィン２０３の間に位置し、第２仕切構造２０７は、第１フィン２０３と第２フィン２０４との間に位置する。誘電体層２０８は、第１フィン２０３の頂部及び仕切構造２０５によって露出される側壁表面を覆い、且つ第２フィン２０４の頂部及び仕切構造２０５によって露出される側壁表面を更に覆う。仕事関数層２０９は誘電体層２０８の表面に位置する。導電層２１０は仕事関数層２０９の表面に位置する。
本実施例において、仕事関数層２０９は、誘電体層２０８の表面全体を覆う第１仕事関数層２１１と、少なくとも２つの第１フィン２０３の対向する側壁上の第１仕事関数層２１１上に位置する第２仕事関数層２１２と、を含む。
隣接する２つの第１フィン２０３の対向する側壁上の仕事関数層２０９の厚さは、第１仕事関数層２１１と第２仕事関数層２１２の厚さの和に等しく、この厚さの和は、第１フィン２０３の、第２フィン２０４に対向する側壁上の仕事関数層２０９の厚さよりも大きいことで、隣接する第１フィン２０３の対向する領域の閾値電圧が第１フィン２０３の、第２フィン２０４に向かう領域の閾値電圧よりも大きく、更に、隣接する第１フィン２０３の間のチャネル領域の拡散可能な電子の数が比較的に少ない。従って、２つの第１フィン２０３の間の信号干渉は小さく、メモリの安定性は高い。
本実施例において、第２仕事関数層２１２は、２つの第１フィン２０３の対向する領域を満たし、即ち、第２仕事関数層２１２は、一体型構造であり、異なる第１フィン２０３を覆う分立する二層の仕事関数層ではない。そして、第２仕事関数層２１２内に隙間がない。なお、２つの第１フィン２０３の対向する領域を満たすことは、基板２０２の表面に垂直な方向における第２仕事関数層２１２の厚さが所定の要件を満たすことを更に表す。例えば、第２仕事関数層２１２の頂部表面と第１フィン２０３の頂部表面との高さの差は、所定の高さの差よりも小さい。他の実施例において、第２仕事関数層２１２は、２つの第１フィン２０３の対向する領域を満たさなくてもよい。
本実施例において、第１仕事関数層２１１の材料と第２仕事関数層２１２の材料は同じである。材料が同じであることで、境界面の間の結合力を向上させ、抵抗を更に減少させることができる。他の実施例において、第１仕事関数層の材料と第２仕事関数層の材料は、異なってもよい。
要するに、２つの隣接する第１フィン２０３の間の仕事関数層２０９の厚さは、第１仕事関数層２１１と第２仕事関数層２１２の総厚さである。厚さの増加は、隣接する第１フィン２０３の間の領域の閾値電圧を大きくする。隣接する第１フィン２０３の間のチャネル領域の拡散可能な電子の数がより少なく、信号干渉が小さい。
本願の第３実施例は、メモリの製造方法を提供する。該方法は、第１実施例によるメモリを製造するために用いられる。図６～図９は、本願の第３実施例によるメモリの製造方法における各ステップに対応する構造概略図である。
図６を参照すると、基板３０２を提供し、第１フィン３０３及び第２フィン３０４が、基板３０２上に位置して分立され、少なくとも２つの第１フィン３０３は、隣接する第２フィン３０４の間に位置し、隣接する第１フィン２０３の間の間隔は、第２フィン３０４との間隔よりも小さく、基板３０２の表面は、仕切構造３０５を有し、且つ仕切構造３０５は、第１フィン３０３の一部の側壁及び第２フィン３０４の一部の側壁を覆う。
第１仕切構造３０６の幅は、第２仕切構造３０７の幅よりも小さい。なお、エッチングローディング効果によって、エッチング面積が大きいほど、エッチング深さが大きくなる。従って、第１仕切構造３０６の深さは、第２仕切構造３０７の深さよりも小さい。
図７を参照すると、第１フィン３０３の頂部及び仕切構造３０５によって露出される側壁表面に誘電体層３０８を形成し、誘電体層３０８が第２フィン３０４の頂部及び仕切構造３０５によって露出される側壁表面を覆う。
本実施例において、誘電体層３０８は、第１仕切構造３０６と第２仕切構造３０７の上表面を更に覆う。他の実施例において、誘電体層は、第１仕切構造と第２仕切構造の上表面を覆わなくてもよい。
図８を参照すると、誘電体層３０８の表面に仕事関数層３０９を形成し、第１フィン３０３及び第２フィン３０４の配列方向に平行な方向に、少なくとも２つの第１フィン３０３の対向する側壁上の仕事関数層３０９は、第１厚さを有し、第１フィン３０３の、第２フィン３０４に向かう側壁上の仕事関数層３０９は、第２厚さを有し、且つ第１厚さは、第２厚さよりも大きい。
基板３０２が第１フィン３０３に指向する方向に沿って、隣接する第１フィン３０３の対向する領域内に、誘電体層３０８と第１仕切構造３０６は、第１充填領域を囲む。本実施例において、誘電体層３０８が第１仕切構造３０６の上表面を更に覆うため、誘電体層３０８が第１充填領域を囲む。本実施例において、仕事関数層３０９を形成するステップは、誘電体層３０８の表面全体に仕事関数層３０９を形成し、第１充填領域を満たすまで継続することを含む。堆積薄膜の被覆率を調整し、幅狭溝領域の堆積速度を幅広溝領域の堆積速度よりも高くすることで、ワンステッププロセスによって仕事関数層３０９を形成することを達成し、製造の難度を低下させることができる。
注意すべきこととして、第１重量領域における仕事関数層３０９の充填速度を速くするために、２つの第１フィン３０３の間の間隔を減少してもよい。
説明すべきこととして、仕事関数層の形成は、複数のステップによって完了してもよい。例えば、まず、隣接する第１フィンの対向する側壁に仕事関数層を単独で形成してもよく、又は、まず、第１フィンの、第２フィンに対向する側壁に仕事関数層を形成してもよい。
図９を参照すると、仕事関数層３０９の表面に導電層３１０を形成し、導電層３１０の仕事関数値は、仕事関数層３０９の仕事関数値よりも小さい。
要するに、仕事関数層３０９を製造するプロセスのステップを調整することで、隣接する第１フィン３０３の対向する側壁上の仕事関数層３０９の厚さを第１フィン３０３の、第２フィン３０４に向かう側壁上の仕事関数層３０９の厚さよりも大きくすることができ、隣接する第１フィン３０３の対向する領域の閾値電圧を第１フィン３０３の、第２フィン３０４に向かう領域の閾値電圧よりも大きくすることができ、更に、隣接する第１フィン３０３の間のチャネル領域の拡散可能な電子の数が比較的に少なく、信号干渉が小さく、メモリの安定性が高い。
本願の第４実施例は、メモリの製造方法を提供する。当該方法は、第２実施例によるメモリを製造するために用いられる。第３実施例との相違点は、本実施例において、２つの第１フィンの対向する領域内に第１仕事関数層と第２仕事関数層を形成することである。図１０～図１５は、本願の第４実施例によるメモリの製造方法における各ステップに対応する構造概略図である。第３実施例と同じであるか又は相応する部分は、前記実施例における相応する記述を参照してもよく、以下では説明を省略する。
図１０を参照すると、誘電体層４０８の表面に第１仕事関数層４１１を形成する。
本実施例は、基板４０２、基板上に位置する第１フィン４０３、第２フィン４０４、仕切構造４０５、第１仕切構造４０６及び第２仕切構造４０７を提供する。上記構造の詳細な記述は、第３実施例を参照されたい。本実施例による誘電体層４０８の形成方法も第３実施例を参照されたい。ここで説明を省略する。
図１１を参照すると、第１仕事関数層４１１の表面に犠牲層４１３を形成する。
図１２を参照すると、隣接する第１フィン４０３の対向する領域内の犠牲層４１３を除去する。
図１３を参照すると、隣接する第１フィン４０３の対向する領域内の第１仕事関数層４１１の表面に第２仕事関数層４１２を形成する。本実施例において、第２仕事関数層４１２は、２つの第１フィン４０３の対向する領域を満たす。即ち、第２仕事関数層４１２は、一体型構造であり、異なる第１フィン４０３を覆う分立する二層の仕事関数層ではない。そして、第２仕事関数層４１２内に隙間がない。なお、２つの第１フィン４０３の対向する領域を満たすことは、基板４０２の表面に垂直な方向における第２仕事関数層４１２の厚さが所定の要件を満たすことを更に表す。例えば、第２仕事関数層４１２の頂部表面と第１フィン４０３の頂部表面との高さの差は、所定の高さの差よりも小さい。他の実施例において、第２仕事関数層４１２は、２つの第１フィン４０３の対向する領域を満たさなくてもよい。
図１４を参照すると、第１フィン４０３の、第２フィン４０４に対向する領域内の犠牲層４１３（図１３を参照する）を除去する。
図１５を参照すると、仕事関数層４０９の表面に導電層４１０を形成する。
要するに、仕事関数層４０９を製造するプロセスのステップを調整することで、隣接する第１フィン４０３の対向する側壁上に第１仕事関数層４１１と第２仕事関数層４１２を形成することができる。第１仕事関数層４１１と第２仕事関数層４１２の総厚さは、第１フィン４０３の、第２フィン４０４に対向する側壁上の第１仕事関数層４１１の厚さよりも大きいことで、隣接する第１フィン４０３の対向する領域の閾値電圧が、第１フィン４０３の、第２フィン４０４に向かう領域の閾値電圧よりも大きく、更に、隣接する第１フィン４０３の間のチャネル領域の拡散可能な電子の数は比較的に少なく、信号干渉が小さく、メモリの安定性が高い。
当業者であれば理解できるように、上記各実施形態は、本願を実現する具体的な実施例であり、実際の応用において、本願の精神及び範囲から逸脱することなく、形式的および詳細に様々な変更を行うことができる。当業者であれば、本願の精神及び範囲から逸脱することなく、それぞれ変更及び修正を行うことができるので、本願の保護範囲は請求項に規定された範囲に準じなければならない。

Claims (13)

  1. メモリであって、
    基板であって、前記基板上に第１フィン及び第２フィンが分立され、少なくとも２つの前記第１フィンは、隣接する前記第２フィンの間に位置し、隣接する前記第１フィンの間の間隔は、前記第１フィンと前記第２フィンとの間隔よりも小さく、前記基板の表面は、仕切構造を有し、前記仕切構造は、第１仕切構造と、第２仕切構造と、を含み、前記第１仕切構造は、隣接する前記第１フィンの間に位置し、前記第２仕切構造は、前記第１フィンと前記第２フィンとの間に位置し、誘電体層は、前記第１フィンの頂部及び前記仕切構造によって露出される側壁表面を覆い、且つ前記第２フィンの頂部及び前記仕切構造によって露出される側壁表面を更に覆う、基板と、
    仕事関数層であって、前記誘電体層の表面に位置し、且つ前記第１フィン及び前記第２フィンの配列方向に平行な方向に、前記少なくとも２つの第１フィンの対向する側壁上の前記仕事関数層は、第１厚さを有し、前記第１フィンの、前記第２フィンに向かう側壁上の前記仕事関数層は、第２厚さを有し、且つ前記第１厚さは、前記第２厚さよりも大きい、仕事関数層と、
    前記仕事関数層の表面に位置する導電層と、を備える、メモリ。
  2. 前記基板が前記第１フィンに指向する方向において、隣接する前記第１フィンの対向する領域内に、前記誘電体層と前記第１仕切構造は、第１充填領域を囲み、前記仕事関数層は、前記第１充填領域を満たす
    請求項１に記載のメモリ。
  3. 前記少なくとも２つの第１フィンの対向する側壁上の前記仕事関数層の間に隙間を有する
    請求項１に記載のメモリ。
  4. 前記仕事関数層は、前記誘電体層の表面全体を覆う第１仕事関数層と、前記少なくとも２つの第１フィンの対向する側壁上の前記第１仕事関数層上に位置する第２仕事関数層と、を含む
    請求項１に記載のメモリ。
  5. 前記第１仕事関数層の材料は、前記第２仕事関数層の材料と同じである
    請求項４に記載のメモリ。
  6. 前記第１厚さは、５－５０ｎｍであり、前記第２厚さは、２－３０ｎｍである
    請求項１に記載のメモリ。
  7. 前記第１厚さと前記第２厚さとの差は、３ｎｍ～３０ｎｍである
    請求項１に記載のメモリ。
  8. 前記仕事関数層の仕事関数は、前記導電層の仕事関数よりも大きい
    請求項１に記載のメモリ。
  9. 前記仕事関数層の材料は、窒化チタン、コバルト又はニッケルを含む
    請求項８に記載のメモリ。
  10. メモリの製造方法であって、
    基板を提供することであって、前記基板上に第１フィン及び第２フィンが分立され、少なくとも２つの前記第１フィンは、隣接する前記第２フィンの間に位置し、隣接する前記第１フィンの間の間隔は、前記第１フィンと前記第２フィンとの間隔よりも小さく、前記基板の表面は、仕切構造を有し、前記仕切構造は、第１仕切構造と、第２仕切構造と、を含み、前記第１仕切構造は、隣接する前記第１フィンの間に位置し、前記第２仕切構造は、前記第１フィンと前記第２フィンとの間に位置する、ことと、
    前記第１フィンの頂部及び前記仕切構造によって露出される側壁表面に誘電体層を形成することであって、前記誘電体層が前記第２フィンの頂部及び前記仕切構造によって露出される側壁表面を覆う、ことと、
    前記誘電体層の表面に仕事関数層を形成することであって、前記第１フィン及び前記第２フィンの配列方向に平行な方向に、前記少なくとも２つの第１フィンの対向する側壁上の前記仕事関数層は、第１厚さを有し、前記第１フィンの、前記第２フィンに向かう側壁上の前記仕事関数層は、第２厚さを有し、且つ前記第１厚さは、前記第２厚さよりも大きい、ことと、
    前記仕事関数層の表面に導電層を形成することであって、前記導電層の仕事関数値は、前記仕事関数層の仕事関数値よりも小さい、ことと、を含む、メモリの製造方法。
  11. 前記基板が前記第１フィンに指向する方向に沿って、隣接する前記第１フィンの対向する領域内に、前記誘電体層と前記第１仕切構造は、第１充填領域を囲み、前記仕事関数層を形成することは、前記誘電体層の表面全体に前記仕事関数層を形成し、前記第１充填領域を満たすまで継続することを含む
    請求項１０に記載のメモリの製造方法。
  12. 前記仕事関数層を形成することは、前記誘電体層の表面全体に第１仕事関数層を形成することと、前記少なくとも２つの第１フィンの対向する側壁上の第１仕事関数層上に位置する第２仕事関数層を形成することと、を含む
    請求項１０に記載のメモリの製造方法。
  13. 前記第２仕事関数層を形成することは、前記第１仕事関数層の表面に犠牲層を形成することと、隣接する前記第１フィンの対向する領域内の前記犠牲層を除去することと、隣接する前記第１フィンの対向する領域内の前記第１仕事関数層の表面に前記第２仕事関数層を形成することと、前記第１フィンの、前記第２フィンに対向する領域内の前記犠牲層を除去することと、を含む
    請求項１２に記載のメモリの製造方法。
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