CN111200019A - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明提供一种半导体结构及其形成方法，半导体结构的形成方法包括：提供基底，基底包括多个器件单元区域，器件单元区域包括第一区域和第二区域，第一区域形成的晶体管共用一栅极，第二区域形成的晶体管共用另一栅极；刻蚀基底，形成衬底以及多个分立于所述衬底上的鳍部；形成横跨多个鳍部的金属栅极结构，且金属栅极结构覆盖鳍部的部分顶面和部分侧壁；在形成金属栅极结构后，去除第一区域和第二区域交界处的金属栅极结构，形成第一开口；在第一开口中形成第一隔离结构。本发明中，所述鳍部上的金属栅极结构与第一隔离结构之间不存在多层结构融合后留有残留的问题，相应的，所以所述金属栅极结构对沟道的控制力强，优化了半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(Short Channel Effects，SCE)更容易发生。
因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
静态随机存取存储器(SRAM)作为一种重要的存储器件被广泛应用于数字与通讯电路设计中，其因为具有功耗小、读取速读快等优点而广泛应用于数据的存储。
发明内容
本发明实施例提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括多个器件单元区域，所述器件单元区域包括第一区域和第二区域，所述第一区域形成的晶体管共用一栅极，所述第二区域形成的晶体管共用另一栅极；刻蚀所述基底，形成衬底以及多个分立于所述衬底上的鳍部；形成横跨多个所述鳍部的金属栅极结构，且所述金属栅极结构覆盖所述鳍部的部分顶面和部分侧壁；在形成所述金属栅极结构后，去除所述第一区域和第二区域交界处的所述金属栅极结构，形成第一开口；在所述第一开口中形成第一隔离结构。
可选的，形成横跨多个所述鳍部的金属栅极结构的步骤包括：形成保形覆盖所述鳍部顶面和侧壁的界面层；在所述界面层上形成吸附层；形成吸附层后，对所述界面层进行退火处理；在退火处理后，去除所述吸附层。
可选的，所述半导体结构的形成方法还包括：在形成所述鳍部之后，形成金属栅极结构之前，在鳍部之间的衬底上形成隔离层；去除所述第一区域和第二区域交界处的金属栅极结构，形成第一开口的步骤包括：刻蚀所述金属栅极结构至露出所述隔离层，形成第一开口；或者，刻蚀所述金属栅极结构和部分厚度的所述隔离层，形成第一开口。
可选的，所述半导体结构的形成方法还包括：在形成所述金属栅极结构后，刻蚀器件单元区域交界处的所述鳍部以及所述鳍部上方的所述金属栅极结构，形成第二开口；在所述第二开口中形成第二隔离结构。
可选的，去除所述第一区域和第二区域交界处的金属栅极结构，形成第一开口的步骤中，刻蚀所述器件单元区域交界处部分厚度的所述鳍部以及所述鳍部上方的金属栅极结构，形成第三开口和位于所述第三开口下端的剩余鳍部；形成第二开口的步骤包括：在形成所述第一开口后，在所述第一开口中形成第一隔离结构前，刻蚀所述第三开口下方的所述剩余鳍部形成第二开口。
可选的，所述半导体结构的形成方法还包括：在形成第三开口之后，在形成第二开口之前，在所述第一开口中形成保护层；所述半导体结构的形成方法还包括：在形成所述第二开口之后，在所述第一开口中形成第一隔离结构之前，去除所述保护层。
可选的，所述保护层的材料为底部抗反射涂层或者氧化硅。
可选的，所述半导体结构的形成方法包括：在形成第一开口后，在所述第一开口中形成第一隔离结构前，刻蚀器件单元区域交界处的所述鳍部以及所述鳍部上方的所述金属栅极结构，形成所述第二开口；或者，在形成金属栅极结构之后，形成第一开口前，刻蚀器件单元区域交界处的所述鳍部以及所述鳍部上方的所述金属栅极结构，形成所述第二开口。
可选的，形成第二开口的步骤包括：刻蚀器件单元区域交界处的所述鳍部、所述鳍部上方的所述金属栅极结构以及所述鳍部下方的部分衬底材料，形成第二开口；或者，刻蚀器件单元区域交界处的所述鳍部，以及所述鳍部上方的所述金属栅极结构至露出衬底材料，形成第二开口。
可选的，在所述第一开口中形成第一隔离结构的步骤中，在所述第二开口中形成所述第二隔离结构。
可选的，去除所述第一区域和第二区域交界处的金属栅极结构，形成第一开口的步骤包括：所述第一开口的开口宽度为15纳米至60纳米。
相应的，本发明实施例还提供一种半导体结构，包括：衬底，所述衬底包括多个器件单元区域，所述器件单元区域包括第一区域和第二区域，所述第一区域形成的晶体管共用一栅极，所述第二区域形成的晶体管共用另一栅极；多个鳍部，分立于所述衬底上；金属栅极结构，横跨多个所述鳍部，且所述金属栅极结构覆盖所述鳍部的部分顶面和部分侧壁；第一开口，位于所述第一区域和第二区域交界处的所述金属栅极结构中。
可选的，第一隔离结构，位于所述第一开口中。
可选的，所述第一开口的宽度为15纳米至60纳米。
可选的，所述金属栅极结构包括形成在所述鳍部侧壁和顶壁上的界面层。
可选的，所述半导体结构还包括位于所述金属栅极结构与所述衬底之间的隔离层，所述第一隔离结构的底面与所述隔离层齐平，或者，所述第一隔离结构的底面位于所述隔离层中。
可选的，所述半导体结构还包括位于所述器件单元区域交界处所述金属栅极结构中的第二开口；位于所述第二开口中的第二隔离结构。
可选的，所述第二隔离结构的底面与所述衬底的顶面齐平，或者，所述第二隔离结构的底面位于所述衬底中。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例形成横跨所述鳍部的金属栅极结构，在形成金属栅极结构之后，去除所述第一区域和第二区域交界处的所述金属栅极结构，形成第一开口，在所述第一开口中形成第一隔离结构。所述金属栅极结构为多层结构，所述第一隔离结构形成于金属栅极结构之后，因此所述第一隔离结构的侧壁上没有形成所述多层结构，因此，所述第一隔离结构与所述金属栅极结构之间留有较大的空间，不容易造成第一隔离结构和金属栅极结构上多层结构相接触的问题，进而不容易引起多层结构相融合造成的残留问题。此外，退火处理一般发生在形成金属栅极结构的过程中，也就是说，在第一隔离结构形成之前就已经完成了退火处理，所述鳍部上的金属栅极结构与第一隔离结构之间不存在多层结构融合后留有残留的问题，相应的，所述金属栅极结构的性能不容易受到残留问题的影响，所以所述金属栅极结构对沟道的控制力强，优化了半导体结构的电学性能。
可选方案中，形成金属栅极结构的步骤包括形成保形覆盖所述鳍部顶面和侧壁的界面层，在所述界面层上形成吸附层；形成吸附层后，对所述界面层进行退火处理；在退火处理后，去除所述吸附层。因为所述鳍部间的间距较大，相邻鳍部上的吸附层不会相接触，因此在退火过程中，相邻鳍部上的吸附层在退火过程中不存在融合的情况，在退火处理后，所述吸附层易被去除，相应的，所述金属栅极结构对沟道的控制力强，优化了半导体结构的电学性能。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图12是本发明实施例半导体结构的形成方法一实施例中个步骤对应的结构示意图。
具体实施方式
由背景技术可知，FinFET器件的尺寸越来越小，器件中各单元隔离效果差，使得FinFET器件性能下降，现结合一种半导体结构的形成方法分析半导体结构的电学性能有待改善的原因。
参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。此处半导体结构为静态随机存取存储器。
所述静态随机存取存储器包括多个SRAM单元，每个SRAM单元包括六个MOS管(即具有6T结构)，其中上拉晶体管(PU)和传送门晶体管(PG)通常为NMOS，下拉晶体管(PD)为PMOS，一对PU和PD构成CMOS反相器。为了降低SRAM单元占用的芯片面积，通常PU、PD和PG的数量关系为PU:PD:PG＝1:1:1。
如图1和图2所示，图1为静态随机存取存储器(SRAM)的结构示意图，图2为图1中A-A方向的剖视图，所述静态随机存取存储器包括相互隔离的第一区域和第二区域，6T结构的静态随机存取存储器(SRAM)包括六个MOS管，所述MOS管均为FinFET器件，其中，所述第一鳍部1、第二鳍部2和第三鳍部3位于第一区域；第四鳍部4、第五鳍部5和第六鳍部6位于第二区域；伪栅结构7横跨所述第一区域和第二区域，具体的，所述伪栅结构7横跨第一鳍部1、第二鳍部2、第三鳍部3和第四鳍部4，且所述伪栅结构7覆盖所述第一鳍部1、第二鳍部2、第三鳍部3和第四鳍部4的部分顶面和侧壁。
如图3所示，去除所述第一区域和第二区域交界处的伪栅结构形成开口11(如图12所示)，在所述开口11中填充层间介质层8，通过形成的层间介质层8将所述第一区域和第二区域进行隔离。形成层间介质层8后去除所述伪栅结构7；形成保形覆盖所述鳍部(3和4)顶面和侧壁的界面层12(Interfacial Layer，IL)，形成界面层12后，在所述鳍部(3和4)以及所述鳍部(3和4)露出的衬底上依次形成高K介电层9和吸附层10。界面层12能够改善高k介电层9与鳍部(3和4)之间的界面特性；所述吸附层10能吸附高K介质层9和界面层12中的氧。在形成吸附层10后，对界面层12进行退火使得界面层12变得致密，在退火过程中，所述吸附层能吸附高K介质层9和界面层12中的氧，进而使界面层12不易增厚。
继续参考图3，在退火处理后，因为所述层间介质层8与所述鳍部(3和4)的间隔过小，当吸附层10保形覆盖在层间介质8和鳍部(3和4)上，相邻的吸附层10相互贴合并在退火过程中融合在一起，融合后的吸附层10较难去除，从而使得吸附层10残留在所述层间介质层8与所述鳍部(3和4)之间，使得器件的开启电压变高，驱动电流下降，栅极对沟道的控制下降。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括多个器件单元区域，所述器件单元区域包括第一区域和第二区域，所述第一区域形成的晶体管共用一栅极，所述第二区域形成的晶体管共用另一栅极；刻蚀所述基底，形成衬底以及多个分立于所述衬底上的鳍部；形成横跨多个所述鳍部的金属栅极结构，且所述金属栅极结构覆盖所述鳍部的部分顶面和部分侧壁；在形成所述金属栅极结构后，去除所述第一区域和第二区域交界处的所述金属栅极结构，形成第一开口；在所述第一开口中形成第一隔离结构。
本发明实施例形成横跨所述鳍部的金属栅极结构，在形成金属栅极结构之后，去除所述第一区域和第二区域交界处的所述金属栅极结构，形成第一开口，在所述第一开口中形成第一隔离结构。所述金属栅极结构为多层结构，所述第一隔离结构形成于金属栅极结构之后，因此所述第一隔离结构的侧壁上没有形成所述多层结构，因此，所述第一隔离结构与所述金属栅极之间留有较大的空间，不容易造成第一隔离结构和金属栅极结构上多层结构相接触的问题，进而不容易引起多层结构相融合造成的残留问题。此外，退火处理一般发生在形成金属栅极结构的过程中，也就是说，在第一隔离结构形成之前就已经完成了退火处理，所述鳍部上的金属栅极结构与第一隔离结构之间不存在多层结构融合后留有残留的问题，相应的，所述金属栅极的性能不容易受到残留问题的影响，所以所述金属栅极结构对沟道的控制力强，优化了半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图12是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
所述半导体结构包括所述基底，所述基底包括多个器件单元区域，所述器件单元区域包括第一区域I和第二区域II，所述第一区域I形成的晶体管共用一栅极，所述第二区域II形成的晶体管共用另一栅极。
参考图4，刻蚀所述基底，形成衬底100以及多个分立于所述衬底100上的鳍部102。
此处鳍部102用于为后续形成横跨多个所述鳍部102的金属栅极结构的制程做准备。
本实施例中，所述鳍部102分立在所述衬底100上，所述鳍部102的材料与所述衬底100的材料相同均为硅。其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底100内还能够形成有半导体器件，例如，PMOS晶体管、CMOS晶体管、NMOS晶体管、电阻器、电容器或电感器等。
本实施例中，所述半导体结构的形成方法还包括：在形成所述鳍部102后，形成金属栅极结构之前，在所述鳍部102露出的衬底上形成隔离层101。所述隔离层101用于隔离相邻器件。
所述隔离层101的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层101的材料为氧化硅。
参考图5至图8，形成横跨多个所述鳍部102的金属栅极结构106(如图8所示)，且所述金属栅极结构106覆盖所述鳍部102的部分顶面和侧壁。
如图5所示，所述半导体结构的形成方法包括：在形成所述鳍部102后，形成横跨多个所述鳍部102的金属栅极结构前，形成横跨所述鳍部102的伪栅结构103；在形成所述伪栅结构103后，形成覆盖所述伪栅结构103的层间介质层104；形成层间介质层104后去除所述伪栅结构103。
所述伪栅结构103为后续制程中形成的金属栅极结构占据空间位置。所述伪栅结构103包括保形覆盖所述鳍部102的部分顶面和部分侧壁的伪栅氧化层，所述伪栅结构103还包括位于所述伪栅氧化层上的伪栅层。在本实施例中，所述伪栅结构103为叠层结构。其他实施例中，所述伪栅结构还可以为单层结构，即所述伪栅材料结构仅包括所述伪栅层。
具体地，形成所述伪栅结构103的步骤包括：形成保形覆盖所述鳍部102的伪栅氧化材料层后，在所述伪栅氧化材料层上形成横跨所述鳍部102的伪栅材料层；在所述伪栅材料层表面形成栅极掩膜层105。以所述栅极掩膜层105为掩膜依次刻蚀所述伪栅材料层和伪栅氧化材料层，形成伪栅氧化层和位于所述伪栅氧化层上的伪栅层，所述伪栅氧化层和伪栅层覆盖所述鳍部102的部分顶部和部分侧壁。
本实施例中，所述伪栅氧化层的材料为氧化硅。其他实施例中，所述伪栅氧化层的材料还可以为氮氧化硅。
本实施例中，所述伪栅层的材料为多晶硅。其他实施例中，所述伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
需要说明的是，形成所述伪栅结构103后，保留位于所述伪栅结构103顶部的所述栅极掩膜层105。所述栅极掩膜层105的材料为氮化硅，所述栅极掩膜层105用于在后续工艺过程中对所述伪栅结构103顶部起到保护作用。
所述层间介质层104用于隔离相邻器件。所述层间介质层104的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层104的材料为氧化硅。
所述半导体结构的形成方法包括：形成覆盖所述伪栅结构103的层间介质层104后，去除所述伪栅结构103前还步骤包括：去除栅极掩膜层105，去除所述栅极掩膜层105为后续去除所述伪栅结构103做准备。
形成层间介质层104之后去除所述伪栅结构103，为后续形成所述金属栅极结构的提供空间。
如图6至图7所示，形成金属栅极结构的步骤包括：形成保形覆盖所述鳍部102顶面和侧壁的界面层110，在所述界面层110上形成吸附层111，形成吸附层111后，对所述界面层110进行退火处理；在退火处理后，去除所述吸附层111。
后续在所述界面层110上形成栅介质层，所述界面层110用于改善所述鳍部102与栅介质层之间的界面特性。
本实施例中，所述界面层110的材料为氧化硅。其他实施例中，所述界面层的材料为氮化硅或氮氧化硅等。
本实施例中，所述界面层110厚度为0.7纳米至0.8纳米。
所述吸附层111用于在退火过程中吸附氧，使界面层110中的氧含量变少，进而所述界面层110在退火后变得更加致密但不易增厚。
本实施例中，所述吸附层111的材料为无定形硅。
本实施例中，形成所述吸附层111后，对所述界面层110进行退火处理。
通过所述退火处理，以提高所述界面层110的致密性。
本实施例中，所述退火处理的工艺为覆盖后热退火(Post Capping Anneal，PCA)。
其中，所述吸附层在退火处理的过程中吸附界面层111中的氧，使得界面层110变得致密但不易变厚。
如图7所示，在退火完成后，去除吸附层111。因为此时所述鳍部102间的间距较大，因此，去除吸附层111时，吸附层111的残留量减少，减少了对器件开启电压的影响，使得金属栅极结构对沟道的控制增强，优化了半导体结构的电学性能。
形成金属栅极结构的步骤还包括：在所述吸附层111和界面层110之间形成栅介质层107。所述栅介质层107在去除所述吸附层111的过程中保护所述界面层110，降低所述界面层110受损伤的概率。
所述栅介质层107用于实现后续栅极层与鳍部102之间的电隔离。需要说明的是，所述栅介质层107的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
本实施例中，所述栅介质层107的材料为HfO2。其他实施例中，所述栅介质层107的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
相应的，所述吸附层111在退火过程中吸附栅介质层107中的氧，使得所述界面层110在退火后变得更加致密但不易增厚。
如图8所示，形成所述金属栅极结构106的步骤还包括：在所述栅介质层107上形成功函数层108以及位于所述功函数层108上的栅极层109。
本实施例中，所述金属栅极结构106形成在原先伪栅结构103(如图5所示)的位置处，所述金属栅极结构106横跨第一区域I和第二区域II中的多个所述鳍部102。
所述栅极层109作为电极，用于实现与外部电路的电连接。在本实施例中，所述栅极层109的材料为镁钨合金。其他实施例中，所述金属栅极结构的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
所述功函数层108用于调节金属栅极的功函数。当所述半导体结构为PMOS时，所述功函数层108的材料为TiN、TaN、TiSiN或者TaSiN，使得PMOS的功函数降低，使得金属栅极的阈值电压提高；当所述半导体结构为NMOS时，所述功函数层108的材料为TiAl、TiC或TiCAl，使得金属栅极的阈值电压降低。
参考图9至图11，在形成金属栅极结构106后，去除所述第一区域I和第二区域II交界处的金属栅极结构106，形成第一开口112(如图9所示)。所述第一开口112使所述金属栅极结构106在第一区域I和第二区域II的交界处断开，所述第一开口112用于为后续填充第一隔离结构提供空间。
如图9所示，去除所述第一区域I和第二区域II交界处的金属栅极结构106，形成第一开口112的步骤包括：刻蚀所述金属栅极结构106至露出所述隔离层101，形成第一开口112，也就是说，所述第一开口112的底部为隔离层101的表面；或者，刻蚀所述金属栅极结构106和部分厚度的所述隔离层101，形成第一开口112，也就是说，所述第一开口112的底部位于所述隔离层101中。因此，所述金属栅极结构106在第一区域I和第二区域II的交界处的第一开口112处被断开，从而使位于第一区域I的晶体管共用一栅极结构，位于第二区域II的晶体管共用另一栅极结构。
本实施例中，采用干法刻蚀工艺形成第一开口112，具体的工艺参数包括：刻蚀气体为四氟甲烷，其流量为10sccm至500sccm，六氟化硫的流量为20sccm至300sccm，氯气的流量为1sccm至900sccm，等离子体功率为100至500W，腔室压强为1至350mTorr。
本实施例中，所述第一开口112的尺寸不宜过大也不宜过小，如果所述第一开口112尺寸过大，易误刻蚀所述鳍部102；如果所述第一开口112尺寸过小，增加隔离材料填充的难度。相应地，所述第一开口112的尺寸为15纳米至60纳米。
如图10至图11，所述半导体结构的形成方法还包括：在形成所述金属栅极结构109后，刻蚀器件单元区域交界处的所述鳍部102以及所述鳍部102上方的所述金属栅极结构109，形成第二开口115(如图10所示)。
具体的，如图9所示，在去除所述第一区域I和第二区域II交界处的金属栅极结构106以形成第一开口112的步骤中，还刻蚀所述器件单元区域交界处的部分厚度的所述鳍部102以及所述鳍部102上方的金属栅极结构106，形成第三开口113和位于所述第三开口113下端的剩余鳍部114。
所述第三开口113为后续制程中形成第二开口做准备，所述第二开口称为单扩散中断(Single Diffusion Break，SDB)开口，所述第二开口用于器件单元区域间的隔离。
本实施例中，采用干法刻蚀工艺形成所述第三开口113，具体的工艺参数包括：刻蚀气体为甲烷，其流量为8至500sccm，三氟甲烷的流量为30至200sccm，等离子体功率为100至1300W，电压为80至500V，反应时间为4至500秒，腔室压强为10至2000mTorr。
需要说明的是，所述第一开口112和第三开口113是在同一步骤中形成的，可以减小工艺成本和工艺时间。
具体地，形成第二开口115的步骤包括：在形成所述第一开口112后，刻蚀所述第三开口113(如图9所示)下方的剩余鳍部114(如图9所示)形成第二开口115。所述第二开口115用于为后续制程中，填充第二隔离结构提供空间。
需要说明的是，所述第二开口115的尺寸不宜过大也不宜过小，如果第二开口115的尺寸过大，易误刻蚀所述鳍部102；如果第二开口115尺寸过小，后续制程中在所述第二开口115中填充第二隔离结构时存在困难。相应地，所述第二开口115的尺寸为20纳米至70纳米。
需要说明的是，形成所述第二开口115的步骤包括：刻蚀器件单元区域交界处的所述鳍部102、所述鳍部102上方的所述金属栅极结构106以及所述鳍部102下方的部分衬底100材料，形成第二开口115，也就是说，所述第二开口115的底面低于所述衬底100的表面；或者，刻蚀器件单元区域交界处的所述鳍部102，以及所述鳍部102上方的所述金属栅极结构106至露出衬底100材料，形成第二开口115，也就是说，所述第二开口115的底面位于所述衬底100的表面上。
请继续参考图10至图11，所述半导体结构的形成方法还包括：在形成第三开口113(如图9所示)后，在形成第二开口115前，在所述第一开口112中形成保护层116(如图10所示)。所述保护层116用于刻蚀所述第三开口113底面的材料形成第二开口115的过程中，保护第一开口112。
在本实施例中，所述保护层116的材料为底部抗反射涂层。其他实施例中，所述保护层的材料还可以为氧化硅。
所述半导体结构的形成方法还包括：在形成所述第二开口115后，去除所述保护层116。去除所述保护层116为后续制程中形成填充第一开口112的第一隔离结构做准备。
具体地，采用湿法刻蚀工艺去除所述保护层116。
参考图12，在所述第一开口112中形成第一隔离结构117。所述第一隔离结构117将金属栅极结构106在第一区域I和第二区域II的交界处断开。
本实施例中，采用可流动的化学气相沉积(Flowable Chemical VaporDeposition，FCVD)形成所述第一隔离结构117。具体的工艺参数包括：正硅酸乙酯(TEOS)和氧气的混合气体，流量为100sccm至8000sccm，工艺温度可在300至500℃，腔室压强为3至200Torr。
需要说明的是，在所述第一开口112中形成第一隔离结构117的步骤中，在所述第二开口115中形成第二隔离结构118。所述第二隔离结构118用于将不同的器件单元区域分隔开。
本实施例中，所述第一隔离结构117和第二隔离结构118的材料为氧化硅。其他实施例中，所述第一隔离结构117和第二隔离结构118还可以为氮化硅或氮氧化硅。
本实施例中，所述第一隔离结构117和第二隔离结构118的材料相同。其他实施例中，所述第一隔离结构117和第二隔离结构118的材料还可以不相同。
本实施例中，所述第二开口115(如图11)为分步骤刻蚀完成。其他实施例中，所述第二开口还可以在一个步骤中形成。
例如：所述半导体结构的形成方法包括：在形成第一开口后，在所述第一开口中形成第一隔离结构前，刻蚀器件单元区域交界处的所述鳍部以及所述鳍部上方的所述金属栅极结构，形成第二开口。
或者，
所述半导体结构的形成方法包括：在形成第一开口前，刻蚀器件单元区域交界处的所述鳍部以及所述鳍部上方的所述金属栅极结构，形成第二开口。
本发明实施形成的所述金属栅极结构106横跨所述鳍部102，去除所述第一区域I和第二区域II交界处的所述金属栅极结构106，形成第一开口112，在所述第一开口112中形成第一隔离结构117。所述金属栅极结构106为多层结构，所述第一隔离结构117形成于金属栅极结构106之后，因此所述第一隔离结构117的侧壁上没有形成所述多层结构，因此，所述第一隔离结构117与所述金属栅极结构106之间留有较大的空间，不容易造成第一隔离结构117和金属栅极结构106上多层结构相接触的问题，进而不容易引起多层结构相融合造成的残留问题。此外，退火处理一般发生在形成金属栅极结构106的过程中，也就是说，在第一隔离结构117形成之前就已经完成了退火处理，所述鳍部102上的金属栅极结构106与第一隔离结构117之间不存在多层结构融合后留有残留的问题，相应的，所述金属栅极结构106的性能不容易受到残留问题的影响，所以所述金属栅极结构106对沟道的控制力强，优化了半导体结构的电学性能。
本发明实施例形成的所述第一开口112位于所述器件单元区域中所述第一区域I和第二区域II的交界处，在所述第一开口112中填充的所述第一隔离结构117实现了第一区域I和第二区域II中的金属栅极结构的隔离，避免了漏电流的现象，优化了半导体结构的性能。
本发明实施例还提供一种半导体结构。参考图11至图12，示出了本发明实施例半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底100，所述衬底100包括多个器件单元区域，所述器件单元区域包括第一区域I和第二区域II，所述第一区域I形成的晶体管共用一栅极，所述第二区域II形成的晶体管共用另一栅极；多个鳍部102，分立于所述衬底100上；金属栅极结构106，横跨多个所述鳍部102，且所述金属栅极结构106覆盖所述鳍部102的部分顶面和部分侧壁；第一开口112(如图11所示)，位于所述第一区域I和第二区域II交界处的所述金属栅极结构106中。
本实施例中，所述鳍部102分立在所述衬底100上，所述鳍部102的材料与所述衬底100的材料相同均为硅。其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底100内还能够形成有半导体器件，例如，PMOS晶体管、CMOS晶体管、NMOS晶体管、电阻器、电容器或电感器等。
本实施例中，金属栅极结构106包括：位于所述鳍部102顶壁和侧壁的界面层110、位于所述界面层110上的栅介质层107、位于所述栅介质层107上的功函数层108以及位于所述功函数层108上的栅极层109。
所述界面层110位于所述鳍部102与栅介质层107之间，界面层110的作用是改善栅介质层107与鳍部102之间的界面特性。
所述栅介质层107用于实现栅极层109与鳍部102之间的电隔离。需要说明的是，所述栅介质层107的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
本实施例中，所述栅介质层107的材料为HfO2。其他实施例中，所述栅介质层107的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
所述栅极层109为金属栅极，栅极层109作为电极，用于实现与外部电路的电连接，在本实施例中，所述栅极层109的材料为镁钨合金。其他实施例中，所述金属栅极结构的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
所述功函数层108用于调节栅极层109的功函数。当半导体结构为PMOS时，所述功函数层108的材料为TiN、TaN、TiSiN或者TaSiN，使得PMOS的功函数降低，使得金属栅极的阈值电压提高；当所述半导体结构为NMOS时，所述功函数层108的材料为TiAl、TiC或TiCAl，使得金属栅极的阈值电压降低。
本实施例中，所述界面层110的材料为氧化硅。其他实施例中，所述界面层的材料为氮化硅或氮氧化硅等。
本实施例中，所述第一开口112的尺寸不宜过大也不宜过小，如果第一开口112过大，所述鳍部102易形成不必要的损伤；如果所述第一开口112尺寸过小，增加隔离材料填充的难度。相应地，所述第一开口112的尺寸为15纳米至60纳米。
所述半导体结构还包括：第一隔离结构117(如图12所示)，位于所述第一开口112中。所述第一隔离结构117用于将金属栅极结构106在器件单元区域中的第一区域I和第二区域II的交界处分隔开。
所述半导体结构还包括位于所述金属栅极结构106与所述衬底100之间的隔离层101，所述第一开口112的底面位于所述隔离层101与所述金属栅极结构106的交界面上，或者低于所述隔离层101与所述金属栅极结构106的交接面。
所述半导体结构还包括：第二开口115，位于所述器件单元区域交界处；第二隔离结构118，位于所述第二开口115中。所述第二隔离结构118用于将金属栅极结构106在不同的器件单元区域的交界处分隔开。
本实施例中，所述第二隔离结构118的底面位于所述衬底100的顶面上，或者低于所述衬底100的顶面
本实施例中，所述第二开口115的尺寸不宜过大也不宜过小，如果第二开口115的尺寸过大，所述鳍部102易形成不必要的损伤；如果第二开口115尺寸过小，在所述第二开口115中填充第二隔离结构118时存在困难。相应地，所述第二开口115的尺寸为20纳米至70纳米。
本发明实施例形成的所述金属栅极结构106横跨所述鳍部102，所述第一隔离结构117位于所述第一区域I和第二区域II交界处的所述金属栅极结构106中。所述金属栅极结构106为多层结构，按照半导体结构的形成方法，所述第一隔离结构117形成于金属栅极结构106之后，因此所述第一隔离结构117的侧壁上没有形成所述多层结构，因此，所述第一隔离结构117与所述金属栅极结构106之间留有较大的空间，不容易造成第一隔离结构117和金属栅极结构106上多层结构相接触的问题，进而不容易引起多层结构相融合造成的残留问题。此外，退火处理一般发生在形成金属栅极结构106的过程中，也就是说，在第一隔离结构117形成之前就已经完成了退火处理，所述鳍部102上的金属栅极结构106与第一隔离结构117之间不存在多层结构融合后留有残留的问题，相应的，所述金属栅极结构106的性能不容易受到残留问题的影响，所以所述金属栅极结构106对沟道的控制力强，优化了半导体结构的电学性能。
本发明实施例形成的所述第一开口112位于所述器件单元区域中所述第一区域I和第二区域II的交界处，在所述第一开口112中填充的所述第一隔离结构117实现了第一区域I和第二区域II中的金属栅极结构106的隔离，避免了漏电流的现象，优化了半导体结构的性能。
本实施例所述半导体结构可以采用前述实施例所述的形成方法形成，也可以采用其他形成方法形成。本实施例中，对所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括多个器件单元区域，所述器件单元区域包括第一区域和第二区域，所述第一区域形成的晶体管共用一栅极，所述第二区域形成的晶体管共用另一栅极；
刻蚀所述基底，形成衬底以及多个分立于所述衬底上的鳍部；
形成横跨多个所述鳍部的金属栅极结构，且所述金属栅极结构覆盖所述鳍部的部分顶面和部分侧壁；
在形成所述金属栅极结构后，去除所述第一区域和第二区域交界处的所述金属栅极结构，形成第一开口；
在所述第一开口中形成第一隔离结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，
形成横跨多个所述鳍部的金属栅极结构的步骤包括：形成保形覆盖所述鳍部顶面和侧壁的界面层；
在所述界面层上形成吸附层；
形成吸附层后，对所述界面层进行退火处理；
在退火处理后，去除所述吸附层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述鳍部之后，形成金属栅极结构之前，在鳍部之间的衬底上形成隔离层；
去除所述第一区域和第二区域交界处的金属栅极结构，形成第一开口的步骤包括：刻蚀所述金属栅极结构至露出所述隔离层，形成第一开口；
或者，
刻蚀所述金属栅极结构和部分厚度的所述隔离层，形成第一开口。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述金属栅极结构后，刻蚀器件单元区域交界处的所述鳍部以及所述鳍部上方的所述金属栅极结构，形成第二开口；在所述第二开口中形成第二隔离结构。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，去除所述第一区域和第二区域交界处的金属栅极结构，形成第一开口的步骤中，刻蚀所述器件单元区域交界处部分厚度的所述鳍部以及所述鳍部上方的金属栅极结构，形成第三开口和位于所述第三开口下端的剩余鳍部；
形成第二开口的步骤包括：在形成所述第一开口后，在所述第一开口中形成第一隔离结构前，刻蚀所述第三开口下方的所述剩余鳍部形成第二开口。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成第三开口之后，在形成第二开口之前，在所述第一开口中形成保护层；
所述半导体结构的形成方法还包括：在形成所述第二开口之后，在所述第一开口中形成第一隔离结构之前，去除所述保护层。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述保护层的材料为底部抗反射涂层或者氧化硅。
8.如权利要求4所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法包括：在形成第一开口后，在所述第一开口中形成第一隔离结构前，刻蚀器件单元区域交界处的所述鳍部以及所述鳍部上方的所述金属栅极结构，形成所述第二开口；
或者，
在形成金属栅极结构之后，形成第一开口前，刻蚀器件单元区域交界处的所述鳍部以及所述鳍部上方的所述金属栅极结构，形成所述第二开口。
9.如权利要求4所述的半导体结构的形成方法，其特征在于，形成第二开口的步骤包括：刻蚀器件单元区域交界处的所述鳍部、所述鳍部上方的所述金属栅极结构以及所述鳍部下方的部分衬底材料，形成第二开口；
或者，
刻蚀器件单元区域交界处的所述鳍部，以及所述鳍部上方的所述金属栅极结构至露出衬底材料，形成第二开口。
10.如权利要求4所述的半导体结构的形成方法，其特征在于，在所述第一开口中形成第一隔离结构的步骤中，在所述第二开口中形成所述第二隔离结构。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述第一区域和第二区域交界处的金属栅极结构，形成第一开口的步骤包括：所述第一开口的开口宽度为15纳米至60纳米。
12.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括多个器件单元区域，所述器件单元区域包括第一区域和第二区域，所述第一区域形成的晶体管共用一栅极，所述第二区域形成的晶体管共用另一栅极；
多个鳍部，分立于所述衬底上；
金属栅极结构，横跨多个所述鳍部，且所述金属栅极结构覆盖所述鳍部的部分顶面和部分侧壁；
第一开口，位于所述第一区域和第二区域交界处的所述金属栅极结构中。
13.如权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括：第一隔离结构，位于所述第一开口中。
14.如权利要求12所述的半导体结构，其特征在于，所述第一开口的宽度为15纳米至60纳米。
15.如权利要求12所述的半导体结构，其特征在于，所述金属栅极结构包括形成在所述鳍部侧壁和顶壁上的界面层。
16.如权利要求13所述的半导体结构，其特征在于，所述半导体结构还包括位于所述金属栅极结构与所述衬底之间的隔离层，所述第一隔离结构的底面与所述隔离层齐平，或者，所述第一隔离结构的底面位于所述隔离层中。
17.如权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括位于所述器件单元区域交界处所述金属栅极结构中的第二开口；
位于所述第二开口中的第二隔离结构。
18.如权利要求17所述的半导体结构，其特征在于，所述第二隔离结构的底面与所述衬底的顶面齐平，或者，所述第二隔离结构的底面位于所述衬底中。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022028161A1 (zh) * 2020-08-06 2022-02-10 长鑫存储技术有限公司 存储器和存储器的制备方法
US11882689B2 (en) 2020-08-06 2024-01-23 Changxin Memory Technologies, Inc. Memory and manufacturing method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106847696A (zh) * 2015-12-07 2017-06-13 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
CN107516631A (zh) * 2016-06-15 2017-12-26 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US9899267B1 (en) * 2016-11-23 2018-02-20 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
CN108074869A (zh) * 2016-11-14 2018-05-25 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106847696A (zh) * 2015-12-07 2017-06-13 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
CN107516631A (zh) * 2016-06-15 2017-12-26 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN108074869A (zh) * 2016-11-14 2018-05-25 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
US9899267B1 (en) * 2016-11-23 2018-02-20 United Microelectronics Corp. Semiconductor device and manufacturing method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022028161A1 (zh) * 2020-08-06 2022-02-10 长鑫存储技术有限公司 存储器和存储器的制备方法
US11882689B2 (en) 2020-08-06 2024-01-23 Changxin Memory Technologies, Inc. Memory and manufacturing method thereof

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