KR20050071144A - 엠아이엠 캐패시터를 갖는 반도체 소자의제조방법 - Google Patents

엠아이엠 캐패시터를 갖는 반도체 소자의제조방법 Download PDF

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KR20050071144A
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Abstract

본 발명은 MIM 캐패시터를 갖는 반도체 소자의 제조방법에 관한 것으로, 보다 자세하게는 종래의 듀얼다마신 공정을 이용한 평판형 전극구조의 MIM 캐패시터 제조공정을 단순화함으로써 소자의 신뢰성을 높이고 제조단가를 낮추는 방법에 관한 것이다. 또한 본 발명은 캐패시터 상부전극과 연결되는 컨택 플러그(contact plug)를 복수개로 형성함으로써 후속 CMP 공정시 발생하는 디싱 문제를 방지할 수 있는 방법에 관한 것이다.
본 발명의 MIM 캐패시터를 갖는 반도체 소자의 제조방법은 소정의 구조물이 형성된 반도체 기판; 상기 반도체 기판에 하부 배선용 제 1 전도체를 형성하는 단계; 상기 제 1 전도체의 상부에 제 2 절연막과 제 3 절연막을 개재하여 제 1 듀얼다마신 공정을 진행하는 단계; 상기 제 1 듀얼다마신 공정에 의해 형성된 복수개의 비아홀에 제 2 전도체의 캐패시터 하부전극용 컨택 플러그와 하부 배선용 컨택 플러그를 형성하는 단계; 상기 캐패시터 하부전극용 컨택 플러그의 상부에 MIM 캐패시터를 형성하는 단계; 상기 캐패시터를 포함한 상부 전면에 제 4 절연막과 제 5 절연막을 개재하여 제 2 듀얼다마신 공정을 진행하는 단계; 및 상기 제 2 듀얼다마신 공정에 의해 형성된 복수개의 비아홀에 제 3 전도체의 캐패시터 상부전극용 컨택 플러그와 바이어스 인가 패드용 컨택 플러그를 형성하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 MIM 캐패시터를 갖는 반도체 소자의 제조방법은 종래의 듀얼다마신 공정을 이용한 평판형 전극구조의 MIM 캐패시터 제조공정을 단순화함으로써 소자의 신뢰성을 높이고 제조단가를 낮추는 효과가 있다. 또한 본 발명은 캐패시터 상부전극과 연결되는 컨택 플러그를 복수개로 형성함으로써 후속 CMP 공정시 발생하는 디싱 문제를 방지할 수 있는 효과가 있다.

Description

엠아이엠 캐패시터를 갖는 반도체 소자의 제조방법 {Method for fabricating semiconductor device with MIM capacitor}
본 발명은 MIM(Metal-Insulator-Metal) 캐패시터(capacitor)를 갖는 반도체 소자의 제조방법에 관한 것으로, 보다 자세하게는 종래의 듀얼다마신(dual-damascene) 공정을 이용한 평판형(planar) 전극구조의 MIM 캐패시터 제조공정을 단순화함으로써 소자의 신뢰성을 높이고 제조단가를 낮추는 방법에 관한 것이다. 또한 본 발명은 캐패시터 상부전극과 연결되는 컨택 플러그(contact plug)를 복수개로 형성함으로써 후속 CMP(chemical mechanical polish) 공정시 발생하는 디싱(dishing) 문제를 방지할 수 있는 방법에 관한 것이다.
최근 들어 등장하고 있는 복합 반도체 소자(MML:Merged Memory Logic)는 한 칩(chip)내에 메모리 셀(cell) 어레이(array)부, 예컨대 DRAM(Dynamic Random Access Memory)과 아날로그 또는 주변회로가 함께 집적화된 소자이다. 이러한 복합 반도체 소자의 등장으로 인해 멀티미디어 기능이 크게 향상되어 종전보다 반도체 소자의 고집적화 및 고속화를 효과적으로 달성할 수 있게 되었다. 한편, 고속 동작을 요구하는 아날로그 회로에서는 고용량의 캐패시터(capacitor)를 구현하기 위한 반도체 소자 개발이 진행중에 있다. 일반적으로, 캐패시터가 PIP(Polysilicon-Insulator-Polysilicon) 구조일 경우에는 상부전극 및 하부전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극/하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 캐패시턴스(capacitance)가 낮아지는 단점이 있다. 또한, 폴리실리콘층에 형성되는 공핍층(depletion region)으로 인하여 캐패시턴스가 낮아지고, 이에 따라 고속 및 고주파 동작에 적합하지 않은 단점이 있다. 이를 해결하기 위해 캐패시터의 구조를 MIS(Metal-Insulator-Silicon) 내지 MIM(Metal-Insulator-Metal)로 변경하게 되었는데, 그 중에서도 MIM형 커패시터는 비저항이 작고 내부에 공핍에 의한 기생 캐패시턴스(parasitic capacitance)가 없기 때문에 고성능 반도체 소자에 주로 이용되고 있다. 최근에는 알루미늄에 비하여 비저항이 낮은 구리를 사용하여 반도체 소자의 금속배선을 형성하는 기술이 도입되었고, 이에 따라 구리를 전극으로 사용한 MIM 구조의 다양한 커패시터가 제안되고 있다.
도 1a 내지 도 1b는 종래의 MIM 커패시터 및 다마신 배선 구조를 갖는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
먼저 도 1a를 참조하면, 반도체 기판(1) 상의 하부 절연막(10) 상에 상기 하부 절연막(10)과 단차가 없게 제1 금속 배선(15) 및 제2 금속 배선(20)을 형성한다. 상기 제1 금속 배선(15) 및 제2 금속 배선(20)이 형성된 결과물 상에 금속막을 형성한 다음, 이를 패터닝하여 상기 제2 금속 배선(20)의 상면에 접하는 캐패시터 하부전극(25)을 형성한다. 상기 하부전극(25)이 형성된 결과물 상에 유전막(30)을 형성한다. 상기 유전막(30) 상에 다른 금속막을 형성한 다음, 이를 패터닝하여 상기 하부전극(25)과 대응되는 위치에 캐패시터 상부전극(35)을 형성한다. 상기 상부전극(35)이 형성된 결과물 상에 층간절연막(40)을 형성한다.
다음 도 1b를 참조하면, 상기 층간절연막(40)의 상면을 평탄화한다. 다음에, 상기 층간절연막(40) 및 유전막(30)을 식각하여 상기 제1 금속 배선(15)의 상면을 노출시키는 비아홀(via hole, V1)을 형성한다. 상기 비아홀(V1)의 상부에 제1 트렌치(trench, T1)를 형성하고, 상기 상부전극(35)의 상면을 노출시키는 제2 트렌치(T2)를 형성한다. 다음에, 상기 비아홀(V1)과 제1 및 제2 트렌치(T1 , T2)에 Cu를 채워 넣고 CMP(chemical mechanical polish)하여 다마신 배선 구조(45)와 콘택 플러그(contact plug, 50)를 형성한다.
그런데, 이와 같은 종래의 기술이 가진 문제점은 다음과 같다. 캐패시터의 하부전극에 바이어스(bias)를 인가하기 위한 금속배선 공정을 추가로 진행하여야 하며, 상기 비아홀과 상부전극의 트렌치를 동시에 형성하지 못하기 때문에 공정이 복잡해진다는 문제점이 있다.
한편, 근래에는 소자의 집적도를 향상시키기 위해 금속배선을 적층하여 형성하는 방법을 택하고 있다. 상기의 적층배선은 필히 CMP 공정을 수반하고, 특히 상기 CMP 공정중에서 디싱(dishing) 문제가 심각한 결함으로 받아들여지고 있는 실정이다. 보다 자세하게 살펴보면, 상기 CMP 기술의 원리는 미세 패턴들이나 특정 물질층들이 형성되어 있는 웨이퍼 표면을 탄성의 연마패드가 형성된 연마기와 접촉시킨 상태에서 이들 사이에 연마액인 슬러리를 공급하면서, 연마기와 웨이퍼를 서로 반대방향으로 회전시키면서, 웨이퍼의 표면의 요철부분을 화학적 및 물리적으로 평탄화시키는 광역 평탄화기술이다. 이때 웨이퍼의 표면상에 형성되는 패턴의 밀도가 후속막의 CMP 공정에 큰 영향을 미치게 된다. 즉 패턴밀도가 낮은 영역이 패턴밀도가 밀한 영역에 비하여 우선적으로 연마되기 때문에 디싱이 발생하게 된다. 이것의 이유는 CMP 공정 동안에 기판과 연마패드 사이에 공급되는 슬러리량은 일정하지만 패턴밀도의 차이에 의해 패턴 상층부의 볼록부의 수가 다르고, 패턴밀도가 낮은 영역에서 상대적으로 슬러리량의 여유가 있기 때문에 CMP 공정이 많이 이루어지게 되는 것이다.
이러한 디싱이 발생된 경우 CMP 공정을 진행한 후 후속공정을 진행하기 위한 세정공정 단계에서 도전층에 대한 어택(attack) 발생의 요인이 되며, 후속공정이 층간절연막상에 도전층을 형성하는 공정인 경우 주변영역의 도전층 단락이 발생되는 문제점도 발생된다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 종래의 듀얼다마신 공정을 이용한 평판형 전극구조의 MIM 캐패시터 제조공정을 단순화함으로써 소자의 신뢰성을 높이고 제조단가를 낮추는 방법을 제공함에 본 발명의 목적이 있다.
또한 본 발명은 캐패시터 상부전극과 연결되는 컨택 플러그를 복수개로 형성함으로써 후속 CMP 공정시 발생하는 디싱 문제를 방지할 수 있는 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 소정의 구조물이 형성된 반도체 기판; 상기 반도체 기판에 하부 배선용 제 1 전도체를 형성하는 단계; 상기 제 1 전도체의 상부에 제 2 절연막과 제 3 절연막을 증착하고 다마신 공정을 진행하여 복수개의 비아홀을 형성하는 단계; 상기 다마신 공정에 의해 형성된 복수개의 비아홀에 제 2 전도체의 캐패시터 하부전극용 컨택 플러그와 하부 배선용 컨택 플러그를 형성하는 단계; 상기 캐패시터 하부전극용 컨택 플러그의 상부에 MIM 캐패시터를 형성하는 단계; 상기 캐패시터를 포함한 상부 전면에 제 4 절연막과 제 5 절연막을 증착하고 듀얼다마신 공정을 진행하여 복수개의 비아홀을 형성하는 단계; 및 상기 듀얼다마신 공정에 의해 형성된 복수개의 비아홀에 제 3 전도체의 금속을 충진하여 캐패시터 상부전극용 컨택 플러그와 바이어스 인가 패드용 컨택 플러그를 형성하는 단계로 이루어진 MIM 캐패시터를 갖는 반도체 소자의 제조방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
먼저, 도 2a는 캐패시터 하부전극에 연결되는 하부 금속배선을 형성하는 단계를 보여주는 단면도이다. 보다 자세하게는, 소정의 구조물이 형성된 실리콘 기판(미도시)의 상부에 제 1 절연막(21)을 증착하고, 상기 제 1 절연막에 제 1 전도체가 형성될 영역에 다마신 패턴을 형성하여 소정의 전도성 금속을 증착하고 CMP를 거쳐 평탄화 한다. 상기 평탄화 공정은 제 1 절연막의 상부면이 나타날 때까지 진행하여 제 1 전도체(22)를 형성한다. 상기 제 1 절연막과 제 1 전도체의 상부면에 제 2 절연막(23)과 제 3 절연막(24)를 차례로 증착하고, 제 1 마스크 패턴(25)을 형성한다. 여기서 상기 제 1 전도체는 추후 형성되는 캐패시터 하부전극에 바이어스를 인가하기 위한 캐패시터 하부 금속배선의 역할을 한다. 상기 제 2 절연막은 질화막, SiC(실리콘 카바이드) 또는 알루미늄 옥사이드를 이용하여 형성함이 바람직하다. 상기 제 3 절연막은 층간 절연막의 역할을 하는 것으로써, 일반적인 실리콘 옥사이드가 사용될 수 있다.
다음, 도 2b는 복수개의 비아홀(26)을 형성하는 단계를 보여주는 단면도이다. 상기 제 1 마스크 패턴을 식각마스크로 하여 건식식각을 행하여 복수개의 비아홀을 형성한다. 상기 복수개의 비아홀은 상기 제 1 전도체의 하부 금속배선과 캐패시터 하부전극을 연결하는 컨택 플러그(contact plug)의 역할 및 추후 설명될 패드에서 인가된 바이어스를 제 1 전도체의 하부 금속배선에 전달하기 위한 전기 배선의 역할을 한다.
다음, 도 2c는 상기 복수개의 비아홀을 절연체(27)로 매립하는 단계를 보여주는 단면도이다. 여기서 상기 절연체는 포토레지스트(photoresist, PR)임을 특징으로 한다. 우선 포토레지스틀 상기 비아홀에 형성된 구조물 전면에 스핀(spin) 코팅을 한다. 이후 상기 비아홀에 충진된 상기 포토레지스트를 250 내지 350℃의 온도에서 베이킹(baking)을 한다. 이후 에치-백(etch-back) 공정을 통해 비아홀 상부에 형성된 포토레지스트를 제거해서 절연체 매립을 완료한다. 상기의 단계는 종래의 기술과 구별되는 본 발명의 특징부로서, 포토레지스트를 경화시켜 비아홀을 채워 다마신 공정을 진행함으로써 공정 단순화 및 프로세스 컨트롤(control)을 용이하게 할 수 있는 특징을 제공한다.
다음, 도 2d는 상기 절연체가 매립된 복수개의 비아홀의 상부면에 하부 배선용 컨택 플러그의 역할을 하는 하나의 비아홀(27a)만을 개방하는 패턴(28)을 형성한다.
다음, 도 2e는 상기 패턴을 식각마스크로 하여 건식식각을 행하여 트렌치(29)를 형성하는 단계를 보여주는 단면도이다. 상기 트렌치는 상기 비아홀의 폭보다 넓음을 특징으로 한다. 상기 트렌치를 형성한 후에는 습식 식각을 행하여 상기 식각마스크로 사용된 포토레지스트를 제거하고 동시에 상기 복수개의 비아홀에 매립된 포토레지스트(27)와 제 2 절연막(23)을 제거한다.
다음, 도 2f는 금속배선이 형성되는 단계를 보여주는 단면도이다. 상기의 공정에 의해 형성된 하부 배선용 컨택 플러그 패턴과 복수개의 비아홀에 제 2 전도체의 전도성 금속을 증착하여, 하부배선용 컨택 플러그(30)와 캐패시터 하부전극용 컨택 플러그(31)을 형성한다. 상기 제 2 전도체의 전도성 금속은 TaN(탄탈륨나이트라이드) 혹은 TaN을 포함한 다층막, TiN(타이타늄나이트라이트) 혹은 TiN을 포함한 다층막, WN(텅스텐나이트라이드) 혹은 WN을 포함한 다층막으로 형성될 수 있다. 또한 상기의 TaN, TiN, WN 혹은 TaN, TiN, WN을 포함한 다층막 중의 어느 하나에 구리(Cu)를 포함하여 형성될 수 있다. 이후 CMP 공정을 진행하여 평탄화를 함으로써 금속배선 형성공정을 마무리한다.
다음, 도 2g는 캐패시터 전극을 형성하기 위한 포토레지스트 공정단계를 보여주는 단면도이다. 상기 금속배선이 형성된 구조물의 상부 전면에 캐패시터 하부전극용 금속막(32), 캐패시터 절연막(33) 그리고 캐패시터 상부전극용 금속막(34)을 순차적으로 적층한다. 이후 캐패시터가 형성될 영역을 제외한 나머지 영역을 개방하는 포토레지스트 패턴(35)을 형성한다. 상기 캐패시터 하부전극 및 상부전극용 금속막은 TaN 혹은 TiN을 포함하는 다층막으로 형성될 수 있다. 또한 상기 캐패시터 절연막은 질화막, TEOS(Tetraethoxysilane)막, 탄탈륨계 옥사이드 중의 하나로 형성될 수 있다.
다음, 도 2h는 캐패시터가 형성되는 단계를 보여주는 단면도이다. 상기 패턴을 식각마스크로 하여 건식식각을 진행하여 캐패시터 상부전극, 캐패시터 절연막 그리고 캐패시터 하부전극을 형성한다. 이후 상기 식각마스크로 사용된 포토레지스트를 제거하고 식각 정지막 역할을 하는 제 4 절연막(36)을 증착한다. 상기의 단계는 본 발명이 종래의 기술과 구별되는 또 하나의 특징부로서, 상기 캐패시터 하부전극과 캐패시터 절연막 그리고 캐패시터 상부전극이 한 번의 식각공정으로 형성됨으로써 종래의 방법에 비하여 마스크 패턴의 횟수를 줄일 수 있어 공정의 단순화에 기여할 수 있다.
다음, 도 2i는 캐패시터 상부전극용 컨택 플러그와 하부 배선과 연결되는 컨택 플러그를 형성하기 위한 듀얼다마신 패턴을 형성하는 단계를 보여주는 단면도이다. 상기 제 4 절연막 상부 전면에 층간 절연막 역할을 하는 제 5 절연막(37)을 증착한다. 이후 상부 전극용 컨택 플러그가 형성될 영역과 하부 배선과 연결되는 컨택 플러그가 형성될 영역을 개방하는 포토레지스트 패턴(38)을 형성한다. 이 때 상부전극용 컨택 플러그를 형성하기 위해 복수개의 비아홀을 형성하며, 이것은 차후 CMP가 진행될 상부전극용 바이어스 패드 하부막의 패턴 밀도를 높이기 위한 것이다. 상기 제 4 절연막은 상기 제 2 절연막과 동일한 물질을 사용하여 질화막, SiC(실리콘 카바이드) 또는 알루미늄 옥사이드를 이용하여 형성됨이 바람직하다. 또한 상기 제 5 절연막은 상기 제 3 절연막과 동일한 물질을 사용하여 일반적인 실리콘 옥사이드가 사용되어 형성될 수 있다.
다음, 도 2j는 상기 공정에 의해 형성된 하부 배선과 연결되는 컨택 플러그와 복수개의 비아홀을 절연체로 매립하는 단계를 보여주는 단면도이다. 상기의 포토레지스트 패턴을 그대로 유지한 채 그 상부에 포토레지스트를 추가로 코팅하여 상기 복수개의 비아홀을 매립한다. 이후 250 내지 350℃의 온도에서 상기 포토레지스트를 경화시키고, 에치-백 공정을 통해 평탄화시킨다. 즉 상기 절연체는 포토레지스트로 구성됨을 특징으로 한다.
다음, 도 2k는 캐패시터 상부 전극용 바이어스 인가 패드와 하부 배선용 컨택 플러그의 트렌치를 형성하기 위한 패턴을 형성하는 단계를 보여주는 단면도이다.
다음, 도 2l은 상기 패턴을 식각마스크로 하여 일정시간 동안 건식식각을 진행하여 상부 전극용 바이어스 인가 패드와 하부 배선용 컨택 플러그의 트렌치 형성한다. 이때 상기 식각마스크로 사용하였던 포토레지스트와 상기 복수개의 비아홀을 채우고 있었던 포토레지스트도 동시에 제거한다. 이후 습식식각을 이용하여 복수개의 비아홀 바닥면에 노출된 제 4 절연막을 제거하고, 캐패시터 상부전극과 하부 배선용 컨택플러그를 개방한다.
다음, 도 2m은 제 3 전도체를 증착하고, CMP 공정을 진행하여 캐패시터 상부전극용 바이어스 인가 패드(43)와 하부 배선과 연결되는 컨택 플러그(42)를 형성한 단계를 보여주는 단면도이다. 여기서 상기 하부 배선과 연결되는 컨택 플러그는 캐패시터 하부전극과 연결되어 추후 하부전극에 바이어스를 인가하는 패드와의 전기 도선의 역할을 하게 된다. 상기 제 3 전도체용 금속은 제 2 전도체용 금속과 동일한 물질을 사용하여 TaN 혹은 TaN을 포함한 다층막, TiN 혹은 TiN을 포함한 다층막, WN 혹은 WN을 포함한 다층막으로 형성될 수 있다. 또한 상기의 TaN, TiN, WN 혹은 TaN, TiN, WN을 포함한 다층막 중의 어느 하나에 Cu를 포함하여 형성될 수 있다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 MIM 캐패시터를 갖는 반도체 소자의 제조방법은 종래의 듀얼다마신 공정을 이용한 평판형 전극구조의 MIM 캐패시터 제조공정을 단순화함으로써 소자의 신뢰성을 높이고 제조단가를 낮추는 효과가 있다.
또한 본 발명은 캐패시터 상부전극과 연결되는 컨택 플러그를 복수개로 형성함으로써 후속 CMP 공정시 발생하는 디싱 문제를 방지할 수 있는 효과가 있다.
도 1a 내지 도 1b는 종래기술에 의한 듀얼다마신 구조의 MIM 캐패시터 제조 방법을 보여주는 단면도.
도 2a 내지 도 2m은 본 발명에 의한 듀얼다마신 구조의 MIM 캐패시터 제조 방법을 보여주는 단면도.

Claims (11)

  1. MIM 캐패시터를 갖는 반도체 소자의 제조방법에 있어서,
    소정의 구조물이 형성된 반도체 기판;
    상기 반도체 기판에 하부 배선용 제 1 전도체를 형성하는 단계;
    상기 제 1 전도체의 상부에 제 2 절연막과 제 3 절연막을 증착하고 다마신 공정을 진행하여 복수개의 비아홀을 형성하는 단계;
    상기 다마신 공정에 의해 형성된 복수개의 비아홀에 제 2 전도체의 캐패시터 하부 전극용 컨택 플러그와 하부 배선용 컨택 플러그를 형성하는 단계;
    상기 캐패시터 하부 전극용 컨택 플러그의 상부에 MIM 캐패시터를 형성하는 단계;
    상기 캐패시터를 포함한 상부 전면에 제 4 절연막과 제 5 절연막을 증착하고 듀얼다마신 공정을 진행하여 복수개의 비아홀을 형성하는 단계; 및
    상기 듀얼다마신 공정에 의해 형성된 복수개의 비아홀에 제 3 전도체의 금속을 충진하여 캐패시터 상부 전극용 바이어스 인가 패드와 하부 배선용 컨택 플러그를 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 MIM 캐패시터를 갖는 반도체 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 하부 배선용 제 1 전도체를 형성하는 단계는
    소정의 구조물이 형성된 반도체 기판에 제 1 절연막을 적층하는 단계;
    상기 제 1 절연막에 제 1 전도체가 형성될 영역을 패턴하는 단계;
    상기 패턴을 식각마스크로 하여 건식식각을 진행하여 트렌치를 형성하는 단계;
    상기 트렌치에 제 1 전도체를 증착하는 단계; 및
    상기 제 1 전도체를 CMP 공정으로 평탄화하는 단계
    를 포함하여 이루어짐을 특징으로 하는 MIM 캐패시터를 갖는 반도체 소자의 제조방법.
  3. 제 1항에 있어서,
    상기 다마신 공정은
    상기 제 3 절연막에 복수개의 비아홀을 형성하는 단계;
    상기 복수개의 비아홀에 포토레지스트를 코팅하여 경화시키는 단계;
    상기 포토레지스트가 매립된 비아홀의 상부에 하부 배선용 컨택 플러그 역할을 하는 하나의 비아홀 영역만을 개방하는 패턴을 형성하는 단계;
    상기 패턴을 식각마스크로 하여 상기 하나의 비아홀에 트렌치를 형성하는 단계;
    상기 식각마스크로 사용하였던 포토레지스트 패턴을 제거하고 동시에 상기 복수개의 비아홀에 매립된 포토레지스트를 제거하는 단계; 및
    상기 복수개의 비아홀 바닥면에 노출된 상기 제 2 절연막을 제거하는 단계
    를 포함하여 이루어짐을 특징으로 하는 MIM 캐패시터를 갖는 반도체 소자의 제조방법.
  4. 제 1항에 있어서,
    상기 MIM 캐패시터를 형성하는 단계는
    캐패시터 하부 전극용 금속막, 캐패시터 절연막, 캐패시터 상부 전극용 금속막을 순차적으로 적층하는 단계;
    상기 상부전극용 금속막의 상부에 캐패시터가 형성될 영역을 제외한 나머지 영역을 개방하는 패턴을 형성하는 단계; 및
    상기 패턴을 식각마스크로 하여 상기 상부 전극용 금속막, 캐패시터 절연막 및 하부 전극용 금속막을 동시에 식각하는 단계
    를 포함하여 이루어짐을 특징으로 하는 MIM 캐패시터를 갖는 반도체 소자의 제조방법.
  5. 제 1항에 있어서,
    상기 듀얼다마신 공정은
    상기 제 5 절연막에 복수개의 비아홀을 형성하는 단계;
    상기 복수개의 비아홀에 포토레지스트를 코팅하여 경화시키는 단계;
    상기 포토레지스트가 매립된 비아홀의 상부에 트렌치가 형성될 영역을 개방하는 패턴을 형성하는 단계;
    상기 패턴을 식각마스크로 하여 상기 상부 전극용 바이어스 패드와 하부 배선용 컨택 플러그의 트렌치를 형성하는 단계;
    상기 식각마스크로 사용하였던 포토레지스트 패턴을 제거하고 동시에 상기 복수개의 비아홀에 매립된 포토레지스트를 제거하는 단계; 및
    상기 복수개의 비아홀 바닥면에 노출된 상기 제 4 절연막을 제거하는 단계
    를 포함하여 이루어짐을 특징으로 하는 MIM 캐패시터를 갖는 반도체 소자의 제조방법.
  6. 제 1항에 있어서,
    상기 제 2 절연막과 제 4 절연막은 식각정지막의 역할을 하고, 질화막, SiC 또는 알루미늄 옥사이드를 이용하여 형성됨을 특징으로 하는 MIM 캐패시터를 갖는 반도체 소자의 제조방법.
  7. 제 1항에 있어서,
    상기 제 3 절연막과 제 5 절연막은 층간절연막의 역할을 하고, 일반적인 실리콘 옥사이드를 이용하여 형성됨을 특징으로 하는 MIM 캐패시터를 갖는 반도체 소자의 제조방법.
  8. 제 1항에 있어서,
    상기 제 1 도전체와 제 2 도전체는 동일한 물질로 형성되며, TaN 혹은 TaN을 포함한 다층막, TiN 혹은 TiN을 포함한 다층막, WN 혹은 WN을 포함한 다층막으로 형성되거나, 상기의 TaN, TiN, WN 혹은 TaN, TiN, WN을 포함한 다층막 중의 어느 하나에 Cu를 포함하여 형성됨을 특징으로 하는 MIM 캐패시터를 갖는 반도체 소자의 제조방법.
  9. 제 1항에 있어서,
    상기 캐패시터 상부전극과 하부전극은 동일한 물질로 형성되며, TaN 혹은 TiN을 포함하는 다층막으로 형성됨을 특징으로 하는 MIM 캐패시터를 갖는 반도체 소자의 제조방법.
  10. 제 1항에 있어서,
    상기 캐패시터 절연막은 질화막, TEOS막, 탄탈륨계 옥사이드 중의 하나로 형성됨을 특징으로 하는 MIM 캐패시터를 갖는 반도체 소자의 제조방법.
  11. 제 3항에 있어서,
    상기 포토레지스트를 경화시키는 단계는 250 내지 350℃의 온도에서 이루어짐을 특징으로 하는 MIM 캐패시터를 갖는 반도체 소자의 제조방법.
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