KR20010008600A - Ｍｍｌ반도체소자의 아날로그커패시터 형성방법 - Google Patents

Ｍｍｌ반도체소자의 아날로그커패시터 형성방법 Download PDF

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Abstract

본 발명은, MML반도체소자의 아날로그 커패시터 형성방법에 관한 것으로서, 특히, 메모리영역의 커패시터공정을 로직영역에 폴리3층과 폴리4층을 사용하여 아날로그커패시터(Analogue Capacitor)를 형성하고, ONO박막을 유전체로 사용하므로 로직영역에 차지하는 아날로그커패시터의 면적을 줄여서 단위 면적 당 커패시턴스 (Capacitance)를 증대하여 소자의 특성을 향상시키도록 하는 매우 유용하고 효과적인 발명에 관한 것이다.

Description

ＭＭＬ반도체소자의 아날로그커패시터 형성방법 {Method For Forming The Analogue Capacitor Of MML Semiconductor Device }
본 발명은 MML반도체소자의 아날로그커패시터에 관한 것으로서, 특히, 로직영역에 커패시터를 형성하는 데 있어, 메모리영역의 커패시터공정을 로직영역에 폴리3층과 폴리4층을 사용하여 아날로그커패시터를 형성하고, ONO박막을 유전체로 사용하므로 로직영역에 차지하는 커패시터의 면적을 줄이도록 하는 MML반도체소자의 아날로그커패시터 형성방법에 관한 것이다.
일반적으로, 메모리(Memory)와 로직(Logic)이 단일칩에 형성되는 복합반도체 (MML: Merged Memory Logic)가 최근에 들어 많은 관심을 보이면서 점차적으로 많이 사용하는 추세에 있으며, 이 MML반도체장치는 로직과 메모리를 한 칩에서 단일한 공정으로 제조하는 것이 가능하므로 특별한 설계의 변경 없이도 기존 칩들에 비하여 고속으로 동작하고, 저전력으로 사용하는 것이 가능한 장점을 지닌다.
그 반면에, 메모리제품의 제조공정과 로직제품의 제조공정이 한 칩에서 동시에 제조되므로 단위칩의 크기가 커지며, 이에 따라 제조공정을 진행하기에 많은 어려움을 요하는 단점도 지니고 있을 뿐만아니라 메모리에서의 트랜지스터는 높은 전류 구동력을 요하는 것보다 오히려 누설전류를 방지하는 것에 비중을 두고 있으나 로직제품은 높은 전류구동능력을 요구하는 등 양자의 특성을 모두 갖추어서 한 칩으로 제조하여야 한다.
이와 같이, 종래에는 반도체기판에서 메모리영역과 로직영역에 필드산화막과 트랜지스터의 게이트전극을 동시에 형성하여 게이트전극의 측면부분에 스페이서막을 적층하고, 다시 활성영역에 이온을 주입하여 소오스/드레인을 형성한 후 그 공정 후에 메모리영역의 필드산화막 상에 커패시터(Capacitor)를 800℃에 이르는 고온 공정으로 형성하였으며, 연속하여 로직영역의 트랜지스터와 메모리영역의 트랜지스터 및 커패시터 상에 산화막으로 된 절연층 및 금속배선층을 다층으로 적층하여 이후 공정을 진행하게 된다.
그런데, 종래의 로직 공정의 경우에, 아날로그 커패시터(Analogue Capacitor)를 형성하기 위하여 폴리1과 폴리2를 이용하게 되는 데, 이 경우에 폴리층이 추가되어 공정의 단계(Process Step)가 증가하는 문제를 지닌다.
그리고, 커패시터에서 유전체로 산화막(Oxide)가 사용되고 있으며, 차지하는 면적에 비하여 커패시터의 용량이 작아지는 단점이 있다. 그러므로, MML반도체소자의 경우에, 새로은 층의 추가 없이 기존의 층을 이용하여 로직 영역의 커패시터를 형성하여야 할 필요성이 있으며, 새로운 유전물질을 사용하여 커패시터가 칩(Chip) 상에 차지하는 면적을 줄이도록 하는 노력이 필요한 싯점에 있다.
본 발명의 목적은 로직영역에 커패시터를 형성하는 데 있어, 메모리영역의 커패시터공정을 로직영역에 폴리3층과 폴리4층을 사용하여 아날로그커패시터를 형성하고, ONO박막을 유전체로 사용하므로 로직영역에 차지하는 커패시터의 면적을 줄이도록 하는 것이 목적이다.
도 1 내지 도 10은 본 발명에 따른 MML반도체소자의 아날로그커패시터 형성방법을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체기판 15 : 층간절연막
20 : 제1폴리3층 25 : 콘택홀
30 : 코어산화막 35 : 제1감광막
40 : 제2감광막 45 : 제2폴리3층
50,50a : 폴리스페이서 60 : 메모리하부전극
65 : 로직하부전극 70 ; ONO박막
75 : 폴리4층 80 : 제3감광막
90 : 메모리커패시터 95 : 아날로그커패시터
이러한 목적은 메모리영역과 로직영역으로 이루어진 MML반도체소자에서, 반도체기판 상에 층간절연막을 적층한 후, 콘택홀을 형성하고, 제1폴리3층 및 코어산화막을 적층하는 단계와; 상기 단계 후에 셀영역에서 커패시터가 형성될 부위에 제1감광막을 적층한 후 코어산화막을 식각하는 단계와; 상기 단계 후에 로직영역에 아날로그 커패시터가 형성될 부위에 제1폴리3층 상에 제3감광막을 적층한 후 식각하는 단계와; 상기 결과물 상에 제2폴리3층을 적층한 후, 블랭킷식각으로 메모리영역의 코어산화막과 로직영역의 제1폴리3층의 측면부에 폴리스페이서를 형성하는 단계와; 상기 메모리영역의 코어산화막을 식각으로 제거하여 메모리하부전극을 형성하는 단계와; 상기 메모리하부전극과 로직하부전극에 유전체인 ONO박막과 폴리4층를 적층하는 단계와; 상기 메모리하부전극과 로직하부전극이 형성된 부위에 제3감광막을 적층한 후 마스킹식각으로 메모리커패시터와 로직 아날로그커패시터를 형성하는 단계를 포함한 MML반도체소자의 아날로그 커패시터 형성방법을 제공함으로써 달성된다.
상기 메모리하부전극의 폴리스페이서(Poly Spacer)에 잔류된 코어산화막은 습식식각(Wet Etch)으로 제거하는 것이 바람직 하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.
도 1 내지 도 10은 본 발명에 따른 MML반도체소자의 아날로그커패시터 형성방법을 순차적으로 보인 도면이다.
본 발명에 따른 공정을 순차적으로 살펴 보면, 도 1에 도시된 바와 같이, 반도체기판(10) 상에 층간절연막(15)을 적층한 후, 콘택홀(25)을 형성하고, 제1폴리3층(20) 및 코어산화막(Core Oxide)(30)을 적층하도록 한다.
그리고, 도 2에 도시된 바와 같이, 상기 단계 후에 셀영역(Cell Region)에서 실린더 형상의 커패시터(Capacitor)가 형성될 부위에 제1감광막(35)을 적층하도록 한다.
도 3에 도시된 바와 같이, 제1감광막(35)을 마스크로 하여 코어산화막(30)을 식각하도록 한다.
그리고, 도 4에 도시된 바와 같이, 상기 단계 후에 로직영역(Logic Region)에 아날로그 커패시터(Analogue Capacitor)가 형성될 부위에 제1폴리3층(20) 상에 제3감광막(40)을 적층하도록 한다.
도 5에 도시된 바와 같이, 상기 제3감광막(40)을 마스크로 하여 제1폴리3층 (20)을 식각한 후, 이 결과물 상에 제2폴리3층(45)을 적층하도록 한다.
도 6에 도시된 바와 같이, 상기 제2폴리3층(45)을 블랭킷식각(Blanket Etch)으로 메모리영역의 코어산화막(30)과 로직영역의 제1폴리3층(20)의 측면부에 폴리스페이서(50)(50a)를 각각 형성하도록 한다.
그리고, 도 7에 도시된 바와 같이, 상기 메모리영역의 코어산화막(30)을 식각(특히, 습식식각이 바람직함)으로 제거하여 실린더 형상으로 된 메모리영역의 커패시터용 하부전극(60)을 형성하도록 한다.
도 8에 도시된 바와 같이, 상기 메모리하부전극(60)과 로직하부전극(65)에 유전체인 ONO박막(70)과 폴리4층(75)을 적층하도록 한다.
도 9에 도시된 바와 같이, 상기 메모리하부전극(60)과 로직하부전극(65) 형성된 부위에 제3감광막(80)을 적층하도록 한다.
그리고, 도 10에 도시된 바와같이, 제3감광막(80)을 마스킹식각을 하여서 메모리커패시터(90)와 로직 아날로그커패시터(95)를 형성하도록 한다.
이 때, 상기 메모리하부전극(60)과 로직하부전극(65) 상에 적층된 ONO박막 (Oxide/Nitride/Oxide)(70)을 유전체막으로 사용하도록 하고, 폴리4층(75)은 상부전극으로 사용하도록 한다.
상기한 바와 같이, 본 발명에 따른 MML반도체소자의 아날로그 커패시터 형성방법을 이용하게 되면, 메모리영역의 커패시터공정을 로직영역에 폴리3층과 폴리4층을 사용하여 아날로그커패시터를 형성하고, ONO박막을 유전체로 사용하므로 로직영역에 차지하는 아날로그커패시터의 면적을 줄여서 단위 면적 당 커패시턴스를 증대하여 소자의 특성을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.

Claims (2)

  1. 메모리영역과 로직영역으로 이루어진 MML반도체소자에 있어서,
    반도체기판 상에 층간절연막을 적층한 후, 콘택홀을 형성하고, 제1폴리3층 및 코어산화막을 적층하는 단계와;
    상기 단계 후에 셀영역에서 커패시터가 형성될 부위에 제1감광막을 적층한 후 코어산화막을 식각하는 단계와;
    상기 단계 후에 로직영역에 아날로그 커패시터가 형성될 부위에 제1폴리3층 상에 제3감광막을 적층한 후 식각하는 단계와;
    상기 결과물 상에 제2폴리3층을 적층한 후, 블랭킷식각으로 메모리영역의 코어산화막과 로직영역의 제1폴리3층의 측면부에 폴리스페이서를 형성하는 단계와;
    상기 메모리영역의 코어산화막을 식각으로 제거하여 메모리하부전극을 형성하는 단계와;
    상기 메모리하부전극과 로직하부전극에 유전체인 ONO박막과 폴리4층을 적층하는 단계와;
    상기 메모리하부전극과 로직하부전극이 형성된 상기 ONO박막과 폴리4층 상부면에 제3감광막을 적층한 후, 마스킹식각으로 메모리커패시터와 로직 아날로그커패시터를 형성하는 단계를 포함한 것을 특징으로 하는 MML반도체소자의 아날로그 커패시터 형성방법.
  2. 제 1 항에 있어서, 상기 메모리하부전극의 폴리스페이서에 잔류된 코어산화막은 습식식각으로 제거하는 것을 특징으로 하는 MML반도체소자의 아날로그 커패시터 형성방법.
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