KR20040008048A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 있어서, 특히 셀 커패시터의 형성방법에 관한 것으로, 고전압영역과 저전압영역에 두께가 다른 게이트산화막을 갖는 게이트전극을 형성함과 동시에 게이트산화막 형성 시 진행되는 옥시데이션 공정을 나이트라이드 산화공정으로 활용하여 ONO구조의 유전체막을 갖는 커패시터를 형성함으로써, 커패시터의 유전체막에 기존의 산화막 보다 유전율이 높은 나이트라이드막이 적용되어 셀 면적을 감소시키면서 단위 면적당 정전 용량을 증가시킬 수 있어 반도체 소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게는 고전압영역과 저전압영역에 두께가 다른 게이트산화막을 갖는 게이트전극을 형성함과 동시에 ONO 구조의 유전체막을 가지는 커패시터를 형성할 수 있어서 셀 면적을 감소시키면서 단위 면적당 정전 용량을 증가시키도록 하는 반도체소자의 제조방법에 관한 것이다.
최근 반도체 집적회로 공정 기술이 발달함에 따라 반도체 기판 상에 제조되는 소자의 최소 선폭 길이는 더욱 미세화되고, 단위 면적당 집적도는 증가하고 있다. 한편, 메모리 셀의 집적도가 증가함에 따라서 전하 저장용 셀 커패시터가 점유 할 수 있는 공간은 더욱 좁아지게 되므로, 단위 면적당 정전 용량이 증대된 셀 커패시터의 개발이 필수적이다.
도 1a 내지 도 1e는 종래의 반도체소자의 제조방법을 순차적으로 나타낸 단면도이다.
도 1a에 도시된 바와 같이, 실리콘기판(1)에 고전압영역(A)과 저전압영역(B) 및 커패시터영역(C)이 구분되도록 필드산화막(미도시함)을 형성한 후 그 결과물 상에 40Å의 타깃(target)으로 옥시데이션 공정을 진행하여 제1게이트산화막(2)을 적층한 상태를 도시하고 있으며, 고전압영역(A)과 저전압영역(B) 각각에 P-WELL과 N-WELL이 형성되어지고 필드산화막(미도시함)에 의하여 구분되어지게 된다.
그리고, 도 1b에 도시된 바와 같이, 상기 단계 후 제1게이트산화막(2) 상에서 고전압영역(A)에만 제1감광막(3)을 적층한 후에 식각으로 저전압영역(B)과 커패시터영역(C)의 제1게이트산화막(2)을 제거한 상태를 도시하고 있다.
이어서, 도 1c에 도시된 바와 같이, 상기 제1감광막(미도시함)을 제거한 후에 상기 결과물의 전면에 옥시데이션 공정을 진행하여 제2게이트산화막(4)을 형성한 상태를 도시하고 있으며, 자동적으로 저전압영역(B)과 커패시터영역(C)에는 얇은 게이트산화막이 형성되어지게 되고, 고전압영역(A)에는 두꺼운 게이트산화막이 형성되어지게 되는 것이다.
그 후, 도 1d에 도시된 바와 같이, 상기 제2게이트산화막(4) 상에 폴리실리콘층(5)을 적층하고 각각의 영역에 게이트전극(7)과 커패시터(8)가 형성되도록 제2감광막(6)을 적층한 후, 이를 식각마스크로 식각공정을 진행하여 고전압영역(A) 및 저전압영역(B)에 각각 게이트전극(7)을 형성하고, 커패시터영역(C)에 커패시터(8)를 형성한 상태를 도시하고 있다.
이어서, 도 1e에 도시된 바와 같이, 상기 결과물 상에 질화물 또는 산화물을 증착한 후, 이를 전면식각하여 각각의 게이트전극(7)과 커패시터(8)의 양측벽에 스페이서(9)를 형성한 상태를 도시하고 있다.
그런데, 상기한 종래의 반도체소자의 제조방법을 이용하게 되면, 셀면적의 대부분을 차지하는 전하 저장용 셀 커패시터의 용량을 증대시키기 위해서 유전체막의 두께를 감소시켜야 하는데 있어서, 상기 커패시터의 유전체막은 저전압영역의 제2게이트산화막으로 형성되어 있으므로, 유전체막의 두께를 감소시키기 위해서는저전압영역의 게이트산화막의 두께 역시 감소시켜야 하기 때문에 해당 트랜지스터의 특성들이 동시에 변화하여 소자의 특성을 저하시키는 문제점이 있었다.
또한, 상기 커패시터의 유전체막이 유전률이 낮은 산화막으로 형성되어 있어 단위 면적당 정전 용량이 낮은 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 고전압영역과 저전압영역에 두께가 다른 게이트산화막을 갖는 게이트전극을 형성함과 동시에 게이트산화막 형성 시 진행되는 옥시데이션 공정을 나이트라이드 산화공정으로 활용하여 ONO구조의 유전체막을 갖는 커패시터를 형성함으로써, 커패시터의 유전체막에 기존의 산화막 보다 유전율이 높은 나이트라이드막이 적용되어 셀 면적을 감소시키면서 단위 면적당 정전 용량을 증가시키도록 하는 반도체소자의 제조방법을 제공하는 것이다.
도 1a 내지 도 1e는 종래의 반도체소자의 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체소자의 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 실리콘기판 110 : 자연산화막
120 : 나이트라이드막 130 : 제 1감광막 패턴
135 : 제 1게이트산화막 138 : 옥시-나이트라이드막
140 : 제 2감광막 패턴 150 : 제 2게이트산화막
160 : 폴리실리콘막 170 : 제 3감광막 패턴
180 : 게이트전극 190 : 커패시터
200 : 스페이서
상기 목적을 달성하기 위하여, 본 발명은 실리콘기판에 고전압영역과 저전압영역 및 커패시터영역이 구분되도록 필드산화막을 형성하고 결과물 전체에 자연산화막을 형성하는 단계와, 상기 결과물 전체에 나이트라이드막을 형성하고 커패시터영역 상부에만 나이트라이드막과 자연산화막이 잔류되도록 패터닝하는 단계와, 상기 결과물 전체에 제 1옥시데이션 공정을 진행하여 고전압영역에 제1게이트산화막을 형성하고 세정공정을 진행하는 단계와, 상기 결과물 전체에 제 2옥시데이션 공정을 진행하여 결과물 전체에 제2게이트산화막을 형성하고 폴리실리콘층을 적층하는 단계와, 상기 결과물 상부 각각의 영역에 게이트전극과 커패시터가 형성되도록 제2감광막 패턴을 형성하는 단계와, 상기 제2감광막 패턴을 마스크로 식각하여 게이트전극과 커패시터를 형성하는 단계와, 상기 게이트전극과 커패시터 양측벽에 스페이서를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 제조방법을 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체소자의 제조방법을 순차적으로 나타낸 단면도이다.
도 2a에 도시된 바와 같이, 실리콘기판(100)에 고전압영역(A)과 저전압영역(B) 및 커패시터영역(C)이 구분되도록 필드산화막(미도시함)을 형성한 후 그 결과물 상에 형성된 2~3Å의 자연산화막(110) 상부에 약 35~45Å의 나이트라이드막(120)을 형성한다.
그리고, 상기 결과물 전체에 감광막(미도시함)을 도포한 후 노광 및 현상공정을 진행하여 커패시터영역(C)의 나이트라이드막(120) 상부에 제1감광막 패턴(130)을 형성한다.
이어, 도 2b에 도시된 바와 같이, 상기 제1감광막 패턴(130)을 식각마스크로건식식각공정을 진행하여 커패시터영역(C)을 제외한 나머지 영역의 나이트라이드막(120)을 제거한 후, 결과물 전체에 세정공정을 진행하여 노출된 자연산화막(110)을 제거한다.
도 2c에 도시된 바와 같이, 상기 결과물 상에 40Å의 타깃(target)으로 제 1옥시데이션 공정을 진행하여 실리콘기판(100)의 실리콘(Si)과 반응하여 SiO2로 이루어진 제1게이트산화막(135)을 형성한다.
이때, 상기 나이트라이드막(120)이 형성된 커패시터영역(C)에는 제 1옥시데이션 공정에 의해 아주 작은량, 즉 수Å정도의 옥시-나이트라이드막(138)이 형성된다.
그리고, 상기 결과물 상에 감광막을 도포한 후, 노광 및 현상공정을 진행하여 고전압영역(A)의 제1게이트산화막(135) 상부에 제2감광막 패턴(140)을 형성한다.
도 2d에 도시된 바와 같이, 상기 제2감광막 패턴(140)을 식각마스크로 습식식각공정을 진행하여 고전압영역(A)의 제1게이트산화막(135)을 제외한 나머지 영역의 제1게이트산화막(135)을 제거하고 결과물 전체에 암모니아 계열의 세정용액을 사용하여 전세정 공정을 실시하여 노출된 실리콘기판(100)에 약 4Å 정도의 케미컬산화막(미도시함)을 형성하고, 실리콘기판(100)의 표면의 러프니스(roughness)를 균일하게 하여 GOI(Gate Oxide Integrity) 특성을 향상시킨다.
그 후, 도 2e에 도시된 바와 같이, 상기 결과물 전체에 40Å의 타깃(target)으로 제 2옥시데이션 공정을 진행하여 제2게이트산화막(150)을 형성한다.
이때, 상기 약 40Å 정도의 제1게이트산화막(135)이 형성되어 있는 고전압영역(A)에는 약 24Å 정도의 제2게이트산화막(150)이 형성되고, 실리콘기판(100)이 노출되어 있는 저전압영역(B)에는 전세정공정에 의해 형성된 케미컬산화막(미도시함) 4Å 정도와 제 2옥시데이션 공정에 의해 약 40Å 정도의 제2게이트산화막(150)이 형성되어 있다.
이어서, 상기 결과물 상에 폴리실리콘막(160)을 증착한 후, 감광막을 도포하여 폴리실리콘막(160) 상부에 각각의 영역에 게이트전극과 커패시터가 형성되도록 노광 및 현상공정을 진행하여 제 3감광막 패턴(170)을 형성한다.
이어서, 도 2f에 도시된 바와 같이, 상기 제3감광막 패턴(170)을 식각마스크로 건식식각 공정을 진행하여 고전압영역(A)과 저전압영역(B)에 게이트전극(180)을 형성하고, 커패시터 영역(C)에 ONO구조의 유전체막(145)을 가진 커패시터(190)를 형성한다.
이때, 상기 커패시터 형성을 위한 유전체막을 기존의 유전율이 약 3.9인 산화막 대신에 산화막 보다 유전율이 높은 약 7.2의 나이트라이드막을 사용하여 ONO구조를 적용함으로써, 같은 면적에서 70~80%의 커패시터 용량을 증가시킬 수 있다.
그리고, 결과물 상에 산화물 또는 질화물과 같은 절연물(미도시함)을 증착한 후, 전면식각하여 각각의 영역에 형성된 게이트전극(180)과 커패시터(190) 양측벽에 스페이서(200)를 형성한다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체소자의 제조방법을 이용하게 되면, 고전압영역과 저전압영역에 두께가 다른 게이트산화막을 갖는 게이트전극을 형성함과 동시에 게이트산화막 형성 시 진행되는 옥시데이션 공정을 나이트라이드 산화공정으로 활용하여 ONO구조의 유전체막을 갖는 커패시터를 형성함으로써, 커패시터의 유전체막에 기존의 산화막 보다 유전율이 높은 나이트라이드막이 적용되어 셀 면적을 감소시키면서 단위 면적당 정전 용량을 증가시킬 수 있어 반도체 소자의 고집적화를 가능하게 하는 효과가 있다.
그 결과, ONO막의 우수한 누설전류 및 문턱전압 특성을 확보할 수 있어 반도체 장치의 전체적인 동작특성이 향상되는 효과가 있다.
Claims (2)
- 실리콘기판에 고전압영역과 저전압영역 및 커패시터영역이 구분되도록 필드산화막을 형성하고 결과물 전체에 자연산화막을 형성하는 단계와;상기 결과물 전체에 나이트라이드막을 형성하고 커패시터영역 상부에만 나이트라이드막과 자연산화막이 잔류되도록 패터닝하는 단계와;상기 결과물 전체에 제 1옥시데이션 공정을 진행하여 고전압영역에 제1게이트산화막을 형성하고 세정공정을 진행하는 단계와;상기 결과물 전체에 제 2옥시데이션 공정을 진행하여 결과물 전체에 제2게이트산화막을 형성하고 폴리실리콘층을 적층하는 단계와;상기 결과물 상부 각각의 영역에 게이트전극과 커패시터가 형성되도록 제2감광막 패턴을 형성하는 단계와;상기 제2감광막 패턴을 마스크로 식각하여 게이트전극과 커패시터를 형성하는 단계와;상기 게이트전극과 커패시터 양측벽에 스페이서를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1항에 있어서, 상기 제 1게이트산화막은 35~45Å정도의 타깃으로 제1옥시데이션 공정을 진행하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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