JP2006526285A - ビット線構造およびその製造方法 - Google Patents

Abstract

本発明は、表面ビット線と埋め込みビット線（５、ＳＬ）とを備えたビット線構造に関するものである。この埋め込みビット線は、トレンチ（Ｔ）の上部領域に形成されており、第１接続層（１１）を介して、その第１不純物領域（Ｓ）に接続されている。トレンチ（Ｔ）の下部領域では、さらに、第２トレンチ絶縁層（４）によって埋め込みビット線（５、ＳＬ）から絶縁された第１トレンチ充填層（３）が、位置している。

Description

発明の詳細な説明

本発明は、ビット線構造およびその製造方法に関する。特に、本発明は、ソースおよびドレイン線をそれぞれ選択的に駆動するための不揮発性ＳＮＯＲメモリー回路において使用できるような、サブ１００ｎｍのビット線構造およびその製造方法に関する。

メモリー回路の実現においては、大体、メモリーアーキテクチャの観点から、いわゆるＮＡＮＤアーキテクチャとＮＯＲアーキテクチャとの区別がなされることが最も一般的である。双方のアーキテクチャでは、例えばいわゆる１トランジスタメモリーセルのような半導体素子が、マトリックス型に配置されており、いわゆるワード線およびビット線を介して駆動される。

ＮＡＮＤアーキテクチャでは、複数の、半導体素子であるメモリー素子が、相互に直列に接続されており、共通の選択ゲートとしての選択トランジスタを介して駆動される。一方、ＮＯＲアーキテクチャの各半導体素子は、並列またはマトリックス型に編成されている。それゆえ、各半導体素子を個別に選択できる。

図１Ａに、いわゆるＳＮＯＲアーキテクチャ（選択的ＮＯＲ）を簡易化した図を示す。ＳＮＯＲアーキテクチャでは、「共通ソース（common source）」構成を有するＮＯＲアーキテクチャとは対照的に、個々のスイッチング素子ＳＥ１，ＳＥ２，．．．は、各ソース線ＳＬ１，ＳＬ２，．．．および各ドレイン線ＤＬ１，ＤＬ２，．．．を介して選択的に駆動される。この選択的な駆動は、例えば、いわゆる共通のビット線ＢＬ１，ＢＬ２，．．．を形成している各ビット線制御器ＢＬＣによって行なわれる。ＳＮＯＲアーキテクチャは、「ユニフォーム・チャネル・プログラミング（ＵＣＰ：uniform channel programming）」とともに、予め定めた最小セルトランジスタ長またはチャネル長に依らないので、このようにして、半導体回路構造のさらなる小型化、または、より高密度の集積が可能となる。

図１Ｂに、図１Ａに示すＳＮＯＲアーキテクチャの従来のレイアウトを簡易化した図を示す。図１Ｂでは、スイッチング素子からなるメモリー素子ＳＥ１，ＳＥ２，．．．は、半導体基板の活性エリアＡＡに形成されている。これらの活性エリアＡＡは、ほぼ真っ直ぐな帯型の構造である。複数の帯型の活性エリアＡＡは縦方向に延びる列として配置されており、その上に、同じく帯型に形成されている積層であるワード線スタックＷＬ１，ＷＬ２，．．．が横方向に延びる列として形成されている。したがって、このような帯型の活性エリアＡＡと帯型に形成されたワード線スタックＷＬとの間の各交差点すなわち重なり合う領域は、複数の、スイッチング素子からなるメモリー素子ＳＥを構成する。

各ドレイン領域Ｄとソース領域Ｓとにコンタクトを形成するために、コンタクト部が必要である。コンタクト部は、通常、活性エリアＡＡに形成されているが、これらは、多くの場合、隣接する絶縁領域ＳＴＩ（Shallow Trench Isolation;浅溝分離）に達してもよい。したがって、さらに重なり合っている層（好ましくは第１メタライジング層）には、各ビット線ＢＬ用のソース線ＳＬ１，ＳＬ２，．．．およびドレイン線ＤＬ１，ＤＬ２，．．．も配置されている。この場合、ドレイン線は、対応するドレインコンタクト部ＫＤを介して、活性エリアＡＡの関連するドレイン領域Ｄと接続されており、ソース線ＳＬは、対応するコンタクト部ＫＳを介して、関連するソース領域Ｓと接続されている。

しかしながら、このような従来のビット線構造の欠点は、付加的なソース線のせいで、「共通ソース（common source）」アーキテクチャの２倍を上回る密度でメタライゼーションが存在している点である。このことは、より高密度の集積、または、さらなる小型化を制限する要因である。

したがって、集積密度を改善するために、特許文献ＤＥ１００６２２４５Ａ１に、ソース線およびドレイン線を、サブリソグラフィーにより、スペーサーとして絶縁フィンに形成し、関連するソース領域およびドレイン領域と、ソース領域およびドレイン領域に対応する開口部を有する付加的な絶縁層を介してコンタクトを行えるようにすることが提案されている。しかしながら、ソース領域およびドレイン領域は、基板表面に形成されており、並列に配置されているので、所要空間が依然としてかなり大きく、より高密度の集積を妨げている。

図２Ａ・２Ｂに、例えば特許文献ＵＳ６，４３８，０３０Ｂ１に記載されているような他の従来のビット線構造の簡易化された等化回路図と、簡易化された断面図とを示す。

図２Ａ・２Ｂでは、この場合、ドレイン線ＤＬ１，ＤＬ２，．．．は、同じく、基板１００の表面にある表面ビット線として形成されている。基板１００には、半導体基板に埋め込みソース線ＳＬ（ＳＬ１，ＳＬ２，．．．）を形成するための相互に絶縁されているｐ型ウェル１０１，１０２，．．．が形成されている。

各ソース領域Ｓとしての１１１４・１１１２をソース線ＳＬすなわちｐ型ウェル１０１・１０２に接触させるために、いわゆる埋め込みストラップＢＳが、ソース領域Ｓとしての１１１４および１１１２中の、ｐ型不純物領域１１１３として形成されている。この埋め込みストラップは、ｐ型ウェル１０１であるソース線に接続されている。スイッチング素子からなるメモリー素子ＳＥの各ソース領域は、シリサイド層１１１６を介して、埋め込みストラップＢＳとしての１１１３に電気的に接続されており、それゆえに、ｐ型ウェル１０１である埋め込みソース線に電気的に接続されている。他方、図２Ｂのドレイン領域Ｄとしての不純物領域１１１１・１１１５は、コンタクト部１１１８を介して、表面ビット線ＤＬ１に電気的に接続されている。さらに、各ｐ型ウェルである埋め込みソース線１０１は、ｐ型拡散領域１０１０およびそのコンタクト部１１１７を介して、表面に供給されているソース線ＳＬ１に電気的に接続されている。

このようにして、集積密度を著しく改善できる。なぜなら、少なくとも、ソース線の大部分が、半導体基板に「埋め込まれた」状態でｐ型ウェル領域として形成されているからであり、これにより、基板表面へのメタライゼーションの必要性が減少するからである。

しかし、メモリー素子ＳＥのワード線スタックにスペーサー（図示せず）が必要であるために、通常シリサイドからなる接続層１１１６が、少ししか重なっておらず、それゆえに、ｐ型ウェル１０１である埋め込みソース線との接触抵抗が高くなる、という不都合がある。同様に、ｐ型ウェル１０１である埋め込みソース線の、導電率も制限要因である。なぜなら、ｐ型ウェル１０１の不純物がわずかであれば、導電率は低く、逆に、ｐ型ウェル１０１の不純物が多ければ、半導体素子のブレークダウン電圧が著しく低減されるからである。

さらに、特許文献ＵＳ ６，００８，５２２は、トレンチに形成された埋め込みビット線を開示している。各ソース領域および各ドレイン領域は、外方拡散によって、上記ビット線の上部エッジに自己整合的に形成されている。

このような背景技術に対して、本発明は、電気特性が改善されるとともに、集積密度の高い、ビット線構造およびその製造方法を提示することを目的とする。

本発明では、この目的は、ビット線構造に関する特許請求項１に記載の特徴、および、方法に関する特許請求項１１に記載の措置によって達成される。

特に、基板に形成されているトレンチと、トレンチの表面に形成されている第１トレンチ絶縁層と、その内面に形成され、トレンチの下部領域を充填している第１トレンチ充填層と、その表面に形成されている第２トレンチ絶縁層と、その表面に形成され、基板表面までトレンチの上部領域を少なくとも部分的に充填している、埋め込みビット線を形成するための導電性の第２トレンチ充填層と、基板の表面に形成されている、少なくとも１つの第１導電型の第１不純物領域と、上記第１不純物領域、第１トレンチ絶縁層、および、第２トレンチ絶縁層の表面において、第１不純物領域を第２トレンチ充填層に電気的に接続するために形成されている、少なくとも１つの導電性の第１接続層と、基板の表面に形成されている、第１導電型の少なくとも１つの第２不純物領域と、基板および充填されたトレンチの表面に形成されている、表面誘電体と、その表面に形成されている表面ビット線と、表面誘電体において、表面ビット線を少なくとも第２不純物領域に接続するために形成されている、少なくとも１つの第２接続層とを使用することにより、サブ１００ｎｍ領域において、集積密度と、隣接するセルすなわちスイッチング素子すなわちメモリー素子の絶縁特性とが著しく改善された、ビット線構造が得られる。さらに、配線抵抗、特に埋め込みビット線の配線抵抗は、著しく低減される。これにより、高速動作の、または、電源電圧が低減された半導体構造を、実現できる。また、リソグラフィーを行う面を追加する必要がないので、ビット線構造を標準的な方法によって実現できる。さらに、複数の素子が自己整合的に形成されるので、位置合せ精度に対する要求を低減できる。

第１トレンチ充填層に非導電性材料（例えば、アンドープのポリシリコン、または、ＳｉＯ_２）を用いると、製造が簡単になるとともに、絶縁特性を大幅に改善することができる。第１トレンチ充填層に導電性材料（例えば、高ドープされたポリシリコンまたは金属）を用いると、優れた絶縁特性が得られるとともに、トレンチの遮蔽特性をすることが改善できる。

第２トレンチ充填層が、接続される第１不純物領域に対して、トレンチの上部領域の片側部に形成されている一方、トレンチの上部領域の他の部分は、第３トレンチ絶縁層、好ましくは浅溝分離部（ＳＴＩ）、によって充填されていることが好ましい。このようにして、絶縁特性がさらに改善される。これにより、半導体素子として形成されるメモリー構造の電気特性をさらに改善できる。

また、基板に結晶シリコンを、第２トレンチ充填層に高ドープされたポリシリコンを、および、第１接続層にシリサイド層を用いることが好ましい。ここで、シリサイド層が、少なくとも第２不純物領域の上に形成されている。これにより、埋め込みビット線を、その不純物領域に、自己整合的に、接触抵抗を最小にして接続できる。

あるいは、シリサイド層の代わりに、ダミーのコンタクト部を用いてもよい。ここで、第１および第２誘電体層は、表面誘電体として形成されており、ダミーのコンタクト部は、第１誘電体層中にのみ形成されている。標準的なプロセスでは、つまり、シリサイド阻止層を堆積せず、シリサイド化を行わない場合には、不純物領域と、埋め込みビット線との、非常に効果的な代替的なコンタクト接続が得られる。

基板は、多層ウェル構造体を有していることが好ましい。トレンチは、最も下のウェルを介して基板に突き出ており、第２トレンチ絶縁層は、基板表面と第１ウェルの下面との間の深さに位置している。このようにして、隣接するセル間の絶縁特性をさらに改善できる。特に、トレンチの下部領域に位置する導電性のトレンチ充填層を介して、寄生トランジスタ、ラッチアップ現象、および、パンチスルー現象を、確実に防止でき、電気特性をさらに改善できる。

ビット線構造の製造方法は、以下のようになる。特に、基板を準備する工程と、そこにトレンチを形成する工程と、その表面に第１トレンチ絶縁層を形成する工程と、その内面の、トレンチの下部領域に、導電性の第１トレンチ充填層を形成する工程と、第１トレンチ充填層の表面に、第２トレンチ絶縁層を形成する工程と、その表面に、トレンチの上部領域に基板表面まで少なくとも部分的に充填される、導電性の第２トレンチ充填層を、埋め込みビット線として形成する工程と、基板の表面に、少なくとも１つの第１および第２不純物領域を形成する工程と、少なくとも１つの第１不純物領域を第２トレンチ充填層に電気的に接続するための、少なくとも１つの導電性の第１接続層を形成する工程と、基板の表面に表面誘電体を形成する工程と、表面誘電体に少なくとも１つの導電性の第２接続層を形成する工程と、少なくとも１つの第２接続層に接触させるように、表面誘電体の表面に表面ビット線を形成する工程とである。

本発明のさらに有効な実施形態については、従属請求項に記載する。

以下に、本発明を、図面を参照しながら実施形態に基づいて詳述する。

図１Ａおよび図１Ｂは、ＳＮＯＲメモリー回路の従来のビット線構造のレイアウトを簡易化した等化回路図および簡易化した平面図である。

図２Ａおよび図２Ｂは、他の従来のビット線構造の簡易化した等化回路図およびその断面図である。

図３は、本発明のビット線構造を有する半導体回路のレイアウトを簡易化した平面図である。

図４Ａ〜図４Ｃは、第１実施形態のビット線構造を説明するための、図３に関する半導体回路構造を簡易化した断面図である。

図５は、第２実施形態のビット線構造を説明するための、半導体回路構造を簡易化した断面図である。

図６Ａ〜図１０Ｃは、第３実施形態のビット線構造の製造の主要な方法工程を説明するための、半導体回路構造を簡易化した断面図である。

図１１Ａ〜図１１Ｃは、第４実施形態のビット線構造を説明するための、半導体回路構造を簡易化した断面図である。

図３は、本発明のビット線構造のレイアウトを説明するための、簡易化した平面図を示している。本発明を、例えば、ＳＮＯＲ半導体メモリー回路に用いてもよい。この場合、図１および図２と同じまたは類似した素子または層には、同じ参照符号を付している。

図３では、基板（例えば、半導体基板および好ましくは結晶シリコンを含む）中に、複数の帯型のトレンチ分離部Ｔによって、複数の帯型の活性エリアＡＡが、それぞれが縦方向（第１の方向）に延びているとともに全体が横方向に並ぶ列となるように形成されている。図１Ｂに記載の従来技術のように、ワード線スタックＷＬは、基板の表面に、それぞれが上記帯型の活性エリアＡＡに対して垂直な方向である横方向に延びているとともに全体が縦方向に並ぶ列となるように形成されている。上記ワード線スタックは、例えば不揮発性メモリー素子ＳＥを形成するため、第１絶縁層（例えば、ゲート酸化物層すなわちトンネル層など）と、電荷蓄積層（例えば、浮遊ゲート層）と、第２絶縁層（例えば、ＯＮＯ（酸化膜／窒化膜／酸化膜）層配列）と、実際の駆動ワード線となる制御層とを備えている。ワード線スタックＷＬの側壁には、絶縁を目的として、側壁絶縁層であるスペーサーＳＰが形成されている。したがって、スイッチング素子からなる不揮発性メモリー素子ＳＥは、活性エリアＡＡとワード線スタックＷＬとの間の各交差点すなわち重なり合う点に形成されている。上記素子は、電界効果トランジスタ構造を形成するために、第１不純物領域としてのドレイン領域Ｄおよび第２不純物領域としてのソース領域Ｓを、ワード線スタックの横側に有している。

しかしながら、電気特性が改善された、本発明にかかる、領域の最適化が行われた半導体回路を実現するために、一対のソース線ＳＬおよびドレイン線ＤＬを含んだビット線構造は、基板の表面に位置するメタライゼーション面には形成されない。第１に、ソース線ＳＬは、基板内のトレンチＴに位置する埋め込みビット線として形成されており、第２に、ドレイン線ＤＬは、基板表面の好ましくは第１メタライゼーション面に位置する表面ビット線として形成されている。

正確には、埋め込みビット線ＳＬは、トレンチ分離部としてのトレンチＴの上部領域に埋め込まれており、局所的に形成された第１接続層１１を介して、ソース領域Ｓにコンタクト接続されている。他方、例えば第１メタライゼーション面に形成された、表面ビット線としてのドレイン線ＤＬは、コンタクト部１３を介して、スイッチング素子ＳＥのドレイン領域Ｄに接続されている。このようにして、所要面積を最適化し、かつ、ピッチ寸法（構造幅＋構造間隔）を著しく低減するだけではなく、さらに誘電特性、特に絶縁特性を著しく改善した、ビット線構造が得られる。

図３では、表面ビット線ＤＬは、活性エリアＡＡ上に帯型に形成されている。これらの構造が直線的かつ帯型であるので、これらの範囲を比較的簡単にリソグラフィーによって定めることができる。そのために、それらは、特にサブ１００ｎｍ構造である場合に重要であるが、基本的には、形が異なっていてもよい。

また、図４は、図３をＡ‐Ａ線に沿って切断し、簡易化した断面図を示している。ここでも、同じ素子または層には、同じ参照符号を付し、説明を省略する。簡易化するために、特に、中間誘電体およびドレイン線に適した、基板の表面に広範囲に形成された層を図示しなかった。

図４では、半導体基板は、多層構造体をなす複数のウェル構造体になっている。基板には、表面近くのｐ型の第１ウェル１０１以外に、さらに、第１ウェルよりも深いｎ型の第２ウェル１００が形成されている。このような複数のウェル構造は、特に遮蔽効果および絶縁特性に優れている。なぜなら、基板のこれらの領域でも、例えば空間電荷層によって絶縁層を十分に形成でき、さらに複雑な構造を実現できるからである。

トレンチＴは、上記半導体基板中に、したがって、上記層すなわち第１ウェル１０１および第２ウェル１００中に形成されている。これらのトレンチは、基板表面から垂直に基板中に向う向きに少なくとも第１ウェル１０１を貫き、トレンチ側壁にトレンチ絶縁層２を備えている。トレンチ絶縁層２の内面の、トレンチＴの下部領域には、第１トレンチ充填層３が、トレンチＴの下部領域を完全に充填するように形成されている。この場合、高ドープされたポリシリコン半導体材料が用いられることが好ましい。基本的には、他の導電性材料（例えば金属）または非導電性材料（例えばアンドープの半導体材料または絶縁材料（ＳｉＯ_２））を用いてもよい。特に、半導体材料を用いた場合には、特に簡単に、不要な隙間または空隙を形成することなく、深いトレンチに堆積を行うことができる。したがって、第１トレンチ充填層３は、主として、絶縁を向上させるために、すなわち、隣り合うセル間を遮蔽するために用いられ、特に、トレンチに沿って基板面と平行な方向に、すなわち、１つのセルアレイとそれに隣接するセルアレイとの間のトレンチに沿って、寄生トランジスタが生じるのを防止する。こうすることにより、同様に、パンチスルー現象またはラッチアップ現象を確実に防止できる。

第１トレンチ充填層３の絶縁性を高めるために、その表面に第２トレンチ絶縁層４が形成されている。この第２トレンチ絶縁層４の深さすなわちその相対的な高さは、基板表面と第１ウェル１０１の下面との間の深さである。このようにして、特に、図示した複数のウェル構造では、絶縁特性を改善できる。

図４Ａ〜図４Ｃでは、さらに、第２トレンチ絶縁層４の表面に、埋め込みビット線ＳＬを形成するための導電性の第２トレンチ充填層５が、形成されている。こうして、トレンチＴの下部領域から基板表面までが、少なくとも部分的に充填された状態になる。第２トレンチ充填層５には、やはり、高ドープされたポリシリコン半導体材料を用いることが好ましいが、上部領域には、他の導電性材料および特に金属を用いてもよい。

図４Ａおよび図４Ｂでは、第２トレンチ充填層５が、トレンチＴの上部領域の片側だけに形成されている一方、上記上部領域の他の側には、第３トレンチ絶縁層６が充填されている。この第３トレンチ充填層６は、ＳＴＩ法（浅溝分離）を用いた、ＨＤＰ‐ＳｉＯ_２（高密度プラズマ）からなることが好ましい。導電性の第２トレンチ充填層５の材料によってトレンチＴの上部領域を部分的にのみ充填することにより、この領域でも、絶縁特性をさらに改善できる。このことは、特にサブ１００ｎｍ構造を得るには重要である。

図４Ｃでは、基板表面に、いわゆるワード線スタックＷＬがさらに形成されている。このワード線スタックは、不揮発性メモリー素子の場合は、第１絶縁層としてのトンネル層９Ａと、電荷蓄積層９Ｂと、第２絶縁層としてのＯＮＯ積層９Ｃと、制御層９Ｄとを備えており、適宜パターニングされている。また、第１導電型ｎ^＋をした、ソース領域Ｓのための第１不純物領域８およびドレイン領域Ｄのための第２不純物領域８を実現するために、周知のように、ワード線スタックＷＬの側壁に、スペーサーＳＰが形成されていてもよい。

第１実施形態では、次に、第２不純物領域Ｄの表面において第１不純物領域Ｓと第２トレンチ充填層５とを接続するための自己整合的な導電性の第１接続層１１を形成するためのシリサイド阻止層１０を形成する。このシリサイド阻止層１０は、被覆されていない半導体材料またはシリコンがシリサイド化するのを確実に防止する。シリサイド化が可能な材料を全面に形成した後、つまり、半導体材料の被覆されていない箇所でのみ、シリサイド化が可能な材料をシリサイドに変化させた後、その結果として、導電性の第１接続層１１が、第１不純物領域Ｓのために自己整合的に得られる。したがって、特に第２トレンチ充填層５がポリシリコンからなる場合には、第１不純物領域Ｓを、自己整合的に、第１接続層１１を介して、第２トレンチ充填層５からなる埋め込みビット線に、突き出た接続コンタクト部（第１接続層１１）で接続することができる。制御層９Ｄも多結晶半導体材料からなる場合には、導電性の高い制御層９Ｅが制御層９Ｄの表面に形成されてもよい。これにより、ワード線スタックの導電性はさらに改善される。

ここでは、第１不純物領域Ｓおよび第２不純物領域Ｄの形成を、イオン注入によって、再び自己整合的に行う。

続いて、表面誘電体１２を、基板の表面に、すなわち、ワード線スタックの表面、シリサイド阻止層１０および第１接続層１１の表面に形成し、さらに、表面誘電体１２の表面に、表面ビット線としてのドレイン線ＤＬを順番に形成する。表面ビット線ＢＬと第２不純物領域Ｄとを接続するために、第２接続層１３を（好ましくは従来のコンタクト部の形状で）表面誘電体１２の中に形成する。

また、図５に、第２実施形態のビット線構造を説明するための、半導体回路構造の簡易化した断面図を示す。図１〜図４の層または素子と同じまたはそれに相当する部材には、同じ参照符号を付けており、以下での記載を省略する。

図５では、図４Ａにおいて自己整合的に形成された第３トレンチ絶縁層６の代わりに、自己整合的ではない第３トレンチ絶縁層６を、好ましくは浅溝分離（ＳＴＩ）によって、深いトレンチＴの上部領域に基板表面に沿って形成している。

図６Ａ〜図１０Ｃに、第３実施形態にかかるビット線構造の製造の主要方法工程を説明するための、図３の各断面Ａ−Ａ、断面Ｂ−Ｂおよび断面Ｃ−Ｃに沿った簡易化された断面図を示す。同じく、同様の参照符号は、図１〜図５の素子または層と同様のまたは対応する素子または層を示し、以下では繰り返し説明はしない。

図６Ａ〜図６Ｃに示すように、半導体基板１に第１ウェル１０１および第２ウェル１００を例えばイオン注入によって形成した後、まず、深いトレンチＴを、パターン形成された第１ハードマスク層ＨＭ１とその下に位置するパッド酸化物ＰＯとを用いて形成する。この場合、ＤＲＡＭ製造に用いられる深いトレンチの形成方法を行うことが好ましいが、そのトレンチは、局所的な場所に制限されたトレンチではなく、基板面に沿って長く延びた絶縁トレンチＴである。

その後、いわゆるライナー酸化物（下地酸化膜）の形状であることが好ましい第１トレンチ絶縁層２を、熱処理によって、例えばトレンチＴのトレンチ表面に形成する。第１ハードマスクＨＭ１が、Ｓｉ_３Ｎ_４を有している場合に、第１トレンチ絶縁層２およびパッド酸化物ＰＯに、例えばＳｉＯ_２を使用することが好ましい。

続いて、図７Ａ〜図７Ｃに示すように、第１導電性または非導電性のトレンチ充填層３を、トレンチＴの下部領域の第１トレンチ絶縁層２の表面に形成する。トレンチ充填層３として、高ドープされたまたはアンドープのポリシリコン、または、何らかの他の導電性または非導電性の材料などを用い、これによってトレンチＴを所定の深さまで完全に充填することが好ましい。そして、エッチバック工程を行う。

続いて、第２トレンチ絶縁層４を、第１トレンチ充填層３の表面に形成する。この場合、第１トレンチ充填層３にポリシリコンを使用しておけば、第２トレンチ絶縁層４を熱処理によって酸化物層として成長させることができ、好ましい。次に、トレンチＴの上部領域を第２トレンチ充填層５で充填するためにポリシリコンを堆積するプロセスを行う。この第２トレンチ充填層は、後にトレンチＴの上部領域を基板の表面まで少なくとも部分的に充填する、導電性のある埋め込みビット線ＳＬとして、第２トレンチ絶縁層４の表面に形成される。その後、基板表面までエッチバックすることにより、Ｓｉ_３Ｎ_４で構成されている第１ハードマスク層ＨＭ１を最終的に除去または剥離する。

その後、図８Ａ〜図８Ｃに示すように、第２ハードマスク層ＨＭ２を用いて、例えば標準的なＳＴＩ方法によって、第２トレンチ充填層５の不要部分をトレンチの上部領域から除去する。第２ハードマスク層ＨＭ２は、同じく、Ｓｉ_３Ｎ_４を有しており、特に、埋め込みビット線として用いられる第２トレンチ充填層５を少なくとも部分的に被覆している。あるいは、この時点で、被覆されていない領域に酸化物層（図示せず）をさらに形成することができる。その結果、被覆されていない浅いトレンチに更なるライナー酸化物（下地酸化膜）が生じる。

次に、図９Ａ〜図９Ｃに示すように、第２ハードマスク層ＨＭ２に、いわゆる「プルバック（pull-back）」エッチングを行う。その結果、この層は、部分的にエッチバックされ、角が丸くなる。その後、例えばＨＤＰ（高密度プラズマ；High Density Plasma）法によって、第３トレンチ絶縁層６を好ましくは浅溝分離（ＳＴＩ）として堆積する。その結果、トレンチＴの被覆されていない上部領域は、再び充填される。残留しているパッド酸化物層ＰＯと残留している第２ハードマスク層ＨＭ２とを除去するために、化学的機械的研磨（ＣＭＰ）を後続のＨＦディッピングとともに行ってもよい。

さらに、この時点で、半導体基板のある領域（図示せず）では、例えば高耐圧誘電体を形成する、さらに好ましくは図に示したセルエリアにある当該高耐圧誘電体の第１部分を除去することができる。その後、図９Ａ〜図９Ｃに示すように、第１表面絶縁層７を熱処理によって成長させることが好ましい。この場合、高耐圧誘電体の第２部分を、高圧領域に形成する。上記セル領域、特に活性エリアＡＡの表面では、非常に薄いゲート誘電体、すなわち、トンネル絶縁層（ＴＯＸ）を形成してもよい。この非常に薄いゲート誘電体またはトンネル絶縁層は、高ドープされたトレンチ充填層５の領域では（成長レートが大きいので）、十分に厚くなっており、それゆえに、活性な電界効果トランジスタ構造の生成を確実に防止できる。このように、通常は活性エリアＡＡ上で用いられる非常に薄いトンネル酸化物層が、単一の工程のみによって得られる一方、高ドープされた、ポリシリコンを含むトレンチ充填層５上では、十分に厚い層によって確実にパッシベーションを行うことができる。

最後に、図１０Ａ〜図１０Ｃに示すように、従来の方法によって、例えば、追加で形成された第１絶縁層９Ａと、電荷蓄積層９Ｂと、第２絶縁層としてのＯＮＯ層配列９Ｃと、制御層９Ｄとを備えたワード線スタックＷＬを形成する。そして、このワード線スタックにスペーサーとしての側壁絶縁層ＳＰを配置する。

続いて、第２不純物領域Ｄの領域に、シリサイド阻止層１０を形成する。この層は、通常、全域に堆積され、次に、リソグラフィーによってパターン形成されるものである。このシリサイド阻止層１０は、Ｓｉ_３Ｎ_４層を含んでいることが好ましい。

上記シリサイド阻止層を形成する前に、通常、不純物領域８を、高ドープされた第１不純物領域であるソース領域Ｓ、および、第２不純物領域であるドレイン領域Ｄとして、好ましくはイオン注入によって、ワード線スタックＷＬまたはそれに繋がるスペーサーＳＰを用いて自己整合的に、基板の表面に形成する。

第１不純物領域としてのソース領域Ｓを第２トレンチ充填層５からなる埋め込みビット線ＳＬに電気的に接続するための、導電性の第１接続層１１を形成するために、例えば、まず、シリサイド化される材料としてのシリサイド化される金属層（例えば、コバルト、ニッケル、または、プラチナなど）を全域に堆積する。続いて、導電性の高い第１接続層１１とワード線スタックＷＬの高導電性の制御層９Ｅとを形成するためのシリサイド化が可能な材料を用いて、半導体材料の表面層を改質する。このとき、半導体材料（シリコン）に接触していない表面では、つまり、シリサイド阻止層１０および他の層によって覆われている領域では、シリサイドが形成されず、堆積された材料（金属）が残る。そのために、堆積されたがシリサイド化されていない金属層を、好ましくもウェットエッチング法によって、選択的にエッチバックできる。このようにして、第１接続層１１および高導電性の制御層９Ｅを自己整合的に形成するために、単一のマスクまたはマスク層を用いることができる。

続いて、基板の表面では、中間誘電体としての表面誘電体１２を形成し、その中に、従来のコンタクト部の形状をした導電性の第２接続層１３を生成する。コンタクト部である第２接続層１３は、第２不純物領域Ｄとのコンタクトホールであるビアを含んでいることが好ましい。第２接続層１３には、充填層としてのＷ層を備えたバリア層として、ＴｉＮ層を形成することが好ましい。最後に、表面誘電体１２の表面に、つまり、第１メタライゼーション面の全域に導電層を堆積する。そして、上記導電層をパターニングして、第２接続層１３を介して第２不純物領域であるドレイン領域Ｄに接触する表面ビット線としてのドレイン線ＤＬを生成する。

このようにして、優れた電気特性を有するビット線構造が得られる。なぜなら、埋め込みビット線５の導電性が非常に高く、上記ビット線が第１接続層１１を介してソース領域Ｓに最適に接続されるからである。また、第１トレンチ充填層３が充填されるトレンチの下部領域を、セル領域間において、非常によく絶縁または遮蔽でき、特に、上記下部領域は、半導体基板において寄生効果を確実に防止できる。

図１１Ａ〜図１１Ｃに、第４実施形態のビット線構造を説明するための、半導体回路構造を簡略化した断面図を示す。図１〜図１０の素子または層と同じまたは類似した部材には、同じ参照符号を付け、以下では説明を省略する。

図１１Ａ〜図１１Ｃでは、高導電性の第１接続層１１としての上記シリサイド層の代わりに、第１接続層１３Ａとしてのいわゆるダミーのコンタクト部を用いてもよい。これによれば、標準的な方法において、シリサイド阻止層１０を用いず、シリサイド化が可能な金属を用いるのであれば、第１接続層を、いわゆるダミーのコンタクト部１３Ａによって実現することもできる。

このために、表面誘電体は、第１誘電体層１２Ａおよびその上に形成された第２誘電体層１２Ｂを備えていればよい。このダミーのコンタクト部１３Ａは、第１誘電体層１２Ａにおいてのみコンタクト部を製造するために、半導体基板または回路の複数の位置（第２トレンチ充填層５をソース領域Ｓに電気的に接続する位置）において、従来の方法によって形成される。この場合、再び、リソグラフィーによって第１誘電体層１２Ａにコンタクトホールを形成した後、ＴｉＮバリア層およびＷ充填層を充填し、次に、その上に第２誘電体層１２Ｂを形成することにより、短絡を回避できる。この場合、第１表面絶縁層７があればそれを除去する。これにより、標準的な方法によって、導電性の高いコンタクト接続が再び得られる。この場合、コンタクト接続されるドレイン領域Ｄの位置において、第１誘電体層１２Ａおよび第２誘電体層１２Ｂの両方にコンタクトホールであるビアを形成し、従来のコンタクト方法によってコンタクト接続を行って、既知の方法で導電性材料をビアに充填することにより、第２接続層１３Ｂを形成する。

本発明は、上記では不揮発性ＳＮＯＲ半導体メモリー回路に基づいて説明されてきた。しかしながら、本発明はこれに制限されず、同様のビット線構造を有する他の半導体回路も同様に含む。さらに、本発明は、上記シリコン半導体基板およびそれに関連する材料に制限されず、対応する不純物または絶縁性能を有する代替の半導体材料も同様に含む。同じく、ソース領域とドレイン領域とを入れ替え、かつ、それらに関連するソース線とドレイン線とを入れ替えて、本発明を適用することもできる。

ＳＮＯＲメモリー回路の従来のビット線構造のレイアウトを簡易化した等化回路図および簡易化した平面図である。 ＳＮＯＲメモリー回路の従来のビット線構造のレイアウトを簡易化した等化回路図および簡易化した平面図である。 他の従来のビット線構造の簡易化した等化回路図およびその断面図である。 他の従来のビット線構造の簡易化した等化回路図およびその断面図である。 本発明のビット線構造を有する半導体回路のレイアウトを簡易化した平面図である。 第１実施形態のビット線構造を説明するための、図３に関する半導体回路構造を簡易化した断面図である。 第１実施形態のビット線構造を説明するための、図３に関する半導体回路構造を簡易化した断面図である。 第１実施形態のビット線構造を説明するための、図３に関する半導体回路構造を簡易化した断面図である。 第２実施形態のビット線構造を説明するための、半導体回路構造を簡易化した断面図である。 第３実施形態のビット線構造の製造の主要な方法工程を説明するための、半導体回路構造を簡易化した断面図である。 第３実施形態のビット線構造の製造の主要な方法工程を説明するための、半導体回路構造を簡易化した断面図である。 第３実施形態のビット線構造の製造の主要な方法工程を説明するための、半導体回路構造を簡易化した断面図である。 第３実施形態のビット線構造の製造の主要な方法工程を説明するための、半導体回路構造を簡易化した断面図である。 第３実施形態のビット線構造の製造の主要な方法工程を説明するための、半導体回路構造を簡易化した断面図である。 第３実施形態のビット線構造の製造の主要な方法工程を説明するための、半導体回路構造を簡易化した断面図である。 第３実施形態のビット線構造の製造の主要な方法工程を説明するための、半導体回路構造を簡易化した断面図である。 第３実施形態のビット線構造の製造の主要な方法工程を説明するための、半導体回路構造を簡易化した断面図である。 第３実施形態のビット線構造の製造の主要な方法工程を説明するための、半導体回路構造を簡易化した断面図である。 第３実施形態のビット線構造の製造の主要な方法工程を説明するための、半導体回路構造を簡易化した断面図である。 第３実施形態のビット線構造の製造の主要な方法工程を説明するための、半導体回路構造を簡易化した断面図である。 第３実施形態のビット線構造の製造の主要な方法工程を説明するための、半導体回路構造を簡易化した断面図である。 第３実施形態のビット線構造の製造の主要な方法工程を説明するための、半導体回路構造を簡易化した断面図である。 第３実施形態のビット線構造の製造の主要な方法工程を説明するための、半導体回路構造を簡易化した断面図である。 第３実施形態のビット線構造の製造の主要な方法工程を説明するための、半導体回路構造を簡易化した断面図である。 第４実施形態のビット線構造を説明するための、半導体回路構造を簡易化した断面図である。 第４実施形態のビット線構造を説明するための、半導体回路構造を簡易化した断面図である。 第４実施形態のビット線構造を説明するための、半導体回路構造を簡易化した断面図である。

Claims (20)

1. トレンチ（Ｔ）が形成されている、基板（１、１００、１０１）と、
   上記トレンチの表面に形成されている、第１トレンチ絶縁層（２）と、
   上記第１トレンチ絶縁層（２）の内面に形成され、上記トレンチ（Ｔ）の下部領域を充填している、第１トレンチ充填層（３）と、
   上記第１トレンチ充填層（３）の表面に形成されている、第２トレンチ絶縁層（４）と、
   上記第２トレンチ絶縁層（４）の表面に形成され、上記基板の表面まで上記トレンチ（Ｔ）の上部領域を少なくとも部分的に充填している、埋め込みビット線（ＳＬ）を形成するための導電性の第２トレンチ充填層（５）と、
   上記基板（１０１）の表面に形成されている、少なくとも１つの第１導電型（ｎ）の第１不純物領域（８、Ｓ）と、
   上記第１不純物領域（８、Ｓ）、上記第１トレンチ絶縁層（２）、および、上記第２トレンチ絶縁層（５、ＳＬ）の表面において、第１不純物領域（Ｓ）を上記第２トレンチ充填層（５、ＳＬ）に電気的に接続するために形成されている、少なくとも１つの導電性の第１接続層（１１；１３Ａ）と、
   上記基板（１０１）の表面に形成されている、第１導電型（ｎ）の少なくとも１つの第２不純物領域（８、Ｄ）と、
   上記基板（１０１）および充填された上記トレンチ（Ｔ）の表面に形成されている、表面誘電体（７、１０、１２；１２Ａ、１２Ｂ）と、
   上記表面誘電体の表面に形成されている、表面ビット線（ＤＬ）と、
   上記表面誘電体において、上記表面ビット線（ＤＬ）を少なくとも上記第２不純物領域（８、Ｄ）に接続するために形成されている、少なくとも１つの第２接続層（１３）とを含んだ、ビット線構造。
2. 上記第１トレンチ充填層（３）は、非導電性材料、または、導電性材料を含んでいることを特徴とする、請求項１に記載のビット線構造。
3. 上記第２トレンチ充填層（５）は、上記トレンチ（Ｔ）の上記上部領域の、上記第２トレンチ充填層（５）が接続される上記第１不純物領域（Ｓ）側の部分に形成されており、
   上記トレンチ（Ｔ）の上記上部領域の他の部分は、第３トレンチ絶縁層（６）によって充填されていることを特徴とする、請求項１または２に記載のビット線構造。
4. 上記第３トレンチ絶縁層（６）は、上記基板の表面において、浅溝分離部（ＳＴＩ）として形成されていることを特徴とする、請求項３に記載のビット線構造。
5. 上記基板（１、１００、１０１）は結晶シリコンを含み、
   上記第２トレンチ充填層（５）は高ドープされたポリシリコンを含み、
   上記第１接続層（１１）はシリサイド層を含み、シリサイド阻止層（１０）が、少なくとも上記第２不純物領域（Ｄ）の上に形成されていることを特徴とする、請求項１〜４のいずれか１項に記載のビット線構造。
6. 上記表面誘電体は、第１誘電体層（１２Ａ）および第２誘電体層（１２Ｂ）を含み、
   上記第１接続層（１３Ａ）は、第１誘電体層（１２Ａ）中にのみダミーのコンタクト部として形成されていることを特徴とする、請求項１〜４のいずれか１項に記載のビット線構造。
7. 上記第１トレンチ絶縁層（２）および上記第２トレンチ絶縁層（４）は二酸化シリコンを含んでいることを特徴とする、請求項１〜６のいずれか１項に記載のビット線構造。
8. 上記基板は、第２導電型（ｐ）の少なくとも１つの第１ウェル（１０１）を含み、
   上記トレンチ（Ｔ）は、上記基板の表面から垂直に上記基板中に向う向きに少なくとも上記第１ウェル（１０１）を越えるように貫いており、
   上記第２トレンチ絶縁層（４）は、上記基板の表面と上記第１ウェル（１０１）の下面との間の深さに位置していることを特徴とする、請求項１〜７のいずれか１項に記載のビット線構造。
9. 上記基板は、さらに、第１導電型（ｎ）の第２ウェル（１００）を含んでおり、上記第２ウェル中には、少なくとも１つの上記第１ウェル（１０１）が位置しており、
   上記トレンチ（Ｔ）は、上記第２ウェル（１００）を越えるように貫いていることを特徴とする、請求項８に記載のビット線構造。
10. 少なくとも１つの上記第１不純物領域が、不揮発性半導体メモリセルのソース領域（Ｓ）であり、少なくとも１つの上記第２不純物領域が、上記不揮発性メモリセルのドレイン領域（Ｄ）であり、上記不揮発性メモリセルが、ワード線スタック（ＷＬ）を構成する、第１絶縁層（９Ａ）と、電荷蓄積層（９Ｂ）と、第２絶縁層（９Ｃ）と、制御層（９Ｄ）とを含んでいることを特徴とする、請求項１〜９のいずれか１項に記載のビット線構造。
11. ａ）基板（１、１００、１０１）を準備する工程と、
    ｂ）上記基板（１、１００、１０１）にトレンチ（Ｔ）を形成する工程と、
    ｃ）上記トレンチ（Ｔ）のトレンチ表面に第１トレンチ絶縁層（２）を形成する工程と、
    ｄ）上記トレンチ絶縁層（２）の内面の、上記トレンチ（Ｔ）の下部領域に、第１トレンチ充填層（３）を形成する工程と、
    ｅ）上記第１トレンチ充填層（３）の表面に、第２トレンチ絶縁層（４）を形成する工程と、
    ｆ）上記第２トレンチ絶縁層（４）の表面に、上記トレンチ（Ｔ）の上部領域に上記基板の表面まで少なくとも部分的に充填される、導電性の第２トレンチ充填層（５）を、埋め込みビット線として形成する工程と、
    ｇ）上記基板の表面に、少なくとも１つのワード線スタック（ＷＬ）を形成する工程と、
    ｈ）上記基板の表面に、第１不純物領域（Ｓ）および第２不純物領域（Ｄ）を形成する工程と、
    ｉ）少なくとも１つの上記第１不純物領域（Ｓ）を上記第２トレンチ充填層（５）に電気的に接続するための、少なくとも１つの導電性の第１接続層（１１）を形成する工程と、
    ｊ）上記基板の表面に、表面誘電体（１２）を形成する工程と、
    ｋ）上記表面誘電体（１２）に少なくとも１つの導電性の第２接続層（１３）を形成する工程と、
    ｌ）少なくとも１つの上記第２接続層（１３）に接触させるように、上記表面誘電体（１２）の表面に表面ビット線（ＤＬ）を形成する工程とを含む、ビット線構造の製造方法。
12. 上記工程ｄ）では、上記第１トレンチ充填層（３）として、非導電性材料または導電性材料を上記トレンチ（Ｔ）に堆積することを特徴とする、請求項１１に記載の方法。
13. 上記工程ｆ）では、上記トレンチＴの上部領域に位置する上記第２トレンチ充填層（５）の片側部を除去し、上記片側部を除去した箇所に上記第３トレンチ絶縁層（６）を充填することを特徴とする、請求項１１または１２に記載の方法。
14. 上記工程ｆ）では、上記第３トレンチ絶縁層（６）を、ＳＴＩ法によって形成することを特徴とする、請求項１３に記載の方法。
15. 上記工程ａ）では、上記基板として結晶シリコンを用い、
    上記工程ｆ）では、上記第２トレンチ充填層（５）として、高ドープされたポリシリコンを堆積し、
    上記工程ｉ）では、上記第１接続層（１１）としてのシリサイドを、シリサイド化が可能な材料を用いて上記第１不純物領域の表面を改質することにより形成し、このとき、上記第２不純物領域（Ｄ）の上には、シリサイド阻止層（１０）が形成されていることを特徴とする、請求項１１〜１４のいずれか１項に記載の方法。
16. 上記工程ｊ）では、上記表面誘電体として、第１誘電体層（１２Ａ）および第２誘電体層（１２Ｂ）を順次積層して形成し、上記第１接続層（１３Ａ）を、ダミーのコンタクト部として第１誘電体層（１２Ａ）中にのみ形成することを特徴とする、請求項１１〜１５のいずれか１項に記載の方法。
17. 上記工程ｃ）における上記第１トレンチ絶縁層（２）と、上記工程ｅ）における上記第２トレンチ絶縁層（４）として、ＳｉＯ_２を形成することを特徴とする、請求項１１〜１６のいずれか１項に記載の方法。
18. 上記工程ａ）では、上記基板に、第２導電型（ｐ）の少なくとも１つの第１ウェル（１０１）を形成し、
    上記工程ｂ）では、上記トレンチ（Ｔ）が上記基板の表面から垂直に上記基板中に向う向きに少なくとも上記第１ウェル（１０１）を越えるように貫き、
    上記工程ｅ）では、上記第２トレンチ絶縁層（４）を、上記基板の表面と上記第１ウェル（１０１）の下面との間の深さに形成することを特徴とする、請求項１１〜１７のいずれか１項に記載の方法。
19. 上記工程ａ）では、上記基板に、さらに第１導電型（ｎ）の第２ウェル（１００）を形成し、上記第２ウェル中に、少なくとも１つの上記第１ウェル（１０１）が位置しており、
    上記工程ｂ）では、上記トレンチは、上記第２ウェル（１００）を越えるように貫いていることを特徴とする、請求項１８に記載の方法。
20. 上記工程ｇ）では、少なくとも１つの上記ワード線スタック（ＷＬ）を実現するために、第１絶縁層（９Ａ）と、電荷蓄積層（９Ｂ）と、第２絶縁層（９Ｃ）と、制御層（９Ｄ）とを形成してパターニングすることを特徴とする、請求項１１〜１９のいずれか１項に記載の方法。

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