JP2006526285A - ビット線構造およびその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title description 25
- 239000012535 impurity Substances 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims description 76
- 239000004065 semiconductor Substances 0.000 claims description 64
- 238000000034 method Methods 0.000 claims description 51
- 229910021332 silicide Inorganic materials 0.000 claims description 22
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 230000000903 blocking effect Effects 0.000 claims description 11
- 239000004020 conductor Substances 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 7
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 5
- 239000012811 non-conductive material Substances 0.000 claims description 5
- 238000003860 storage Methods 0.000 claims description 5
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 4
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 claims 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 2
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 claims 1
- YTAHJIFKAKIKAV-XNMGPUDCSA-N [(1R)-3-morpholin-4-yl-1-phenylpropyl] N-[(3S)-2-oxo-5-phenyl-1,3-dihydro-1,4-benzodiazepin-3-yl]carbamate Chemical compound O=C1[C@H](N=C(C2=C(N1)C=CC=C2)C1=CC=CC=C1)NC(O[C@H](CCN1CCOCC1)C1=CC=CC=C1)=O YTAHJIFKAKIKAV-XNMGPUDCSA-N 0.000 claims 1
- 235000012239 silicon dioxide Nutrition 0.000 claims 1
- 239000000377 silicon dioxide Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 176
- 238000010586 diagram Methods 0.000 description 9
- 238000009413 insulation Methods 0.000 description 8
- 230000010354 integration Effects 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 238000001465 metallisation Methods 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- 238000001459 lithography Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000010561 standard procedure Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 244000208734 Pisonia aculeata Species 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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Abstract
Description
Claims (20)
- トレンチ(T)が形成されている、基板(1、100、101)と、
上記トレンチの表面に形成されている、第1トレンチ絶縁層(2)と、
上記第1トレンチ絶縁層(2)の内面に形成され、上記トレンチ(T)の下部領域を充填している、第1トレンチ充填層(3)と、
上記第1トレンチ充填層(3)の表面に形成されている、第2トレンチ絶縁層(4)と、
上記第2トレンチ絶縁層(4)の表面に形成され、上記基板の表面まで上記トレンチ(T)の上部領域を少なくとも部分的に充填している、埋め込みビット線(SL)を形成するための導電性の第2トレンチ充填層(5)と、
上記基板(101)の表面に形成されている、少なくとも1つの第1導電型(n)の第1不純物領域(8、S)と、
上記第1不純物領域(8、S)、上記第1トレンチ絶縁層(2)、および、上記第2トレンチ絶縁層(5、SL)の表面において、第1不純物領域(S)を上記第2トレンチ充填層(5、SL)に電気的に接続するために形成されている、少なくとも1つの導電性の第1接続層(11;13A)と、
上記基板(101)の表面に形成されている、第1導電型(n)の少なくとも1つの第2不純物領域(8、D)と、
上記基板(101)および充填された上記トレンチ(T)の表面に形成されている、表面誘電体(7、10、12;12A、12B)と、
上記表面誘電体の表面に形成されている、表面ビット線(DL)と、
上記表面誘電体において、上記表面ビット線(DL)を少なくとも上記第2不純物領域(8、D)に接続するために形成されている、少なくとも1つの第2接続層(13)とを含んだ、ビット線構造。 - 上記第1トレンチ充填層(3)は、非導電性材料、または、導電性材料を含んでいることを特徴とする、請求項1に記載のビット線構造。
- 上記第2トレンチ充填層(5)は、上記トレンチ(T)の上記上部領域の、上記第2トレンチ充填層(5)が接続される上記第1不純物領域(S)側の部分に形成されており、
上記トレンチ(T)の上記上部領域の他の部分は、第3トレンチ絶縁層(6)によって充填されていることを特徴とする、請求項1または2に記載のビット線構造。 - 上記第3トレンチ絶縁層(6)は、上記基板の表面において、浅溝分離部(STI)として形成されていることを特徴とする、請求項3に記載のビット線構造。
- 上記基板(1、100、101)は結晶シリコンを含み、
上記第2トレンチ充填層(5)は高ドープされたポリシリコンを含み、
上記第1接続層(11)はシリサイド層を含み、シリサイド阻止層(10)が、少なくとも上記第2不純物領域(D)の上に形成されていることを特徴とする、請求項1〜4のいずれか1項に記載のビット線構造。 - 上記表面誘電体は、第1誘電体層(12A)および第2誘電体層(12B)を含み、
上記第1接続層(13A)は、第1誘電体層(12A)中にのみダミーのコンタクト部として形成されていることを特徴とする、請求項1〜4のいずれか1項に記載のビット線構造。 - 上記第1トレンチ絶縁層(2)および上記第2トレンチ絶縁層(4)は二酸化シリコンを含んでいることを特徴とする、請求項1〜6のいずれか1項に記載のビット線構造。
- 上記基板は、第2導電型(p)の少なくとも1つの第1ウェル(101)を含み、
上記トレンチ(T)は、上記基板の表面から垂直に上記基板中に向う向きに少なくとも上記第1ウェル(101)を越えるように貫いており、
上記第2トレンチ絶縁層(4)は、上記基板の表面と上記第1ウェル(101)の下面との間の深さに位置していることを特徴とする、請求項1〜7のいずれか1項に記載のビット線構造。 - 上記基板は、さらに、第1導電型(n)の第2ウェル(100)を含んでおり、上記第2ウェル中には、少なくとも1つの上記第1ウェル(101)が位置しており、
上記トレンチ(T)は、上記第2ウェル(100)を越えるように貫いていることを特徴とする、請求項8に記載のビット線構造。 - 少なくとも1つの上記第1不純物領域が、不揮発性半導体メモリセルのソース領域(S)であり、少なくとも1つの上記第2不純物領域が、上記不揮発性メモリセルのドレイン領域(D)であり、上記不揮発性メモリセルが、ワード線スタック(WL)を構成する、第1絶縁層(9A)と、電荷蓄積層(9B)と、第2絶縁層(9C)と、制御層(9D)とを含んでいることを特徴とする、請求項1〜9のいずれか1項に記載のビット線構造。
- a)基板(1、100、101)を準備する工程と、
b)上記基板(1、100、101)にトレンチ(T)を形成する工程と、
c)上記トレンチ(T)のトレンチ表面に第1トレンチ絶縁層(2)を形成する工程と、
d)上記トレンチ絶縁層(2)の内面の、上記トレンチ(T)の下部領域に、第1トレンチ充填層(3)を形成する工程と、
e)上記第1トレンチ充填層(3)の表面に、第2トレンチ絶縁層(4)を形成する工程と、
f)上記第2トレンチ絶縁層(4)の表面に、上記トレンチ(T)の上部領域に上記基板の表面まで少なくとも部分的に充填される、導電性の第2トレンチ充填層(5)を、埋め込みビット線として形成する工程と、
g)上記基板の表面に、少なくとも1つのワード線スタック(WL)を形成する工程と、
h)上記基板の表面に、第1不純物領域(S)および第2不純物領域(D)を形成する工程と、
i)少なくとも1つの上記第1不純物領域(S)を上記第2トレンチ充填層(5)に電気的に接続するための、少なくとも1つの導電性の第1接続層(11)を形成する工程と、
j)上記基板の表面に、表面誘電体(12)を形成する工程と、
k)上記表面誘電体(12)に少なくとも1つの導電性の第2接続層(13)を形成する工程と、
l)少なくとも1つの上記第2接続層(13)に接触させるように、上記表面誘電体(12)の表面に表面ビット線(DL)を形成する工程とを含む、ビット線構造の製造方法。 - 上記工程d)では、上記第1トレンチ充填層(3)として、非導電性材料または導電性材料を上記トレンチ(T)に堆積することを特徴とする、請求項11に記載の方法。
- 上記工程f)では、上記トレンチTの上部領域に位置する上記第2トレンチ充填層(5)の片側部を除去し、上記片側部を除去した箇所に上記第3トレンチ絶縁層(6)を充填することを特徴とする、請求項11または12に記載の方法。
- 上記工程f)では、上記第3トレンチ絶縁層(6)を、STI法によって形成することを特徴とする、請求項13に記載の方法。
- 上記工程a)では、上記基板として結晶シリコンを用い、
上記工程f)では、上記第2トレンチ充填層(5)として、高ドープされたポリシリコンを堆積し、
上記工程i)では、上記第1接続層(11)としてのシリサイドを、シリサイド化が可能な材料を用いて上記第1不純物領域の表面を改質することにより形成し、このとき、上記第2不純物領域(D)の上には、シリサイド阻止層(10)が形成されていることを特徴とする、請求項11〜14のいずれか1項に記載の方法。 - 上記工程j)では、上記表面誘電体として、第1誘電体層(12A)および第2誘電体層(12B)を順次積層して形成し、上記第1接続層(13A)を、ダミーのコンタクト部として第1誘電体層(12A)中にのみ形成することを特徴とする、請求項11〜15のいずれか1項に記載の方法。
- 上記工程c)における上記第1トレンチ絶縁層(2)と、上記工程e)における上記第2トレンチ絶縁層(4)として、SiO2を形成することを特徴とする、請求項11〜16のいずれか1項に記載の方法。
- 上記工程a)では、上記基板に、第2導電型(p)の少なくとも1つの第1ウェル(101)を形成し、
上記工程b)では、上記トレンチ(T)が上記基板の表面から垂直に上記基板中に向う向きに少なくとも上記第1ウェル(101)を越えるように貫き、
上記工程e)では、上記第2トレンチ絶縁層(4)を、上記基板の表面と上記第1ウェル(101)の下面との間の深さに形成することを特徴とする、請求項11〜17のいずれか1項に記載の方法。 - 上記工程a)では、上記基板に、さらに第1導電型(n)の第2ウェル(100)を形成し、上記第2ウェル中に、少なくとも1つの上記第1ウェル(101)が位置しており、
上記工程b)では、上記トレンチは、上記第2ウェル(100)を越えるように貫いていることを特徴とする、請求項18に記載の方法。 - 上記工程g)では、少なくとも1つの上記ワード線スタック(WL)を実現するために、第1絶縁層(9A)と、電荷蓄積層(9B)と、第2絶縁層(9C)と、制御層(9D)とを形成してパターニングすることを特徴とする、請求項11〜19のいずれか1項に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10321739A DE10321739A1 (de) | 2003-05-14 | 2003-05-14 | Bitleitungsstruktur sowie Verfahren zu deren Herstellung |
PCT/EP2004/050581 WO2004102658A1 (de) | 2003-05-14 | 2004-04-21 | Bitleitungsstruktur sowie verfahren zu deren herstellung |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006526285A true JP2006526285A (ja) | 2006-11-16 |
JP4459955B2 JP4459955B2 (ja) | 2010-04-28 |
Family
ID=33440808
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006508297A Expired - Fee Related JP4459955B2 (ja) | 2003-05-14 | 2004-04-21 | ビット線構造およびその製造方法 |
Country Status (6)
Country | Link |
---|---|
US (2) | US7687842B2 (ja) |
EP (1) | EP1623459B1 (ja) |
JP (1) | JP4459955B2 (ja) |
CN (1) | CN100423238C (ja) |
DE (1) | DE10321739A1 (ja) |
WO (1) | WO2004102658A1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8357601B2 (en) | 2010-02-09 | 2013-01-22 | Micron Technology, Inc. | Cross-hair cell wordline formation |
US8254173B2 (en) | 2010-08-31 | 2012-08-28 | Micron Technology, Inc. | NAND memory constructions |
TW201250933A (en) * | 2011-06-08 | 2012-12-16 | Inotera Memories Inc | Dram cell having buried bit line and manufacturing method thereof |
CN104251751B (zh) * | 2014-09-26 | 2017-01-25 | 中国科学院半导体研究所 | 一种多感官集成的电子皮肤及其制造方法 |
CN117542834A (zh) * | 2022-08-01 | 2024-02-09 | 长鑫存储技术有限公司 | 存储器结构、半导体结构及其制备方法 |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0262061A (ja) * | 1988-08-26 | 1990-03-01 | Nec Corp | トレンチ絶縁式半導体装置 |
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US5838038A (en) * | 1992-09-22 | 1998-11-17 | Kabushiki Kaisha Toshiba | Dynamic random access memory device with the combined open/folded bit-line pair arrangement |
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JP3450682B2 (ja) * | 1997-12-03 | 2003-09-29 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
TW379417B (en) * | 1998-06-04 | 2000-01-11 | United Semiconductor Corp | Buried bitline structure and the manufacture method |
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-
2003
- 2003-05-14 DE DE10321739A patent/DE10321739A1/de not_active Ceased
-
2004
- 2004-04-21 JP JP2006508297A patent/JP4459955B2/ja not_active Expired - Fee Related
- 2004-04-21 EP EP04728577.0A patent/EP1623459B1/de not_active Expired - Lifetime
- 2004-04-21 CN CNB2004800130226A patent/CN100423238C/zh not_active Expired - Fee Related
- 2004-04-21 WO PCT/EP2004/050581 patent/WO2004102658A1/de active Search and Examination
-
2005
- 2005-11-14 US US11/273,595 patent/US7687842B2/en not_active Expired - Fee Related
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2010
- 2010-01-28 US US12/695,277 patent/US8193059B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
DE10321739A1 (de) | 2004-12-09 |
EP1623459A1 (de) | 2006-02-08 |
WO2004102658A1 (de) | 2004-11-25 |
EP1623459B1 (de) | 2017-01-25 |
US20100129972A1 (en) | 2010-05-27 |
US7687842B2 (en) | 2010-03-30 |
US8193059B2 (en) | 2012-06-05 |
CN100423238C (zh) | 2008-10-01 |
CN1788343A (zh) | 2006-06-14 |
JP4459955B2 (ja) | 2010-04-28 |
US20060108692A1 (en) | 2006-05-25 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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