KR101127381B1 - 반도체 소자의 접합영역 형성 방법 - Google Patents

반도체 소자의 접합영역 형성 방법 Download PDF

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Abstract

본 발명은 반도체 기판의 상부에 제1 간격으로 이격된 제1 게이트 라인들 및 제1 간격보다 넓은 제2 간격으로 이격된 제2 게이트 라인들을 형성하는 단계, 제1 및 제2 게이트 라인들 사이의 반도체 기판에 제1 접합영역을 형성하기 위한 제1 이온주입 공정을 실시하는 단계, 상기 제2 게이트 라이들 사이와 상기 제1 게이트 라인과 상기 제2 게이트 라인 사이에 상기 제1 접합영역보다 폭이 넓고 깊이가 깊은 제2 접합영역을 형성하기 위한 제2 이온주입 공정을 실시하는 단계를 포함하는 반도체 소자의 접합영역 형성 방법으로 이루어진다.
이온주입, 접합영역, 틸팅, 비소, 인

Description

반도체 소자의 접합영역 형성 방법{Method of forming junction region for semiconductor device}
본 발명은 반도체 소자의 접합영역 형성 방법에 관한 것으로, 특히 반도체 소자의 전기적 특성 열화를 방지하기 위한 반도체 소자의 접합영역 형성 방법에 관한 것이다.
반도체 소자 중에서, 비휘발성 메모리 소자인 낸드 플래시 메모리 소자(NAND flash memory device)는 데이터가 저장되는 메모리 셀들이 동일한 스트링(string) 내에서 직렬로 연결된다. 구체적으로 설명하면, 동일 스트링 내에서 각각의 메모리 셀들은 접합영역(junction region)을 통하여 전기적으로 연결된다.
도 1은 종래의 반도체 소자의 문제점을 설명하기 위한 도면이다.
도 1을 참조하여 낸드 플래시 소자를 설명하면 다음과 같다.
낸드 플래시 소자는 웰(well) 및 접합영역(10a 및 10b)이 형성된 반도체 기판(10) 상에 다수개의 게이트 라인들을 형성하여 구현할 수 있다. 예를 들면, 게이 트 라인들은 기능 또는 구조에 따라 여러 가지로 구분될 수 있으며, 그 중에서 워드라인들(WL0 내지 WL3) 및 소스 셀렉트 라인(SSL)에 대하여 설명하도록 한다.
워드라인(WL) 및 소스 셀렉트 라인(SSL)은 모두 게이트 절연막(12), 플로팅 게이트(14), 유전체막(16), 콘트롤 게이트(18) 및 하드 마스크 패턴(20)의 적층구조로 형성할 수 있다. 이때, 소스 셀렉트 라인(SSL)은 구동전압을 전달하는 기능을 수행하기 때문에 유전체막(16)에 유전체막 콘택홀(ONC)을 형성하여 플로팅 게이트(14)와 콘트롤 게이트(18)를 전기적으로 연결한다. 워드라인(wordline; WL)은 데이터가 저장되는 메모리 셀들의 콘트롤 게이트가 연결되어 형성되며, 소스 셀렉트 라인(SSL)은 소스 셀렉트 트랜지스터의 콘트롤 게이트가 연결되어 형성된다. 또한, 설명의 편의상, 워드라인들(WL0 내지 WL2) 사이에 형성된 접합영역은 제1 접합영역(10a)이라 하고, 소스 셀렉트 라인(SSL)과 제1 워드라인(WL0) 사이의 접합영역은 제2 접합영역(10b)이라 한다.
소스 셀렉트 라인(SSL)은 제1 내지 제3 워드라인(WL0 내지 WL2)에서 사용하는 전압보다 높은 레벨의 전압을 사용하기 때문에, 소스 셀렉트 라인(SSL)과 인접한 제1 워드라인(WL0) 간의 간격은 워드라인들(WL0 내지 WL2) 간의 간격보다 넓게 형성한다. 하지만, 반도체 소자의 집적도를 고려하여 소스 셀렉트 라인(SSL) 및 이와 인접한 제1 워드라인(WL0) 간의 간격을 넓히는 데에는 한계가 있다. 이에 따라, 워드라인들(WL0 내지 WL2) 중에서도 제1 워드라인(WL0)이 다른 워드라인들보다 상대적으로 전기적 특성이 열화되기가 쉽다.
구체적인 예를 들면, 프로그램 동작 및 소거 동작을 반복하다 보면 게이트 절연막(또는, 터널 절연막)에 전가(electron)가 트랩(trap) 되는 경우가 발생할 수 있는데, 트랩된 전자는 메모리 셀의 문터전압을 증가시키는 요인이 되기도 한다. 또한, 게이트 절연막(또는, 터널 절연막)에 트랩된 전자의 량이 많은 메모리 셀일 수록 다른 메모리 셀에 비하여 프로그램 동작 속도가 빨라지기 때문에, 플래시 메모리 소자의 문턱전압 분포 폭이 증가할 수 있다. 특히, 상술한 제1 워드라인(WL0)의 경우, 제1 워드라인(WL0)과 소스 셀렉트 라인(SSL) 간의 간격이 넓기 때문에 제2 접합영역(10b)의 길이 또한 길다. 이에 따라, 제2 접합영역(10b)은 워드라인들 사이의 제1 접합영역(10a)보다 높은 커패시턴스(capacitance)를 갖게 되며, 이로 인해 문턱전압 분포가 달라질 수 있다. 이러한 커패시턴스의 차이는 소거 동작에도 영향을 주는데 다음의 도면을 참조하여 설명하도록 한다.
도 2는 종래의 반도체 소자의 포텐셜 에너지의 변화를 설명하기 위한 그래프이다.
도 2를 참조하면, 플래시 소자의 소거동작 시 웰(well) 및 접합영역별 포텐셜 에너지(전압)의 차이를 나타낸다. P-웰이 형성된 경우의 플래시 소자의 소거 동작을 예를 들어 설명하면 다음과 같다. 소거 구간에서는 웰에 소거 전압(예를 들면, 20V)을 인가한다. 이때, P-웰 뿐만 아니라 소스 셀렉트 라인(SSL)과 제1 워드라인(WL0) 사이에 형성된 제2 접합영역(도 1의 10b)의 포텐셜 에너지도 증가하고, 워드라인들 사이에 형성된 제1 접합영역(도 1의 10a)의 포텐셜 에너지도 증가한다. 소거 구간 이후의 디스차지 구간에서는, P-웰에 인가하던 소거 전압 레벨을 낮춘다. 이때, 소거 구간과 디스차지 구간 사이에서는 포텐셜 에너지가 변하는 구간(A) 이 발생하게 되는데, P-웰에는 소거 전압 또는 디스차지 전압을 직접 인가하므로 변화 폭이 좁다. 워드라인 간의 접합영역에서는 P-웰보다는 넓지만 큰 차이를 보이진 않는다. 하지만, 소스 셀렉트 라인(SSL)과 제1 워드라인(WL0) 사이의 제2 접합영역(도 1의 10b)에서는 제1 워드라인(WL0)의 게이트 절연막(도 1의 12)에 트랩된 전자에 영향을 받기 때문에 워드라인들 간의 접합영역에 비하여 변화폭이 넓어진다. 이처럼, 제2 접합영역(도 1의 10b)의 반응 속도가 다른 접합영역에 비해 느릴 경우, 누설전류가 발생하기가 쉽기 때문에 많은 전자가 발생할 수 있다. 특히, P-웰이 제2 접합영역(도 1의 10b)보다 먼저 디스차지되어 0V가 되면, 제1 워드라인(WL0)의 소거된 플로팅 게이트(도 1의 14)는 양의 포텐셜 상태가 된다. 이때, 제2 접합영역(도 1의 10b)으로부터 발생한 전자들이 제1 워드라인(WL0)의 플로팅 게이트(도 1의 14)로 유입될 수 있기 때문에 플래시 소자의 싸이클링(cycling) 특성이 저하될 수 있다.
본 발명이 해결하고자 하는 과제는, 접합영역 형성 공정 시 간격이 넓은 영역에 불순물의 입사각을 기울여서 수행하는 이온주입 공정을 더 실시함으로써 접합영역의 전기적 특성 열화를 억제할 수 있다.
본 발명에 따른 반도체 소자의 접합영역 형성 방법은, 반도체 기판의 상부에 제1 간격으로 이격된 제1 게이트 라인들 및 제1 간격보다 넓은 제2 간격으로 이격된 제2 게이트 라인들을 형성한다. 제1 및 제2 게이트 라인들 사이의 반도체 기판에 제1 접합영역을 형성하기 위한 제1 이온주입 공정을 실시한다. 상기 제2 게이트 라이들 사이와 상기 제1 게이트 라인과 상기 제2 게이트 라인 사이에 상기 제1 접합영역보다 폭이 넓고 깊이가 깊은 제2 접합영역을 형성하기 위한 제2 이온주입 공정을 실시하는 단계를 포함하는 반도체 소자의 접합영역 형성 방법으로 이루어진다.
제2 이온주입 공정은 틸팅(tilting) 이온주입 공정으로 실시한다. 이때, 틸팅 이온주입 공정은 제2 게이트 라인들 사이에 형성된 제1 접합영역으로 불순물이 입사되지 않도록 수행하며, 제1 이온주입 공정은 반도체 기판에 수직한 방향으로 불순물을 주입한다.
제2 이온주입 공정은 제1 이온주입 공정의 불순물 농도보다 낮은 농도로 실 시하며, 제2 이온주입 공정의 불순물 농도는 1011ions/㎤ 내지 1013ions/㎤이다.
제2 이온주입 공정은, 반도체 기판 상에 제2 게이트 라인들 사이에 형성된 제1 접합영역을 노출하는 마스크 패턴을 형성하고, 마스크 패턴에 따라 제2 게이트 라인들 사이에 제2 접합영역을 형성하기 위하여 불순물을 주입하는 단계를 포함한다.
제2 이온주입 공정은, 제1 및 제2 게이트 라인들의 측벽에 스페이서를 형성하고, 제2 게이트 라인들 사이에 제2 접합영역을 형성하기 위하여 불순물을 주입하는 단계를 포함한다.
제1 및 제2 게이트 라인들을 형성하기 이전에 반도체 기판에 P형 웰(well)을 형성하는 단계를 포함한다.
제1 게이트 라인들은 워드라인(wordline)이고, 제2 게이트 라인들은 셀렉트 라인(source select line)이다.
제2 이온주입 공정은 불순물로 비소(Arsenic; As) 또는 인(Phosphorus; P)을 사용한다.
본 발명은, 접합영역 형성 공정 시 간격이 넓은 영역에 불순물의 입사각을 기울여서 수행하는 이온주입 공정을 더 실시함으로써 접합영역의 누설전류 발생을 억제할 수 있다.
특히, 워드라인들 사이의 접합영역에는 영향을 주지 않으면서 워드라인과 셀렉트 라인 사이에 형성된 접합영역의 캐패시턴스를 감소시킬 수 있으며, 게이트 절연막 내에 전자가 트랩(trap)되는 현상을 억제할 수 있다. 이에 따라, 셀렉트 라인과 인접한 워드라인의 싸이클링(cycling) 특성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3a 내지 도 3c는 본 발명의 일 실시 예에 따른 반도체 소자의 접합영역 형성 방법을 설명하기 위한 단면도이다.
도 3a를 참조하여 플래시 소자를 예를 들어 설명하면 다음과 같다.
웰(well)이 형성된 반도체 기판(300)이 제공된다. 웰(well)은 N형 또는 P형으로 형성할 수 있으며, 이 중에서 P형 웰을 형성한 경우를 예를 들어 설명하도록 한다. P형 웰이 형성된 반도체 기판(300)의 상부에 게이트 라인(304)들을 형성한다. 도면은 게이트 라인(304)들 중 워드라인(wordline; WL0 내지 WL2) 및 소스 셀렉트 라인(source select line; SSL)이 형성된 영역의 단면도이다. 또한, 워드라인(WL0 내지 WL2)은 반도체 소자에 따라 다수개를 형성할 수 있으며, 도면에서는 그 중에서 소스 셀렉트 라인(SSL)과 인접한 제1 내지 제3 워드라인(WL0 내지 WL2)을 도시하였다.
제1 내지 제3 워드라인(WL0 내지 WL2) 및 소스 셀렉트 라인(SSL)은 반도체 기판(300)의 상부에 순차적으로 적층된 게이트 절연막(302) 및 게이트 라인(304)으로 형성할 수 있다. 게이트 절연막(302)은 산화막으로 형성할 수 있다. 게이트 라인(304)은 플로팅 게이트, 유전체막, 콘트롤 게이트의 적층 구조로 형성할 수 있으며, 게이트 라인(304)을 후속 공정으로부터 보호하기 위하여 콘트롤 게이트의 상부에 게이트 패터닝(patterning) 공정시 사용한 하드 마스크 패턴을 잔류시키는 것이 바람직하다. 이때, 소스 셀렉트 라인(SSL)이 제1 내지 제3 워드라인(WL0 내지 WL2)보다 높은 레벨의 전압을 전달하기 때문에, 소스 셀렉트 라인(SSL)과 제1 워드라인(WL0) 간의 제1 간격(W1)은 제1 내지 제3 워드라인(WL0 내지 WL2) 간의 제2 간격(W2)보다 넓게 형성하는 것이 바람직하다.
도 3b를 참조하면, 제1 내지 제3 워드라인(WL0 내지 WL2) 및 소스 셀렉트 라인(SSL)을 전기적으로 연결하기 위하여 게이트 라인(304) 사이로 노출된 반도체 기판(300)에 제1 접합영역(300a)을 형성한다. 제1 이온주입 공정은 게이트 라인(304)들 사이로 노출된 반도체 기판(300)에 제1 접합영역(300a)을 고르게 형성하기 위하여 불순물의 입사각을 반도체 기판(300)과 수직한 방향으로 입사하는 것이 바람직하다. 이에 따라, 제1 이온주입 공정을 수행하여 형성한 제1 접합영역(300a) 중, 소스 셀렉트 라인(SSL) 사이 및 소스 셀렉트 라인(SSL)과 제1 워드라인(WL0) 사이에 형성된 제1 접합영역(300a)은 제1 내지 제3 워드라인(WL0 내지 WL2) 사이에 형 성된 제1 접합영역(300a)의 길이보다 길게 형성된다.
도 3c를 참조하면, 소스 셀렉트 라인(SSL) 사이 및 소스 셀렉트 라인(SSL)과 제1 워드라인(WL0) 사이에 형성된 제1 접합영역(300a)의 전기적 특성을 개선하기 위한 제2 접합영역(300b)을 형성하기 위하여 제2 이온주입 공정을 실시한다. 제2 이온주입 공정은 제1 이온주입 공정의 불순물 농도보다 낮은 농도(예를 들면, 1011ions/㎤ 내지 1013ions/㎤)로 수행하는 것이 바람직하며, 불순물은 비소(Arsenic; As) 또는 인(Phosphorus; P)을 사용할 수 있다.
특히, 제2 접합영역(300b)을 소스 셀렉트 라인(SSL)의 양 모서리 영역 및 제1 워드라인(WL0)의 양 모서리 영역 중 소스 셀렉트 라인(SSL) 방향의 모서리 영역에 균일하게 형성하기 위하여, 제2 이온주입 공정은 틸팅(tilting) 이온주입 공정으로 수행하는 것이 바람직하다. 틸팅(tilting) 이온주입 공정은 불순물의 입사각도(θ)에 기울기를 주어 실시하는 이온주입 공정이다. 바람직하게는, 입사각도(θ)는 소스 셀렉트 라인(SSL)의 상부 모서리로부터 제1 워드라인(WL0)의 하부 모서리까지의 각도(θ2)와 같거나 작은 각도로 수행한다. 특히, 제2 이온주입 공정은 형성하고자 하는 영역의 양 단에 걸쳐 제2 접합영역(300b)을 고르게 형성하기 위하여 좌우로 두 번의 이온주입 공정을 실시하는 것이 바람직하다.
이때, 제1 내지 제3 워드라인(WL0 내지 WL2)이 형성된 영역에는 제2 접합영역(300b)이 형성되지 않도록 하는 것이 바람직하다. 이를 위해, 제2 이온주입 공정의 입사각도(θ)는 워드라인의 상부 모서리에서 이웃한 다른 워드라인의 하부 모서 리까지의 각도(θ1)보다 큰 각도로 수행한다. 상술한 불순물의 입사각도(θ)의 범위를 수식으로 표현하면, θ1<θ<θ2 이 된다. 이로써, 소스 셀렉트 라인(SSL) 사이 및 소스 셀렉트 라인(SSL)과 제1 워드라인(WL0) 사이에 제1 접합영역(300a)을 포함하는 제2 접합영역(300b)을 형성할 수 있다.
도 4는 본 발명의 다른 실시 예에 따른 반도체 소자의 접합영역 형성 방법을 설명하기 위한 단면도이다.
도 4를 참조하면, 상술한 도 3a 및 도 3b의 설명에 따라 반도체 기판(300)의 상부에 제1 내지 제3 워드라인(WL0 내지 WL2) 및 소스 셀렉트 라인(SSL)을 형성하고, 게이트 라인(304)의 사이로 노출된 반도체 기판(300)에 제1 접합영역(300a)을 형성한다. 이어서, 제2 이온주입 공정 시, 제1 내지 제3 워드라인(WL0 내지 WL2) 사이에 형성된 제1 접합영역(300a)을 보호하기 위하여 제1 내지 제3 워드라인(WL0 내지 WL2)과 그 사이의 제1 접합영역(300a)의 상부에 마스크 패턴(306)을 형성한다. 즉, 제2 접합영역(300b)이 형성될 부분만 오픈(open)된 마스크 패턴(306)을 형성한다. 마스크 패턴(306)은 하드 마스크막으로 형성할 수도 있으나, 바람직하게는 포토레지스트막으로 형성한다.
마스크 패턴(306)을 형성한 후에, 제2 이온주입 공정을 실시하여 소스 셀렉트 라인(SSL) 사이 및 소스 셀렉트 라인(SSL)과 제1 워드라인(WL0) 사이의 반도체 기판(300)에 제2 접합영역을 형성한다. 이때, 마스크 패턴(306)으로 제1 내지 제3 워드라인(WL0 내지 WL2) 사이의 제1 접합영역(300a)이 가려져 있으므로, 제2 이온주입 공정은 불순물의 입사각도를 제한하지 않아도 된다.
도 5는 본 발명의 또 다른 실시 예에 따른 반도체 소자의 접합영역 형성 방법을 설명하기 위한 단면도이다.
상술한 도 3a 및 도 3b의 설명에 따라 반도체 기판(300)의 상부에 제1 내지 제3 워드라인(WL0 내지 WL2) 및 소스 셀렉트 라인(SSL)을 형성하고, 게이트 라인(304)의 사이로 노출된 반도체 기판(300)에 제1 접합영역(300a)을 형성한다.
제2 이온주입 공정을 실시하기 이전에 소스 셀렉트 라인(SSL) 및 제1 내지 제3 워드라인(WL0 내지 WL2)의 측벽에 스페이서(308)를 형성한다. 스페이서(308)는 산화막으로 형성할 수 있다. 이때, 제1 내지 제3 워드라인(WL0 내지 WL2) 간 간격이 좁기 때문에 스페이서(308) 패턴을 형성하기 위한 식각 공정 시 제1 내지 제3 워드라인(WL0 내지 WL2) 사이는 스페이서(308)가 제거되지 않고 잔류하게 된다. 이에 따라, 제1 내지 제3 워드라인(WL0 내지 WL2) 사이의 제1 접합영역(300a)은 노출되지 않는다.
이어서, 제2 이온주입 공정을 실시하면, 스페이서(308)가 마스크 패턴의 역할을 하기 때문에, 제1 내지 제3 워드라인(WL0 내지 WL2) 사이의 제1 접합영역(300a)은 보호하면서 소스 셀렉트 라인(SSL) 사이 및 소스 셀렉트 라인(SSL)과 제1 워드라인(WL0) 사이에 제2 접합영역(300b)을 형성할 수 있다. 이때에도, 상술한 바와 같이 스페이서(308)가 마스크 패턴 역할을 하므로, 제2 이온주입 공정은 불순물의 입사각도를 제한하지 않아도 된다. 즉, 반도체 기판(300)에 대해 수직으로 입사각을 조절할 수 있고, 또는 틸트(tilt) 각을 주어 실시할 수도 있다.
도 6a 및 도 6b는 본 발명에 따른 반도체 소자의 전기적 특성 변화를 설명하 기 위한 그래프이다.
도 6a는 종래기술에 따른 문턱전압의 변화를 나타낸 그래프이고, 도 6b는 본 발명에 따른 문턱전압의 변화를 나타낸 그래프이다.
종래기술에서는, 반도체 소자의 동작을 반복하여 싸이클링 횟수가 증가할수록 게이트 절연막에 트랩되는 전자의 량이 증가한다. 이로 인해, 문턱전압이 증가하는데, 특히 스트링(string)의 가장자리에 있는 워드라인(E; 예를 들면, 제1 워드라인(도 4의 WL0))의 문턱전압 증가량은 스트링의 안쪽에 형성된 다른 워드라인들(N)의 증가량에 비하여 급증하는 경사를 이룬다.
한편, 본 발명에서는 소스 셀렉트 라인(SSL)이 형성된 영역을 예를 들어 설명하였지만, 드레인 셀렉트 라인(drain select line)이 형성된 영역에서도 적용할 수있다. 상술한 기술에 따라 싸이클링의 횟수가 증가하여도 워드라인들(E 또는 N) 간의 문턱전압 차이를 감소시킬 수 있으므로, 반도체 소자의 전기적 특성 열화를 억제하여 신뢰도를 향상시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래의 반도체 소자의 문제점을 설명하기 위한 도면이다.
도 2는 종래의 반도체 소자의 포텐셜 에너지의 변화를 설명하기 위한 그래프이다.
도 3a 내지 도 3c는 본 발명의 일 실시 예에 따른 반도체 소자의 접합영역 형성 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 다른 실시 예에 따른 반도체 소자의 접합영역 형성 방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 또 다른 실시 예에 따른 반도체 소자의 접합영역 형성 방법을 설명하기 위한 단면도이다.
도 6a 및 도 6b는 본 발명에 따른 반도체 소자의 전기적 특성 변화를 설명하기 위한 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 300 : 반도체 기판 10a, 10b : 접합영역
300a : 제1 접합영역 300b : 제2 접합영역
12, 302 : 게이트 절연막 14 : 플로팅 게이트
16 : 유전체막 18 : 콘트롤 게이트
20 : 하드 마스크 패턴 304 : 게이트 라인
306 : 마스크 패턴 308 : 스페이서
ONC : 유전체막 콘택홀 SSL : 소스 셀렉트 라인
WL0~WL3 : 워드라인

Claims (11)

  1. 반도체 기판의 상부에 제1 간격으로 이격된 제1 게이트 라인들 및 상기 제1 간격보다 넓은 제2 간격으로 이격된 제2 게이트 라인들을 형성하는 단계;
    상기 제1 및 제2 게이트 라인들 사이의 상기 반도체 기판에 제1 접합영역을 형성하기 위한 제1 이온주입 공정을 실시하는 단계;
    상기 제1 및 제2 게이트 라인들의 측벽에 스페이서를 형성하는 단계; 및
    상기 제2 게이트 라인들 사이와 상기 제1 게이트 라인과 상기 제2 게이트 라인 사이에 상기 제1 접합영역보다 폭이 넓고 깊이가 깊은 제2 접합영역을 형성하기 위한 제2 이온주입 공정을 실시하는 단계를 포함하는 반도체 소자의 접합영역 형성 방법.
  2. 제 1 항에 있어서,
    상기 제2 이온주입 공정은 틸팅(tilting) 이온주입 공정으로 실시하는 반도체 소자의 접합영역 형성 방법.
  3. 제 2 항에 있어서,
    상기 틸팅 이온주입 공정은 상기 제2 게이트 라인들 사이에 형성된 상기 제1 접합영역으로 불순물이 입사되지 않도록 수행하는 반도체 소자의 접합영역 형성 방법.
  4. 제 1 항에 있어서,
    상기 제1 이온주입 공정은 상기 반도체 기판에 수직한 방향으로 불순물을 주입하는 반도체 소자의 접합영역 형성 방법.
  5. 제 1 항에 있어서,
    상기 제2 이온주입 공정은 상기 제1 이온주입 공정의 불순물 농도보다 낮은 농도로 실시하는 반도체 소자의 접합영역 형성 방법.
  6. 제 5 항에 있어서,
    상기 제2 이온주입 공정의 상기 불순물 농도는 1011ions/㎤ 내지 1013ions/㎤인 반도체 소자의 접합영역 형성 방법.
  7. 제 1 항에 있어서,
    상기 제2 이온주입 공정은,
    상기 반도체 기판 상에 상기 제2 게이트 라인들 사이에 형성된 상기 제1 접합영역을 노출하는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴에 따라 상기 제2 게이트 라인들 사이에 상기 제2 접합영역을 형성하기 위하여 불순물을 주입하는 단계를 포함하는 반도체 소자의 접합영역 형성 방법.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 제1 및 제2 게이트 라인들을 형성하기 이전에 상기 반도체 기판에 P형 웰(well)을 형성하는 단계를 포함하는 반도체 소자의 접합영역 형성 방법.
  10. 제 1 항에 있어서,
    상기 제1 게이트 라인들은 워드라인(wordline)이고, 상기 제2 게이트 라인들은 셀렉트 라인(source select line)인 반도체 소자의 접합영역 형성 방법.
  11. 제 1 항에 있어서,
    상기 제2 이온주입 공정은 불순물로 비소(Arsenic; As) 또는 인(Phosphorus; P)을 사용하는 반도체 소자의 접합영역 형성 방법.
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