KR20070000783A - 플래쉬 메모리 소자의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 19
- 239000010410 layer Substances 0.000 claims abstract description 34
- 150000002500 ions Chemical class 0.000 claims abstract description 25
- 230000000903 blocking effect Effects 0.000 claims abstract description 14
- 239000011229 interlayer Substances 0.000 claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 claims abstract description 13
- 125000006850 spacer group Chemical group 0.000 claims abstract description 12
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052796 boron Inorganic materials 0.000 claims abstract description 7
- 239000011574 phosphorus Substances 0.000 claims abstract description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 6
- 150000004767 nitrides Chemical class 0.000 claims description 14
- 238000010438 heat treatment Methods 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 3
- 230000014759 maintenance of location Effects 0.000 abstract description 11
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 7
- 229910052739 hydrogen Inorganic materials 0.000 description 7
- 239000001257 hydrogen Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 239000005368 silicate glass Substances 0.000 description 6
- 238000012360 testing method Methods 0.000 description 5
- 238000009826 distribution Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 150000001638 boron Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
- H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 게이트가 형성된 반도체 기판상에 산화막으로 된 차단층을 형성한 뒤 보론(Boron) 또는 인(phosphorus) 혹은 이 둘의 조합으로 된 불순물을 주입하여 상기 차단층이 모바일 이온(mobile ion) 또는 수소의 침투를 막는 트랩을 갖는 BSG(Boron Silicate Glass) 혹은 PSG(Phosphorus Silicate Glass), BPSG(Boron Phosphorus Silicate Glass)화 되게 함으로써, 후속 공정에서 유입되는 모바일 이온의 침투를 막기 위한 기술이다.
모바일 이온, 리텐션 특성, 차단층
Description
도 1은 프로그램된 플래쉬 메모리 셀 주위의 모바일 이온 분포를 나타낸 도면
도 2는 데이터 리텐션 특성 테스트 후 프로그램된 플래쉬 메모리 셀 주위의 모바일 이온 분포를 나타낸 도면
도 3은 데이터 리텐션 특성 테스트 후 프로그램 문턱전압 변화를 나타낸 도면
도 4a 내지 도 4e는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
40 : 반도체 기판 46 : 게이트
47 : 스페이서 48 : 차단층
49 : 층간 절연막 51 : 질화막 스페이서
52 : 콘택
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 데이터 리텐션(data retention) 특성을 향상시키기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
도 1은 프로그램된 플래쉬 메모리 셀 주위의 모바일 이온 분포를 나타낸 도면이고, 도 2는 데이터 리텐션 특성 테스트 후 프로그램된 플래쉬 메모리 셀 주위의 모바일 이온 분포를 나타낸 도면이고, 도 3은 데이터 리텐션 특성 테스트 후 프로그램 문턱전압 변화를 나타낸 도면이다.
도 1 및 도 2를 참조하면, 플래쉬 메모리 셀은 전하가 저장되는 플로팅 게이트(floating gate)(12)와, 상기 플로팅 게이트(12)의 전압을 조절하는 컨트롤 게이트(14)(control gate)로 구성된다.
상기 컨트롤 게이트(14)는 폴리실리콘막(14a)과 텅스텐 실리사이드막(14b)의 적층막으로 이루어지며, 플로팅 게이트(12)와 반도체 기판(10) 사이에는 터널 산화막(11)이 존재하고, 플로팅 게이트(12)와 컨트롤 게이트(14) 사이에는 층간 유전막(13)이 위치된다.
그리고, 상기 게이트 양측면에는 스페이서(15)가 형성되어 있고, 상기 게이트 및 스페이서(15)를 포함한 전표면상에는 스탑퍼 질화막(16)이 형성되어 있으며, 상기 스탑퍼 질화막(16) 상에는 전면을 덮는 층간 절연막(17)이 형성되어 있다. 그 리고, 상기 층간 절연막(17) 및 스탑퍼 질화막(16)을 관통하여 반도체 기판(10)에 연결되는 콘택(18)이 형성되어 있다.
이러한 플래쉬 메모리 셀의 상태는 플로팅 게이트(12)의 전하에 따라서 프로그램(program) 또는 이레이즈(erase) 상태로 나누어지며, 셀의 문턱전압(threshold voltage)으로 표현된다.
프로그램 셀(program cell)의 경우에는 플로팅 게이트(12)에 전자들이 모여서 네거티브 차지(negative charge)를 띠게 되며, 이레이즈 셀(erase cell)의 경우에는 포지티브 차지(positive charge)를 띠게 된다.
그런데, 전도체인 플로팅 게이트(12)와 컨트롤 게이트(14)를 둘러싸고 있는 절연막들(15)(16)(17)내에 모바일 이온(mobile ion)이 있는 경우, 프로그램 셀 주위에 포지티브 모바일 이온들이 배열되어 있다가(도 1 참조), 데이터 리텐션 특성 테스트를 위한 고온 베이크(bake)시 도 2에 도시된 바와 같이 포지티브 모바일 이온들이 프로그램 셀 주위에 몰려들게 된다. 그 결과, 도 3에 나타낸 바와 같이 프로그램 문턱전압이 낮아져 페일 셀(fail cell)이 발생되게 된다.
한편, 도면으로 도시하지 않았지만 이레이즈 셀 주변의 포지티브 모바일 이온들은 전기적 반발력에 의해 밀려나게 되어, 소거 문턱전압은 높아지게 된다.
이러한 모바일 이온들은 플래쉬 메모리 셀의 게이트를 형성한 이후에 실시되는 포토레지스트 스트립(strip) 공정이나, 수소가 많이 포함된 절연막 혹은 전도막을 증착할 때 발생하는 것으로 알려져 있다.
이러한 모바일 이온의 유입을 막기 위하여 종래 기술에서는 플로팅 게이트와 컨트롤 게이트를 형성한 뒤, 산화막이나 질화막으로 된 스페이서를 형성하고, 후속 공정에서 모바일 이온 및 수소의 유입을 막을 수 있도록 질화막으로 된 차단층을 형성하고 있다.
그러나, 질화막으로 된 차단층은 내부에 많은 수소를 포함하고 있거나, 큰 물리적 스트레스(mechanical stress)를 가지고 있어 하부의 두께가 작은 절연막 특히, 터널 산화막의 신뢰성을 열화시키어 플래쉬 메모리 소자의 중요한 전기적 특성인 데이터 리텐션(data retention) 특성을 나쁘게 하며, 계면 특성을 열화시켜 프로그램 디스터브(program disturb) 특성을 열화시킨다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 데이터 리텐션 특성을 향상시키기 위한 플래쉬 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 프로그램 디스터브 특성 열화를 방지하는데 있다.
본 발명에 따른 플래쉬 메모리 소자의 제조방법은 플로팅 게이트 및 컨트롤 게이트를 포함하는 게이트가 형성된 반도체 기판을 제공하는 단계와, 상기 게이트 양측면에 스페이서를 형성하는 단계와, 상기 전면에 산화막을 이용하여 차단층을 형성하는 단계와, 상기 전면에 보론(B) 또는 인(P) 혹은 이 둘의 조합으로 이루어 진 불순물 이온을 주입하는 단계와, 전면에 층간 절연막을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도이다.
먼저, 도 4a에 도시하는 바와 같이 반도체 기판(40)상에 게이트(46)를 형성하고, 게이트 양측면에 스페이서(47)를 형성한다.
즉, 반도체 기판(40)상에 터널 산화막(41)과 플로팅 게이트용 제 1 폴리실리콘막(42)과 층간 유전막(43)과 컨트롤 게이트용 제 2 폴리실리콘막(44)과 텅스텐 실리사이드막(45)을 차례로 형성하고, 사진 식각 공정으로 상기 텅스텐 실리사이드막(45)과 제 2 폴리실리콘막(44)과 층간 유전막(43)과 제 1 폴리실리콘막(42)을 선택적으로 식각하여 게이트(46)를 형성한다. 그리고, 전면에 절연막을 증착하고 에치백하여 상기 게이트(46) 양측면에 스페이서(47)를 형성한다.
그런 다음, 도 4b에 도시하는 바와 같이 50~1000Å의 두께로 산화막을 증착하여 차단층(48)을 형성한다.
그런 다음, 도 4c에 도시하는 바와 같이 전면에 보론(B)이나 인(P) 혹은 이 둘의 조합으로 이루어진 불순물 이온을 주입한다. 상기 불순물 이온 주입시 이온주입 에너지는 10~500KeV가 되게 한다.
이어서, 상기 주입된 불순물 이온에 의해 상기 차단층(48)이 BSG(Boron Silicate Glass) 혹은 PSG(Phosphorus Silicate Glass), BPSG(Boron Phosphorus Silicate Glass)화되게 하기 위한 열처리 공정을 실시하는 것이 좋다. 상기 열처리 공정은 급속열처리(RTP : Rapid Thermal Process) 장비 또는 노(furnace)를 이용하여 600~1000℃의 온도에서 실시한다.
상기 BSG, PSG, BPSG는 그 내부에 수소 혹은 모바일 이온(mobile ion) 침투를 막는 트랩(trap)을 포함하여, 수소 혹은 모바일 이온의 투과를 막을 수 있는 특성을 갖는다.
한편, 후속 공정의 열에 의하여 상기 차단층(48)의 BSG(Boron Silicate Glass) 혹은 PSG(Phosphorus Silicate Glass), BPSG(Boron Phosphorus Silicate Glass)화가 가능하므로 상기 열처리 공정은 생략하여도 무방하다.
그런 다음, 도 4d에 도시하는 바와 같이 전면에 층간 절연막(49)을 증착하고 CMP(Chemical Mechanical Polishing)하여 표면을 평탄화시킨다.
이어, 사진 식각 공정으로 콘택 영역의 층간 절연막(49)과 차단층(48)과 터널 산화막(41)을 식각하여 콘택홀(50)을 형성한다.
그런 다음, 도 4e에 도시하는 바와 같이 상기 콘택홀(50) 측면에 노출된, 불순물 이온이 주입되지 않은 절연막을 통한 모바일 이온 침투를 막기 위하여 상기 콘택홀(50) 측면에 질화막 스페이서(51)를 형성한다.
상기 질화막 스페이서(51)는 LP(Low Pressure) 질화막 또는 PE(Plasma Enhanced) 질화막을 이용하여 형성한다.
그런 다음, 상기 콘택홀(50)내에 폴리실리콘, 텅스텐, 알루미늄 등의 도전막을 매립하여 콘택(52)을 형성한다.
이상으로 본 발명의 실시예에 따른 플래쉬 메모리 소자 제조를 완료한다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 게이트가 형성된 반도체 기판상에 산화막으로 된 차단층을 형성한 후, 보론(B)이나 인(P) 혹은 이 둘의 조합된 불순물 이온을 주입하여 차단층을 BSG, PSG, BPSG화하여 수소 및 모바일 이온의 투과를 막을 수 있다. 따라서, 데이터 리텐션 특성을 향상시킬 수 있다.
둘째, 차단층으로 내부에 많은 수소를 포함하거나 물리적 스트레스가 큰 질화막 대신에 산화막을 사용하므로 터널 산화막의 신뢰성을 개선할 수 있다. 따라서, 데이터 리텐션(data retention) 특성 및 프로그램 디스터브(program disturb) 특성을 향상시킬 수 있다.
Claims (8)
- 플로팅 게이트 및 컨트롤 게이트를 포함하는 게이트가 형성된 반도체 기판을 제공하는 단계;상기 게이트 양측면에 스페이서를 형성하는 단계;상기 전면에 산화막을 이용하여 차단층을 형성하는 단계;상기 전면에 보론(B) 또는 인(P) 혹은 이 둘의 조합으로 이루어진 불순물 이온을 주입하는 단계; 및전면에 층간 절연막을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 차단층은 50~1000Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 불순물 이온 주입시 이온주입 에너지는 10~500KeV인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 불순물 이온 주입 후 열처리 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 4항에 있어서,상기 열처리 공정을 600~1000℃에서 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 4항에 있어서,상기 열처리 공정을 급속열처리 장비 또는 노(furnace)를 이용하여 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 층간 절연막을 형성한 이후에 상기 층간 절연막에 상기 반도체 기판의 일정 영역을 노출하는 콘택홀을 형성하는 단계;상기 콘택홀 측벽에 질화막 스페이서를 형성하는 단계; 및상기 콘택홀내에 도전막을 매립하여 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 7항에 있어서,상기 질화막 스페이서를 LP(Low Pressure) 질화막, PE(Plasma Enhanced) 질화막 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050056400A KR20070000783A (ko) | 2005-06-28 | 2005-06-28 | 플래쉬 메모리 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050056400A KR20070000783A (ko) | 2005-06-28 | 2005-06-28 | 플래쉬 메모리 소자의 제조방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20070000783A true KR20070000783A (ko) | 2007-01-03 |
Family
ID=37868535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050056400A KR20070000783A (ko) | 2005-06-28 | 2005-06-28 | 플래쉬 메모리 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070000783A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8278178B2 (en) | 2008-09-19 | 2012-10-02 | Hynix Semiconductor Inc. | Nonvolatile memory device and method of manufacturing the same |
-
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