TWI838683B - 具有設置在溝渠中的閘極結構的集成晶片及其形成方法 - Google Patents

Abstract

一種集成晶片，其包括基底，基底具有用以定一溝渠的 第一對相對側壁。溝渠延伸到基底的前側表面。第一源極/汲極區沿著基底的前側表面設置。第二源極/汲極區沿著基底的前側表面設置。閘極結構設置在溝渠內，且閘極結構在側向上排列在第一源極/汲極區和第二源極/汲極區之間。閘極結構沿著前述第一對相對側壁延伸到基底的上表面。閘極結構的底面被設置的比第一源極/汲極區的底面低。

Description

具有設置在溝渠中的閘極結構的集成晶片及其 形成方法

本發明的實施例是有關於一種具有設置在溝渠中的閘極結構的集成晶片及其形成方法。

快閃記憶體是一種電子非揮發性計算機儲存介質，可以快速進行電擦除和重新編程。快閃記憶體廣泛地用於各種電子元件和設備。常見的快閃記憶體單元類型包括堆疊閘極記憶體單元和拆分閘極記憶體單元。與堆疊閘極記憶體單元相比，拆分閘極記憶體單元具有更高的注入效率，更少的易感性(susceptibility)到短通道效應，以及更好的抗擦除能力。

因此，在一些實施例中，本揭露涉及一種集成晶片，所述集成晶片包括基底，所述基底包括定義溝渠的第一對相對側壁，其中所述溝渠延伸到所述基底的前側表面；第一源極/汲極區， 沿所述基底的所述前側表面設置；第二源極/汲極區，沿所述基底的所述前側表面設置；以及閘極結構，設置在所述溝渠內且在側向上排列在所述第一源極/汲極區和所述第二源極/汲極區之間，其中所述閘極結構沿著所述第一對相對側壁延伸到所述基底的所述上表面，其中所述閘極結構的底面設置的比所述第一源極/汲極區的底面低。

在其他實施例中，本揭露涉及一種集成晶片，所述集成晶片包括基底，所述基底具有與邏輯區在側向上鄰近的記憶體區，其中所述基底包括用以定義第一溝渠的第一對相對側壁以及用以定義所述記憶體區內的第二溝渠的第二對相對側壁；多個源極/汲極區，沿所述基底的前側表面設置，其中所述多個源極/汲極區包括在側向上設置在所述第一溝渠和所述第二溝渠之間的公共源極/汲極區；第一閘極結構，設置在所述第一溝渠中；第二閘極結構，設置在所述第二溝渠中，其中所述第一閘極結構和所述第二閘極結構分別包括第一閘極以及與第一閘極在側向上鄰近的第二閘極；以及邏輯元件，設置在所述邏輯區中，其中所述邏輯元件包括位在所述基底之上的邏輯閘介電層和上覆於所述邏輯閘介電層的邏輯閘極；其中所述第一閘極結構和所述第二閘極結構的頂面在垂直方向上低於所述邏輯閘極中的底面。

在另一種實施例中，本揭露涉及用於形成集成晶片的方法，方法包括圖案化和基底的前側表面以定義延伸到前側表面中的溝渠；在基底上沉積閘極介電層，使閘極介電層與溝渠相連； 在閘極介電層之上和溝渠內形成第一閘極，使得第一閘極的底面比前側表面低設置在；在溝渠內和沿第一閘極存入電荷阻陷介電結構；在電荷阻陷介電結構之上和溝渠內形成第二閘極，使得第二閘極是鄰近到第一閘極；沿前側表面形成第一源極/汲極區；並且沿前側表面形成第二源極/汲極區，其中第一和第二源極/汲極區在溝渠的相對的側上為設置在；其中第一和第二閘極中的底面是設置在垂直低於第一源極/汲極區的底面。

100a、100b、200a、200b、200c、200d、200e、200f:集成晶片

102:基底

102a:記憶體區

102b:邏輯區

102f:前側表面

102s1:第一側壁

102s2:第二側壁

102t:溝渠

102t1:第一溝渠

102t2:第二溝渠

102us:上表面

103:記憶體單元

104a:第一源極/汲極區

104b:第二源極/汲極區

104c:第三源極/汲極區

106:通道區

106a:第一通道區

106b:第二通道區

108:閘極介電層

110:電荷阻陷介電結構

111a:穿隧層

111b:電荷阻陷層

111c:阻擋層

112:閘極結構

112a:第一閘極結構

112b:第二閘極結構

114a:第一閘極

114b:第二閘極

116:層間介電層

118:導通孔

120:隔離結構

124:邏輯裝置

126:邏輯閘極

128:邏輯閘介電層

130:源極/汲極區

202a:第一記憶體單元

202b:第二記憶體單元

204:矽化物層

204a:第一矽化物層

204b:第二矽化物層

206:接觸蝕刻終止層

208:側壁分隔件

210:第一井區

212:第二井區

214:第三井區

216:第四井區

300、300-1900、400、500、600、600-1100、700、800、900、1000、1100、1200、1200-1300、1300、1400、1500、1600、1700、1800、1900、2000、2000-2100、2100:剖視圖

402:第一頂蓋層

404:罩幕層

406:摻雜區

602:第一閘極層

802:介電層

902a:介電結構

902b:第二介電結構

902c:第三介電結構

902d:第四介電結構

1202:第二閘極層

1204:上底抗反射層層

1602:第二頂蓋層

1702:導電層

2102:輕摻雜源極/汲極區

2200:方法

2202、2204、2206、2208、2210、2212、2214、2216、2218、2220、2222、2224、2226:動作

結合附圖閱讀以下詳細說明，能最好地理解本揭露的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意地增大或減小各種特徵的尺寸。

圖1A繪示了一些實施例的中集成晶片的剖視圖，其中集成晶片包括記憶體單元以及設置在基底上的邏輯元件，且記憶體單元劇有設置在基底的溝渠內閘極結構。

圖1B繪示了一些替代實施例中集成晶片的剖視圖，其中集成晶片包括記憶體單元以及設置在基底上的邏輯元件，且記憶體單元具有設置在基底的溝渠內的閘極結構。

圖2A至圖2F繪示了一些實施例中各種集成晶片的剖視圖，其中集成晶片具有設置在基底的溝渠內閘極結構以及設置在基底上的邏輯元件。

圖3至圖19繪示了一些實施例中用於形成集成晶片的第一方法的剖視圖，其中集成晶片具有設置在基底的溝渠內閘極結構以及設置在基底上的邏輯元件。

圖20至圖21繪示了一些實施例中用於形成集成晶片的第二方法的剖視圖，其中集成晶片具有設置在基底的溝渠內的閘極結構以及設置在基底上的邏輯元件。

圖22繪示了一些實施例中用於形成集成晶片的圖流程，其中集成晶片具有設置在基底的溝渠內閘極結構以及設置在基底上的邏輯元件。

以下揭露內容提供許多不同的實施例或實例以實施所提供主題的不同特徵。下文闡述組件及佈置的具體實例以簡化本揭露。當然，這些僅是實例且不旨在進行限制。舉例來說，在以下說明中在第二特徵之上或在第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且還可包括其中在第一特徵與第二特徵之間可形成有附加特徵以使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複使用參考編號和/或字母。此種重複是出於簡明及清晰的目的，而並非自身指示所論述的各種實施例和/或配置之間的關係。

此外，為便於說明起見，本文中可使用例如“在...下面 (beneath)”、“在...之下(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵之間的關係。除圖中所繪示的定向外，所述空間相對性用語還旨在囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

許多集成晶片包括沿基底設置的記憶體單元。舉例來說，集成晶片可包括沿基底設置以及在側向上設置於基底的記憶體區內的的拆分閘極快閃記憶體單元。記憶體單元包括沿基底的水平頂面設置且藉由基底的通道區彼此側向地隔開的第一源極/汲極區和第二源極/汲極區。閘極結構設置在基底的頂面之上，並且排列在第一源極/汲極區和第二源極/汲極區之間。閘極結構包括選擇閘極和以及與選擇閘極側向地鄰近的記憶體閘極。選擇閘極藉由選擇閘極介電層與通道區在垂直方向上分離，而記憶體閘極藉由電荷阻陷介電結構與通道區在垂直方向上分離。通道區的長度與延伸在第一源極/汲極區和第二源極/汲極區之間的基底的頂面的長度成正比。此外，集成晶片可以包括多個設置在基底的邏輯區內的邏輯元件，而邏輯區直接與基底的記憶體區鄰近。邏輯元件中的每一者可包括設置在基底的頂面之上的邏輯閘極。

在此集成晶片的製造期間，選擇閘極介電層和選擇閘極形成在記憶體區內的基底之上。電荷阻陷介電結構沉積在基底 上，而記憶體閘極沉積在電荷阻陷介電結構上。執行一個或多個微影製程以將記憶體閘極和電荷阻陷介電結構圖案化，進而使記憶體閘極與選擇的閘極對齊，從而在基底上形成閘極結構。此外，虛設多晶矽結構沉積在記憶體區內的閘極結構上以及邏輯區上。在邏輯區中的虛設多晶矽結構上執行第一蝕刻製程以暴露出邏輯區中的基底的頂面，從而形成記憶體區和邏輯區之間的邊界區中的高度段差(step height difference)。邏輯閘介電層、邏輯多晶矽層和氧化物層沉積在基底的記憶體區和邏輯區上。在氧化物層和邏輯多晶矽層上執行第二蝕刻製程，以減少記憶體區和邏輯區之間的高度段差並且促進邏輯區內邏輯元件的形成。隨後，在邏輯區內形成邏輯元件。由於選擇閘極和記憶體閘極沿基底的頂面形成，執行額外的處理步驟(例如，第一蝕刻製程和第二蝕刻製程)以減少關於位在邏輯區與記憶體區之間的邊界區的問題(例如，由於高度段所導致的問題)。這增加了與形成集成晶片相關的時間和成本。

此外，這種集成晶片的挑戰在於，在不減少記憶體單元的效能的情況下，可能無法增加集成晶片的單元密度。舉例來說，因為通道區的長度與延伸在第一源極/汲極區和第二源極/汲極區之間的基底的頂面的長度成正比，減少延伸在第一源極/汲極區和第二源極/汲極區之間的基底的頂面的長度將受益於通道區長度的減少。但是，減少通道區的長度可能會對記憶體單元的效能產生負面影響。舉例來說，記憶體單元和非常短的通道長度可能會遇 到效能問題，有時稱為“短通道效應”。因此，在不減少記憶體單元的效能的情況下，可能無法增加集成晶片的單元密度。

因此，本揭露中的各種實施例與一種方法相關，此種方法簡化了包括有記憶體單元的集成晶片的製造，其中記憶體單元包括嵌入在基底中的閘極結構以及能夠增加集成晶片的單元密度的相關結構。基底包括與邏輯區側向地鄰近的記憶體區。前述方法包括在邏輯區中的基底的前側表面之上形成第一頂蓋層。隨後，在記憶體區中的基底的前側表面上進行蝕刻製程，以形成延伸到前側表面的溝渠。在溝渠內形成包括選擇閘極和記憶體閘極的閘極結構，使得閘極結構的底面在垂直方向上設置在基底的前側表面的下方。此外，在閘極結構的第一側壁旁的基底內形成第一源極/汲極區，並且在閘極結構的第二側壁旁的基底內形成第二源極/汲極區。隨後，去除第一頂蓋層，並在基底的記憶體區之上形成第二頂蓋層。在基底的邏輯區內形成邏輯元件。通過在溝渠內形成閘極結構，用於減少邏輯區和記憶體區之間的邊界區問題的額外處理步驟可以被省略，從而減少與形成集成晶片相關的時間和成本。

另外，基底的通道區沿著閘極結構從第一源極/汲極區延伸到第二源極/汲極區。舉例來說，通道區沿閘極結構的第一側壁和第二側壁垂直地延伸，並且沿著閘極結構的底面側向地延伸。某種程度上，這有助於減少第一源極/汲極區和第二源極/汲極區之間的側向距離，且可以保持和/或減少通道區的長度。舉例來說， 因為通道區的多個部分沿閘極結構的第一側壁和第二側壁垂直地延伸，所以通道區的這些部分可以增加通道區的長度，但不會增加第一源極/汲極區和第二源極/汲極區之間的側向距離。因此，通道區的長度大於第一源極/汲極區和第二源極/汲極區之間的側向距離。因此，在不減少記憶體單元的通道區長度的前提下，記憶體區的給定側向距離內能夠設置的記憶體單元數量可以增加。因此，可以在不減少記憶體單元的效能的情況下，增加集成晶片的單元密度。

圖1A繪圖示了一些實施例中集成晶片100a的剖視圖，其中集成晶片100a包括設置在基底102的溝渠102t內的閘極結構112。

集成晶片100a包括基底102，而基底102具有側向地鄰近到邏輯區102b的記憶體區102a。隔離結構120設置在記憶體區102a和邏輯區102b之間的基底102內。記憶體單元103嵌入在基底102中，並且在側向上設置在記憶體區102a中。邏輯元件124設置在基底102上，並且在側向上位在邏輯區102b內。在各種實施例中，邏輯元件124包括邏輯閘極126、邏輯閘介電層128以及設置在邏輯閘極126的相對側上的一對源極/汲極區130。邏輯閘介電層128設置在邏輯閘極126和基底102之間。在另外的實施例中，集成晶片100a還包括上覆於基底的前側表面102f的層間介電(ILD)層116以及延伸通過層間介電層116的多個導通孔118。所述多個導通孔118與記憶體單元103和邏輯元件124電耦合。

基底102具有前側表面102f以及在垂直方向上設置在基底102的前側表面102f下方的上表面102us。此外，基底102包括分別從前側表面102f連續延伸到基底102的上表面102us的第一側壁102s1和第二側壁102s2。第一側壁102s1與第二側壁102s2相對。基底102的第一側壁102s1、第二側壁102s2和上表面102us定義了延伸到基底102的前側表面102f的溝渠102t。溝渠102t側向地設置在基底102的記憶體區102a中。在各種實施例中，第一側壁102s1和第二側壁102s2分別包括在垂直方向上位於彎曲側壁區段(curved sidewall segment)上方的直側壁區段(straight sidewall segment)。

在一些實施例中，記憶體單元103包括閘極結構112、第一源極/汲極區104a和第二源極/汲極區104b。第一源極/汲極區104a和第二源極/汲極區104b分別沿基底102的前側表面102f設置。閘極結構112設置在溝渠102t內，且在側向上位於第一源極/汲極區104a和第二源極/汲極區104b之間。閘極結構112包括第一閘極114a和與第一閘極114a側向地鄰近的第二閘極114b。在各種實施例中，第一閘極114a從基底102的前側表面102f延伸到前側表面102f下方的一點，且第二閘極114b從基底102的前側表面102f延伸到前側表面102f下方的該點。此外，第一閘極114a與基底102被閘極介電層108隔開。在一些實施例中，閘極介電層108沿著基底102的第一側壁102s1連續延伸到基底102的上表面102us的第一部分。第二閘極114b與基底102和第一閘極114a 被電荷阻陷介電結構110隔開。在一些實施例中，電荷阻陷介電結構110從基底002的第二側壁102s2，沿著基底102的上表面102us的第二部分，一直延伸到第一閘極114a的側壁。在進一步的實施例中，電荷阻陷介電結構110側向地包圍了第二閘極114b。

通道區106沿閘極結構112從第一源極/汲極區104a延伸到第二源極/汲極區104b。在一些實施例中，通道區106沿基底102的第一側壁102s1和第二側壁102s2垂直延伸，並且沿基底102的上表面102us側向地延伸。因為通道區106沿基底102的第一側壁102s1和第二側壁102s2垂直延伸，並且沿基底102的上表面102us側向地延伸，通道區106的長度(未標註)大於第一源極/汲極區104a和第二源極/汲極區104b之間的側向距離Ld。因此，在不減少通道區106長度的前提下，第一源極/汲極區104a和第二源極/汲極區104b之間的側向距離Ld可以減少。某種程度上，這增加了集成晶片100a的單元密度而不減少記憶體單元103的效能。

在另外的實施例中，在集成晶片100a的製造期間，第一頂蓋層(未示出)形成在邏輯區102b之上，並且溝渠102t形成在記憶體區102a內。隨後，閘極結構112形成在溝渠102t內，且第一源極/汲極區104a和第二源極/汲極區104b形成在閘極結構112的相對側上。第一頂蓋層被去除，第二頂蓋層(未示出)形成在記憶體區102a之上，且邏輯元件124形成在邏輯區102b中。在集成晶片100a的製造期間，第一頂蓋層和第二頂蓋層(未示出) 被配置成保護記憶體區102a和邏輯區102b內的基底102和/或元件、結構。舉例來說，在形成記憶體單元103期間，第一頂蓋層被用以防止邏輯區102b內的基底102被損壞。此外，通過在溝渠102t內形成閘極結構112，可以省略用於減少記憶體區102a和邏輯區102b之間的邊界區問題的額外處理步驟，從而減少與製造製程相關的時間和成本。

在一些實施例中，第一源極/汲極區104a和第二源極/汲極區104b可以是或包含基底102中的摻雜區。在各種實施例中，第一閘極114a和第二閘極114b可以是或包含多晶矽、金屬或一些其他合適的材料。此外，在一些實施例中，第一閘極114a可以是選擇閘極(SG)，而第二閘極114b可以是記憶體閘極(MG)。

圖1B繪示了一些替代實施例中集成晶片100b的剖視圖，集成晶片100b對應於圖1A中的集成晶片100a，其中電荷阻陷介電結構110包括穿隧層111a、電荷阻陷層111b和阻擋層111c。在一些實施例中，穿隧層111a與基底102的第二側壁102s2、基底102的上表面102us的第二部分以及第一閘極114a的外側壁接觸。此外，電荷阻陷層111b設置在穿隧層111a和阻擋層111c之間。此外，阻擋層111c設置在電荷阻陷層111b和第二閘極114b之間。在各種實施例中，穿隧層111a和阻擋層111c可包括第一介電材料(例如二氧化矽、氧化鋁或一些以及氧化物)，而電荷阻陷層111b可包括與第一介電材料不同的第二介電材料(例如氮化矽、鋁氮化物或一些以及氮化物)。

圖2A繪示了一些實施例中集成晶片200a的剖視圖，其中集成晶片200a包括設置在基底102的第一溝渠102t1內的第一閘極結構112a以及設置在基底102的第二溝渠102t2內的第二閘極結構112b。

集成晶片200a包括側向地設置在記憶體區102a內的基底102的第一記憶體單元202a和第二記憶體單元202b。在各種實施例中，基底102可以是或包括塊材基底(例如塊材矽)、絕緣層覆矽(SOI)基底或其他合適的基底，和/或基底102可包括第一摻雜型(例如p型)。此外，基底102包括定義第一溝渠102t1的第一對相對側壁以及定義第二溝渠102t2的第二對相對側壁。第一溝渠102t1和第二溝渠102t2延伸到基底102的前側表面102f，且第一溝渠102t1和第二溝渠102t2彼此間以一個非零的距離在側向上偏移。

在各種實施例中，第一記憶體單元202a包括沿基底102的前側表面102f設置的第一源極/汲極區104a。第二記憶體單元202b包括沿基底102的前側表面102f設置的第三源極/汲極區104c。此外，第一記憶體單元202a和第二記憶體單元202b共用第二源極/汲極區104b，而第二源極/汲極區104b在側向上設置在第一源極/汲極區104a和第三源極/汲極區104c之間，且第二源極/汲極區104b沿基底102的前側表面102f設置。在各種實施例中，第二源極/汲極區104b可稱為共用源極/汲極區(common source/drain region)。在另外的實施例中，第一記憶體單元202a 包括側向地設置在第一源極/汲極區104a和第二源極/汲極區104b之間的第一閘極結構112a，且第二記憶體單元202b包括側向地設置在第二源極/汲極區104b和第三源極/汲極區104c之間的第二閘極結構112b。在各種實施例中，第一源極/汲極區、第二源極/汲極區和第三源極/汲極區可以包括與第一摻雜型(例如，p型)相反的第二摻雜型(例如，n型)。

在一些實施例中，第一閘極結構112a設置在第一溝渠102t1中，因此第一閘極結構112a的頂面與基底102的前側表面102f在垂直方向上對齊。在另外的實施例中，第一閘極結構112a設置在第一溝渠102t1內，使得第一閘極結構112a的頂面在垂直方向上設置在基底102的前側表面102f的下方(未示出)(例如，參見圖2E)。在各種實施例中，第二閘極結構112b設置在第二溝渠102t2內，使得第二閘極結構112b的頂面與基底的前側表面102f在垂直方向上對齊。在更進一步的實施例中，第二閘極結構112b設置在第二溝渠102t2內，使得第二閘極結構112b的頂面在垂直方向上設置在基底的前側表面102f的下方(未示出)(例如，參見圖2E)。

第一閘極結構112a和第二閘極結構112b分別包括側向地鄰近至第一閘極114a的第一閘極114a和第二閘極114b。在各種實施例中，第一閘極結構112a的第一閘極114a和第二閘極114b在側向上設置在基底102的第一對相對側壁之間，而此第一對相對側壁用以定義第一溝渠102t1。在進一步的實施例中，第二閘極 結構112b的第一閘極114a和第二閘極114b在側向上設置在基底102的第二對相對側壁之間，而此第二對相對側壁用以定義第二溝渠102t2。第一閘極114a與基底102被閘極介電層108隔開。在進一步的實施例中，第二閘極114b與基底102和第一閘極114a被電荷阻陷介電結構110隔開。在更進一步的實施例中，電荷阻陷介電結構110從第二閘極114b的相對側壁延伸到第二閘極114b的底面。在一些實施例中，第一閘極結構112a的第一閘極114a可稱為第一選擇閘極，第二閘極結構112b的第一閘極114a可稱為第二選擇閘極。在各種實施例中，第一閘極結構112a的第二閘極114b可稱為第一記憶體閘極(MG)，第二閘極結構112b的第二閘極114b可稱為第二記憶體閘極。在更進一步的實施例中，第一記憶體單元202a和第二記憶體單元202b中的每一者可以被配置為雙重電晶體矽-氧化物-氮化物-氧化物-矽(2T-SONOS)記憶體單元、雙重電晶體金屬-氧化物-氮化物-氧化物-矽(2T-MONOS)記憶體單元或其類似物。

在一些實施例中，閘極介電層108可以是或包含二氧化矽、氧化鉿、氧化鋁、一些其他介電材料或前述的任何組合。電荷阻陷介電結構110可包括一個或多個介電層。在另外的實施例中，電荷阻陷介電結構110可以是或包含氧化物-氮化物-氧化物結構或一些其他合適的介電結構。舉例來說，電荷阻陷介電結構110可包括第一介電層、位在第一介電層上的第二介電層以及位在第二介電層上的第三介電層。在本實施例中，第一介電層和第三介 電層可以包括第一介電材料，而第二介電層可以包括與第一介電材料不同的第二介電材料。在另外的實施例中，第一閘極結構112a和第二閘極結構112b的第一閘極114a和第二閘極114b可以分別是或包含多晶矽或其他合適的材料。

第一通道區106a設置在基底102中且沿第一閘極結構112a從第一源極/汲極區104a延伸到第二源極/汲極區104b。第二通道區106b設置在基底102中且沿第二閘極結構112b從第二源極/汲極區104b延伸到第三源極/汲極區104c。在各種實施例中，第一通道區106a的第一長度大於第一源極/汲極區104a和第二源極/汲極區104b之間的第一側向距離。在進一步的實施例中，第二通道區106b的第二長度大於第二源極/汲極區104b和第三源極/汲極區104c之間的第二側向距離。因此，由於第一閘極結構112a和第二閘極結構112b設置在第一溝渠102t1和第二溝渠102t2內，102t2，集成晶片200a的單元密度可以增加而不會減少第一記憶體單元202a和第二記憶體單元202b的效能。

在各種實施例中，在操作中，第一記憶體單元202a和第二記憶體單元202b都可以被認為是串聯的兩個電晶體。在每個單元內，一個電晶體是記憶體閘極MG電晶體(例如，對應於第二閘極114b)，另一個電晶體可以是由字元線(未示出)控制的選擇閘極電晶體(例如，對應於第一閘極114a)。程式化可由源極側通道熱電子注入的手段來執行。多晶-對-多晶福勒-諾德海姆(Fowler-Nordbeim,FN)電子穿隧效應可用於抹除。在一些實施例 中，要將單元值更改為“0”，將負電位施加到記憶體閘極電晶體和選擇閘極電晶體，這樣存儲在電荷阻陷介電結構110中的電子將排出到記憶體單元中的源極/汲極區。在進一步的實施例中，單元值可以通過施加強正電場改變為“1”，這導致電子穿過電晶體的通道區(例如，106a和/或106b)以穿隧進入電荷阻陷介電結構110。因為即使晶片位於電源連接，電子也傾向於保留在電荷阻陷介電結構110中，所以第一記憶體單元202a和第二記憶體單元202b被稱為“非揮發性”記憶體單元。

此外，隔離結構120延伸到基底102的前側表面102f並且設置在記憶體區102a和邏輯區102b之間。在各種實施例中，隔離結構120用以使配置在記憶體區102a內的記憶體單元202a與記憶體單元202b與側向地設置在邏輯區102b內的邏輯元件124電隔離。隔離結構120，舉例來說，可為淺溝渠隔離(STI)結構。在一些實施例中，隔離結構120可以是或包含二氧化矽、氮化矽、矽碳化物、其他合適的材料或前述的任何組合。

在各種實施例中，邏輯元件124被配置成電晶體並且包括設置在基底102內的邏輯閘介電層128、邏輯閘極126和一對源極/汲極區130。邏輯閘極126設置在基底102的前側表面102f之上，且邏輯閘介電層128設置在基底102和邏輯閘極126之間。在進一步的實施例中，此對源極/汲極區130設置在基底102內且位在邏輯閘極126的相對側上。源極/汲極區130可以各自是基底102中的摻雜區並且可以包括第二摻雜型(例如，n型)。在一些 實施例中，邏輯元件124可以配置為高介電系數的金屬閘極(HKMG)。邏輯閘極126可以是或包含一個或多個金屬，例如鈦、鋁、氮化鈦、氮化鉭、另一種合適的材料或前述的任何組合。在各種實施例中，第一閘極結構112a和第二閘極結構112b中的第一閘極114a和第二閘極114b可以包括第一導電材料(例如多晶矽)，並且邏輯閘極126可以包括與第一導電材料不同的第二導電材料(例如鈦、鋁、氮化鈦、氮化鉭等)。在各種實施例中，邏輯閘介電層128可以是或包含高介電系數的介電材料(例如，介電常數κ大於約3.9的介電材料)、氧化鋁、氧化鉿、二氧化矽、另一個介電材料或前述的任何組合。在各種實施例中，邏輯閘極126中的底面在垂直方向上設置在第一閘極114a和第二閘極114b的頂面之上。

此外，層間介電層116設置在基底102之上，並從記憶體區102a連續延伸到邏輯區102b。在各種實施例中，層間介電層116包括低介電常數的介電材料(例如，介電常數κ小於約3.9)、二氧化矽、一些其他介電材料，或前述的任何組合。多個導通孔118延伸通過層間介電層116。導通孔118電耦合到第一記憶體單元202a、第二記憶體單元202b和邏輯元件124。在各種實施例中，導通孔118可以是或包含氮化鈦、氮化鉭、鋁、銅、鎢、釕、一些金屬材料或前述的任何組合。

圖2B繪示了一些替代實施例中集成晶片200b的剖視圖，集成晶片200b對應於圖2A中的集成晶片200a，其中電荷阻 陷介電結構110包括穿隧層111a、電荷阻陷層111b和阻擋層111c。在進一步的實施例中，第二閘極114b的底面在垂直方向上設置在基底102的前側表面102f和第一閘極114a的底面之間。在各種實施例中，穿隧層111a和阻擋層111c可包括第一介電材料(例如二氧化矽、氧化鋁或一些其他的氧化物)，而電荷阻陷層111b可包括與第一介電材料不同的第二介電材料(例如氮化矽、鋁氮化物或一些其他的氮化物)。

圖2C繪示了一些替代實施例中集成晶片200c的剖視圖，集成晶片200c對應於圖2A中的集成晶片200a，其中第一閘極結構112a、第二閘極結構112b、第一源極/汲極區104a、第二源極/汲極區104b、第三源極/汲極區104c和一對源極/汲極區130被矽化物層204所覆蓋。在各種實施例中，矽化物層204可以是或包括鎳矽化物、鈦矽化物或其類似物。在更進一步的實施例中，上覆於第一閘極114a的第一矽化物層204a與上覆於第二閘極114b的第二矽化物層204b被電荷阻陷介電結構110分隔開。此外，接觸蝕刻停止層206設置在層間介電層116和基底102的前側表面102f之間。在一些實施例中，接觸蝕刻停止層206可以是或包含氮化矽、矽碳化物、氧氮化矽、矽碳氧化物、另一個介電材料或前述的任何組合。此外，側壁分隔件208沿邏輯閘介電層128的相對側壁以及邏輯閘極126的相對側壁設置。

圖2D繪示了一些替代實施例中集成晶片200d的剖視圖，集成晶片200d對應於圖2A中的集成晶片200a，其中第一井 區210、第二井區212、第三井區214和第四井區216設置在基底102內。在一些實施例中，第一井區210沿著第一記憶體單元202a的閘極介電層108延伸到第一源極/汲極區104a。在進一步的實施例中，第二井區212沿著第一記憶體單元202a的電荷阻陷介電結構110延伸到第二記憶體單元202b的電荷阻陷介電結構110。在更進一步的實施例中，第三井區214沿著第二記憶體單元202b的閘極介電層108延伸到第三源極/汲極104c。第四井區216設置在邏輯閘極126下方。在一些實施例中，第一井區210、第三井區214和第四井區216包括第一摻雜型(例如，p型)並且具有在約10¹⁴至10¹⁶原子/立方公分(atoms/cm³)範圍內的摻雜濃度。在另外的實施例中，第二井區212包括第一摻雜型(例如，p型)並且具有大於約10¹⁹原子/立方公分的摻雜濃度。

圖2E繪示了一些替代實施例中集成晶片200e的剖視圖，集成晶片200e對應於圖2A中的集成晶片200a，其中第一閘極結構112a和第二閘極結構112b的頂面在垂直方向上設置在基底102的前側表面102f的下方。在更進一步的實施例中，閘極介電層108的頂面再傳直方向上設置在基底102的前側表面102f的下方，且電荷阻陷介電結構110的頂面在垂直方向上設置在基底102的前側表面102f的下方。

圖2F繪示了一些替代實施例中集成晶片200f的剖視圖，其對應於圖2A的集成晶片200a，其中第一閘極114a和第二閘極114b的形狀分別為矩形。

圖3至圖19繪示了根據本揭露在基底的溝渠內形成閘極結構的方法剖視圖300-1900。儘管圖3至圖19中所示的剖視圖300-1900被以方法的型態描述，但應當理解，圖3至圖19中所示的結構不限並必須為該方法所製造，而是可以獨立於方法之外。儘管圖3至圖19被描述為一系列的動作，但是應當理解的是，這些動作的描述並非用以限制，因為動作的順序可以在其他實施例中被改變，且此處所公開的方法也適用於其他結構。在其他的實施例中，示出和/或描述的一些動作可以全部或部分省略。

如圖3的剖視圖300所示，提供基底102並且形成延伸到基底102的前側表面102f的隔離結構120。在各種實施例中，基底102包括記憶體區102a和與記憶體區102a側向地鄰近的邏輯區102b，以使隔離結構120側向地設置在記憶體區102a和邏輯區102b之間。在一些實施例中，用於形成隔離結構120的製程包括：在基底102的前側表面102f之上形成罩幕層(未示出)；根據罩幕層蝕刻(例如，濕式蝕刻和/或乾式蝕刻)基底102，以定義基底內的開口102；沉積(例如，通過化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程、熱氧化等)填充開口的介電層；在介電層的頂部執行平坦化製程(例如，化學機械平坦化(CMP)製程)；以及移除罩幕層。然而，其他製程亦可用於形成隔離結構120。

如圖4的剖視圖400所示，第一頂蓋層402形成在基底102的邏輯區102b之上。在一些實施例中，第一頂蓋層402是以 一個非零距離與記憶體區102a在側向上偏移，且在記憶體區102a上執行後續製程期間，第一頂蓋層402被配置為防止邏輯區102b內的基底102被損壞。此外，罩幕層404形成在基底102之上，使得罩幕層404在基底102的記憶體區102a內包括兩對或更多對相對側壁。在進一步的實施例中，對基底102的前側表面102f執行圖案化製程以定義第一溝渠102t1和第二溝渠102t2。在一些實施例中，圖案化製程可包括根據罩幕層404在基底102上執行乾式蝕刻製程和/或濕式蝕刻製程。此外，基底102包括用以定義第一溝渠102t1和第二溝渠102t2的多個側壁。舉例來說，基底102包括用以定義第一溝渠102t1的第一側壁102s1、第二側壁102s2和上表面102us。在各種實施例中，第一側壁102s1和第二側壁102s2分別包括上覆於彎曲側壁區段的直側壁區段。在更進一步的實施例中，在形成第一溝渠102t1和第二溝渠102t1之後，在基底102內形成摻雜區406。在各種實施例中，摻雜區406可以由選擇性離子植入製程形成並且可以包括在基底102內植入具有第一摻雜型(例如，p型)的摻質(例如，硼、銦、或其類似物)，使得摻雜區406具有摻雜濃度範圍約為10¹⁴至10¹⁶原子/立方公分。在更進一步的實施例中，摻雜區406包括圍繞第一溝渠102t1的第一部分設置的第一井區210以及圍繞第二溝渠102t2的第一部分設置的第三井區214。

在各種實施例中，用於形成第一頂蓋層402的製程包括通過CVD製程、PVD製程、ALD製程、氧化製程或其他合適的 沉積或生長製程來沉積第一頂蓋層402。第一頂蓋層402可以是或包含二氧化矽、氮化矽、氧氮化矽或其類似物。在各種實施例中，罩幕層404可以是或包括氮化矽、氧氮化矽或其類似物。在另外的實施例中，第一頂蓋層402可以是罩幕層404的部分。

如圖5中的剖視圖500所示，閘極介電層108形成在基底102之上，使得閘極介電層108作為第一溝渠102t1和第二溝渠102t2的襯層。在一些實施例中，用於形成閘極介電層108的製程包括通過CVD製程、PVD製程、ALD製程、熱氧化或其他沉積或生長製程在基底102上沉積閘極介電層108。

如圖6的剖視圖600所示，第一閘極層602形成在閘極介電層108和基底102之上，使得第一閘極層602填充第一溝渠102t1和第二溝渠102t2。在一些實施例中，用於形成第一閘極層602的製程包括通過CVD製程、PVD製程、ALD製程或其他合適的沉積或生長製程在基底102上沉積第一閘極層602。在另外的實施例中，第一閘極層602可以是或包含多晶矽或另一種合適的材料。

如圖7的剖視圖700所示，在第一閘極層602上執行蝕刻製程以從基底102的多個區域上移除第一閘極層602，而這些區域與第一溝渠102t1和第二溝渠102t2在側向上偏移。在各種實施例中，前述的蝕刻製程包括：在基底102之上形成底部抗反射塗佈(BARC)層(未示出)；並在BARC層和第一閘極層602上執行回蝕製程，使得第一閘極層602的頂面在垂直方向上低於罩幕 層404的頂面。在又一實施例中，執行回蝕製程使得第一閘極層602的頂面與基底102的前側表面102f對齊。

如圖8中的剖視圖800所示，介電層802形成在基底102和第一閘極層602之上。在各種實施例中，用於形成介電層802的製程包括通過CVD製程、PVD製程、ALD製程或其他合適的沉積或生長製程在基底102上沉積介電層802。在各種實施例中，介電層802可以是或包含氧化物，例如二氧化矽，或其他合適的介電材料。

如圖9的剖視圖900所示，對介電層(圖8中的802)執行蝕刻製程，從而在第一閘極層602上形成多個介電結構902a-902d。在各種實施例中，蝕刻製程包括執行乾式蝕刻和/或濕式蝕刻。所述多個介電結構902a-902d包括第一介電結構902a、第二介電結構902b、第三介電結構902c和第四介電結構902d。在一些實施例中，第一介電結構902a和第二介電結構902b直接覆蓋住設置在第一溝渠102t1內的第一閘極層602，且第三介電結構902c和第四介電結構902d直接覆蓋住設置在第二溝渠102t2內的第一閘極層602。

如圖10的剖視圖1000所示，執行圖案化製程以從第一閘極層602上移除第二介電結構和第三介電結構(圖9中的902b、902c)。在各種實施例中，圖案化製程包括：在第一介電結構902a和第四介電結構902d之上形成光罩層(未示出)；以及根據光罩層執行蝕刻製程(例如，濕式蝕刻製程和/或乾式蝕刻製程)以去 除第二介電結構和第三介電結構(圖9中的902b、902c)。

如圖11的剖視圖1100所示，在第一閘極層(圖10的602)上執行蝕刻製程，從而在基底102的第一溝渠102t1和第二溝渠102t2內定義第一閘極114a。在一些實施例中，蝕刻製程是根據第一介電結構902a和第四介電結構902d進行的，並去除了上覆於罩幕層404的閘極介電層108的多個區段。此外，前述的蝕刻製程從第一溝渠102t1和第二溝渠102t2的多個區域中移除第一閘極層的多個部分(圖10的602)，且前述的第一溝渠102t1和第二溝渠102t2的多個區域與第一介電結構902a和第四介電結構902d在側向上偏移。在各種實施例中，蝕刻製程包括執行濕式蝕刻製程和/或乾式蝕刻製程。在各種實施例中，用於形成第一閘極114a的製程包括在圖6至圖11中所繪示和/或描述的處理步驟。

在另外的實施例中，執行離子植入製程以在基底102中形成第二井區212，而第二井區212在側向上設置在第一溝渠102t1和第二溝渠102t2之間。離子植入製程可以包括在基底102內植入具有第一摻雜型(例如p型)的摻質(例如硼、銦、或其類似物)，使得第二井區212具有10¹⁹原子/立方公分或更大的摻雜濃度。

如圖12中的剖視圖1200所示，電荷阻陷介電結構110形成在基底102之上，使得電荷阻陷介電結構110作為第一溝渠102t1和第二溝渠102t2的襯層。第二閘極層1202形成在基底102之上並填充第一溝渠102t1和第二溝渠102t2。此外，上底抗反射塗佈層1204形成在第二閘極層1202之上。在各種實施例中，電 荷阻陷介電結構110包括穿隧層111a、電荷阻陷層111b和阻擋層111c。在一些實施例中，用於形成電荷阻陷介電結構110的製程包括：在基底102上沉積(例如，通過CVD、PVD、ALD或其他合適的沉積或生長製程)穿隧層111a以作為第一溝渠102t1和第二溝渠102t2的襯層；在穿隧層11沉積上沉積(例如，通過CVD、PVD、ALD或其他合適的沉積或生長製程)電荷阻陷層111b；以及在電荷阻陷層111b上沉積(例如，通過CVD、PVD、ALD或其他合適的沉積或生長製程)阻擋層111c。在另外的實施例中，用於形成第二閘極層1202的製程包括通過CVD製程、PVD製程、ALD製程或其他合適的沉積或生長製程在電荷阻陷介電結構110上沉積第二閘極層1202。

在各種實施例中，第二閘極層1202可以是或包括多晶矽或另一種合適的材料。在另外的實施例中，第二閘極層1202可以包括與第一閘極114a相同的材料(例如，多晶矽)。在另外的實施例中，穿隧層111a和阻擋層111c可以包括第一介電材料(例如，二氧化矽、氧化鋁或一些其他氧化物)，而電荷阻陷層111b可以包括與第一介電材料不同的第二介電材料(例如，氮化矽、鋁氮化物或一些其他氮化物)。

如圖13的剖視圖1300所示，在第二閘極層(圖12的1202)上執行圖案化製程，從而在第一溝渠102t1和第二溝渠102t2內定義第二閘極114b。在各種實施例中，圖案化製程定義了第一溝渠102t1內的第一閘極結構112a和第二溝渠102t2內的第二閘 極結構112b，其中第一閘極結構112a和第二閘極結構112b分別包括第一閘極114a和第二閘極114b。在各種實施例中，圖案化製程包括：對第二閘極層(圖12的1202)進行回蝕製程，從而定義第二閘極114b；以及在電荷阻陷介電結構110上執行蝕刻製程(例如，濕式蝕刻和/或乾式蝕刻)。在一些實施例中，蝕刻製程去除了上覆於罩幕層404的電荷阻陷介電結構110的多個部分。在另外的實施例中，用於形成第一閘極結構112a和第二閘極結構112b的製程包括在圖6至圖13中所繪示和/或描述的處理步驟。在又一實施例中，執行圖案化製程使得第二閘極114b的頂面與基底102的前側表面102f對齊和/或電荷阻陷介電結構110的頂面與前側表面102f對齊。

如圖14的剖視圖1400所示，執行去除製程以從記憶體區102a內的基底102上去除罩幕層(圖13中的404)和第一介電結構和第四介電結構(圖13中的介電結構902a、902d)。在一些實施例中，去除製程可以包括去除在垂直方向上位在基底102的前側表面102f上方的閘極介電層108的多個區段。在各種實施例中，前述的去除製程可包括執行乾式蝕刻製程、濕式蝕刻製程、平坦化製程(例如，CMP製程)或前述的任何組合。

如圖15的剖視圖1500所示，多個源極/汲極區104a-104c沿基底102的前側表面102f形成，從而在基底102上定義第一記憶體單元202a和第二記憶體單元202b。在一些實施例中，所述多個源極/汲極區104a-104c包括設置在第一閘極結構112a旁的第一 源極/汲極區104a，側向上設置在第一閘極結構112a和第二閘極結構112b之間的第二源極/汲極區104b，以及設置在第二閘極結構112b旁的第三源極/汲極區104c。在各種實施例中，所述多個源極/汲極區104a-104c可以由離子植入製程或其他合適的製程形成。在另外的實施例中，所述多個源極/汲極區104a-104c包括與第一摻雜型(例如，p型)相反的第二摻雜型(例如，n型)。

在另外的實施例中，在形成所述多個源極/汲極區104a-104c之後，執行去除製程(未示出)以從基底102的前側表面102f之上去除罩幕層404和第一頂蓋層402。某種程度上，去除製程曝露出邏輯區102b內的基底102的前側表面102f。去除製程可包括執行濕式蝕刻製程、乾式蝕刻製程、平坦化製程(例如，CMP製程)或前述的任何組合。在一些實施例中，去除製程包括執行平坦化製程(例如，CMP製程)並且可以去除第一閘極結構112a和第二閘極結構112b的多個部分、電荷阻陷介電結構110的多個部分和/或閘極介電層108的多個部分。在本實施例中，平坦化製程促進第一閘極結構112a的頂面、第二閘極結構112b的頂面、電荷阻陷介電結構110的頂面和/或閘極介電層108的頂面中的每一者都與基底102的前側表面102f共面。

如圖16的剖視圖1600所示，第二頂蓋層1602形成在基底102的記憶體區102a之上。隨後，在基底102的邏輯區102b內形成邏輯元件124。在各種實施例中，用於形成第二頂蓋層1602的製程包括通過CVD製程、PVD製程、ALD製程、氧化製程或 其他合適的沉積或生長製程來沉積第二頂蓋層1602。第二頂蓋層1602可以是或包含二氧化矽、氮化矽、氧氮化矽或其類似物。在一些實施例中，用於形成邏輯元件124的製程包括：在基底102的邏輯區102b內形成第四井區216；沿基底102的前側表面102f形成邏輯閘介電層128；在邏輯閘介電層128之上形成邏輯閘極126；沿邏輯閘介電層128的側壁和沿邏輯閘極126的側壁形成側壁分隔件208；以及沿著基底102的前側表面102f和邏輯閘極126的相對側形成一對源極/汲極區130。在另外的實施例中，在形成邏輯元件124之後，執行去除製程(未示出)以從基底102的記憶體區102a之上去除第二頂蓋層1602。

在各種實施例中，第四井區216可由離子植入製程或其他合適的地層製程形成。在另外的實施例中，邏輯閘介電層128可以通過CVD製程、PVD製程、ALD製程、熱氧化製程或其他合適的生長或沉積製程沉積。在另外的實施例中，邏輯閘極126可以通過CVD製程、PVD製程、濺鍍製程、無電電鍍、電鍍或其他合適的沉積或生長製程來沉積。在另外的實施例中，通過在第一溝渠102t1和第二溝渠102t2內形成第一閘極結構112a和第二閘極結構112b，可以省略用於減少關於記憶體區102a和邏輯區102b之間區域的問題的額外處理步驟，從而減少與製造相關的時間和成本集成晶片。

如圖17的剖視圖1700所示，導電層1702形成在基底102之上，使得導電層1702從記憶體區102a連續延伸到邏輯區102b。 在一些實施例中，導電層1702可以、舉例來說、是或包含鎳、鉑、鈀、鈷、鈦、銅、或其類似物。

如圖18的剖視圖1800所示，對圖17的結構進行退火製程以在第一源極/汲極區104a、第二源極/汲極區104b、第三源極/汲極區、104c、第一閘極結構112a、第二閘極結構112b和一對源極/汲極區130上形成多個矽化物層204。在各種實施例中，矽化物層204可以是或包含鎳矽化物、鈦矽化物、銅矽化物、矽化鈷、其他矽化物或其類似物。在各種實施例中，矽化物層204在記憶體區102a和邏輯區102b內同時形成。舉例來說，矽化物層204的第一子集合形成在第一記憶體單元202a和第二記憶體單元202b的結構和/或區域(例如，第一源極/汲極區104a、第二源極/汲極區104b和第三源極/汲極區104c和/或第一閘極結構112a和第二閘極結構112b)之上，而矽化物層204的第二子集合同時形成在邏輯元件124的結構和/或區域(例如，一對源極/汲極區130)之上。在各種實施例中，通過在記憶體區102a和邏輯區102b中同時形成矽化物層204，可以減少與集成晶片製造相關的成本和時間，而集成晶片包括記憶體單元202a、記憶體單元202b和邏輯元件124。

如圖19的剖視圖1900所示，接觸蝕刻停止層206形成在基底102之上，且層間介電層116形成在接觸蝕刻停止層206之上。此外，在記憶體單元202a、記憶體單元202b和邏輯元件124上方的層間介電層層116內形成多個導通孔118。在各種實施例中，接觸蝕刻停止層206和/或層間介電層116可以通過CVD製 程、PVD製程、ALD製程或其他合適的沉積或生長製程形成。

圖20至圖21繪示了一些實施例中用於形成集成晶片的第二方法的剖視圖2000-2100，其中集成晶片具有設置在基底的溝渠內的閘極結構以及在側向上與閘極結構鄰近的邏輯元件。舉例來說，圖20至圖21繪示了替代實施例中的多個動作，而這些動作可以在圖3至圖19的方法執行，且可在圖13所繪示的動作之後以及圖14所繪示的動作之前執行。因此，在一些實施例中，第二方法包括從圖3至圖13到圖20至圖21以及從圖21到圖14至圖19中擇一進行的方法。

如圖20中的剖視圖2000所示，對第一閘極結構112a、第二閘極結構112b、閘極介電層108和電荷阻陷介電結構110執行蝕刻製程。在各種實施例中，蝕刻製程包括執行乾式蝕刻製程、濕式蝕刻製程、另一個合適的蝕刻製程或前述的任何組合。在另外的實施例中，可以在蝕刻製程之前，執行去除製程以從第一閘極結構112a和第二閘極結構112b上方去除第一介電結構和第四介電結構(例如，圖13中的902a、902d)。在又一實施例中，在蝕刻製程之後，第一閘極結構112a和第二閘極結構112b的頂面可以彼此共面，且第一閘極結構112a和第二閘極結構112b的頂面可在垂直方向上設置在基底102的前側表面102f的下方。此外，閘極介電層108的頂面和電荷阻陷介電結構110的頂面與第一閘極結構112a和第二閘極結構112b的頂面共面，且閘極介電層108的頂面和電荷阻陷介電結構110的頂面在垂直方向上設置 在基底102的前側表面102f的下方。

如圖21中的剖視圖2100所示，輕摻雜源極/汲極區2102沿著用以定義第一溝渠102t1和第二溝渠102t2的基底102的多個側壁形成。在各種實施例中，用於形成輕摻雜源極/汲極區2102的製程包括將摻質以相對於基底102的前側表面102f一個角度配置，以將摻質植入到基底102的側壁的暴露區段內。在各種實施例中，在形成輕摻雜源極/汲極區2102之後，第一源極/汲極區、第二源極/汲極區和第三源極/汲極區(例如圖15中的104a、104b、104c)可以通過將摻質以相對於基底102的前側表面102f一個角度配置，以將摻質植入到基底102的側壁的暴露區段中。在一些實施例中，由於閘極介電層108和電荷阻陷介電結構110的頂面設置的比基底的前側表面102f低，在形成輕摻雜源極/汲極區2102和/或第一、第二和第三源極/汲極區(例如，圖15中的104a、104b、104c)的過程中，閘極介電層108和電荷阻陷介電結構110的損壞可以被減輕。某種程度上，因為閘極介電層108和電荷阻陷介電結構110與形成有輕摻雜源極/汲極區2102的基底102的多個區域偏移，從而降低了摻質對閘極介電層108和電荷阻陷介電結構110的轟擊和/或植入能力。因此，增加了閘極介電層108和電荷阻陷介電結構110的可靠度和耐久性。

圖22繪示了本揭露中用於形成集成晶片的方法2200，其中集成晶片具有設置在基底的溝渠內閘極結構以及設置在基底上的邏輯元件。儘管方法2200被繪示和/或描述為一系列的動作或事 件，但應理解，前述方法不限於圖示中的順序或動作。因此，在一些實施例中，前述的動作可以採用不同於所繪示出的順序進行，和/或可以同時進行。此外，在一些實施例中，所繪示的動作或事件可細分為多個動作或事件，可在單獨的時間或與其他動作或子動作同時進行。在一些實施例中，一些動作或事件可能在圖示中被省略，並且可以包括其他未圖示的動作或事件。

在動作2202中，在基底內形成隔離結構，以使隔離結構在側向上設置在記憶體區和邏輯區之間。圖3所繪示的剖視圖300對應於一些實施例中的動作2202。

在動作2204中，在邏輯區中基底的前側表面之上形成第一頂蓋層。圖4所繪示的剖視圖400對應於一些實施例中的動作2204。

在動作2206中，圖案化基底的前側表面以形成由基底的相對側壁和上表面所定義出的溝渠。溝渠在側向上配置在記憶體區中。圖4所繪示的剖視圖400對應於一些實施例中的動作2206。

在動作2208中，在基底上沉積閘極介電層，使得閘極介電層作為溝渠的襯層。圖5所繪示的剖視圖500對應於一些實施例中的動作2208。

在動作2210中，在閘極介電層之上和溝渠內形成第一閘極。圖6至圖11所繪示的剖視圖600至剖視圖1100對應於一些實施例中的動作2210。

在動作2212中，在基底之上形成電荷阻陷介電結構，使 得電荷阻陷介電結構作為溝渠的襯層。圖12所繪示的剖視圖1200對應於一些實施例中的動作2212。

在動作2214中，在電荷阻陷介電結構之上、溝渠內以及鄰近第一閘極處形成第二閘極。圖12至圖13所繪示的剖視圖1200-1300對應於一些實施例中的動作2214。

在動作2216中，沿著基底的前側表面和溝渠的相對側形成第一源極/汲極區和第二源極/汲極區。圖15所繪示的剖視圖1500對應於一些實施例中的動作2216。

在動作2218中，移除第一頂蓋層。圖15所繪示的剖視圖1500對應於一些實施例中的動作2218。

在動作2220中，在記憶體區中的基底的前側表面之上形成第二頂蓋層。圖16所繪示的剖視圖1600對應於一些實施例中的動作2220。

在動作2222中，在邏輯區內形成邏輯元件。邏輯元件包括位在前側表面之上的邏輯閘極，其中第一閘極和第二閘極的頂面在垂直方向上低於邏輯閘極的底面。圖16所繪示的剖視圖1600對應於一些實施例中的動作2222。

在動作2224中，移除第二頂蓋層。圖16所繪示的剖視圖1600對應於一些實施例中的動作2224。

在動作2226中，在基底的邏輯區和記憶體區之上形成多個導通孔。圖19所繪示的剖視圖1900對應於一些實施例中的動作2226。

因此，在一些實施例中，本揭露涉及一種包括記憶體單元的集成晶片，而所述記憶體單元包括設置在基底中的凹陷內的閘極結構以及沿基底設置的邏輯元件，且邏輯元件在側向上藉由隔離結構而與閘極結構偏移。

因此，在一些實施例中，本揭露涉及一種集成晶片，所述集成晶片包括基底，所述基底包括定義溝渠的第一對相對側壁，其中所述溝渠延伸到所述基底的前側表面；第一源極/汲極區，沿所述基底的所述前側表面設置；第二源極/汲極區，沿所述基底的所述前側表面設置；以及閘極結構，設置在所述溝渠內且在側向上排列在所述第一源極/汲極區和所述第二源極/汲極區之間，其中所述閘極結構沿著所述第一對相對側壁延伸到所述基底的所述上表面，其中所述閘極結構的底面設置的比所述第一源極/汲極區的底面低。在一些實施例中，所述第一對相對側壁包括與第二側壁相對的第一側壁，其中所述第一源極/汲極區沿所述第一側壁延伸，且所述第二源極/汲極區沿所述第二側壁延伸。在一些實施例中，所述第一側壁和所述第二側壁分別包括在垂直方向上位於彎曲側壁區段上方的直側壁區段，其中所述閘極結構從所述第一側壁和所述第二側壁的所述直側壁區段連續地延伸到所述第一側壁和所述第二側壁的所述彎曲側壁區段。在一些實施例中，所述閘極結構的頂面與所述基底的所述前側表面對齊。在一些實施例中，所述閘極結構的頂面在垂直方向上低於所述基底的所述前側表面。在一些實施例中，所述閘極結構包括第一閘極以及與所述 第一閘極在側向上鄰近的第二閘極，其中所述第一閘極和所述第二閘極設置在所述溝渠內且在側向上位於所述第一對相對側壁之間。在一些實施例中，電荷阻陷介電結構設置在所述溝渠內並且在側向上將所述第一閘極與所述第二閘極分開。在一些實施例中，所述集成晶片更包括半導體元件，設置在所述基底的所述前側表面上並且與所述閘極結構在側向上偏移，其中所述半導體元件包括閘極電極；設置在所述閘極電極和所述基底的所述前側表面之間的閘極介電層；以及設置在所述基底內且位在所述閘極電極的相對側上的一對源極/汲極區，其中所述閘極結構的頂面在垂直方向上設置在所述閘極電極的底面的下方。在一些實施例中，所述集成晶片更包括隔離結構，延伸到所述基底的所述前側表面並且側向地延伸在所述閘極結構和所述半導體元件之間，其中所述閘極結構的所述頂面在垂直方向上設置在所述隔離結構的頂面的下方。

在其他實施例中，本揭露涉及一種集成晶片，所述集成晶片包括基底，所述基底具有與邏輯區在側向上鄰近的記憶體區，其中所述基底包括用以定義第一溝渠的第一對相對側壁以及用以定義所述記憶體區內的第二溝渠的第二對相對側壁；多個源極/汲極區，沿所述基底的前側表面設置，其中所述多個源極/汲極區包括在側向上設置在所述第一溝渠和所述第二溝渠之間的公共源極/汲極區；第一閘極結構，設置在所述第一溝渠中；第二閘極結構，設置在所述第二溝渠中，其中所述第一閘極結構和所述第 二閘極結構分別包括第一閘極以及與第一閘極在側向上鄰近的第二閘極；以及邏輯元件，設置在所述邏輯區中，其中所述邏輯元件包括位在所述基底之上的邏輯閘介電層和上覆於所述邏輯閘介電層的邏輯閘極；其中所述第一閘極結構和所述第二閘極結構的頂面在垂直方向上低於所述邏輯閘極中的底面。在一些實施例中，所述共用源極/汲極區的頂面在垂直方向上設置在所述第一閘極結構和第二閘極結構的所述頂面的上方。在一些實施例中，所述第一閘極和所述第二閘極包括多晶矽，且所述邏輯閘極包括金屬材料。在一些實施例中，所述集成晶片更包括第一電荷阻陷介電結構，設置在所述基底和所述第一閘極結構的所述第二閘極之間的，其中所述第一電荷阻陷介電結構為U形。在一些實施例中，所述第一電荷阻陷介電結構的頂面設置的比所述邏輯閘介電層的頂面低。在一些實施例中，所述集成晶片更包括隔離結構，延伸到所述基底的所述前側表面並且在側向上延伸在所述記憶體區和所述邏輯區之間，其中所述第一閘極結構的底面在垂直方向上設置在共用源極/汲極區的底面和所述隔離結構的底面之間。

在另一種實施例中，本揭露涉及用於形成集成晶片的方法，方法包括圖案化和基底的前側表面以定義延伸到前側表面中的溝渠；在基底上沉積閘極介電層，使閘極介電層與溝渠相連；在閘極介電層之上和溝渠內形成第一閘極，使得第一閘極的底面比前側表面低設置在；在溝渠內和沿第一閘極存入電荷阻陷介電結構；在電荷阻陷介電結構之上和溝渠內形成第二閘極，使得第 二閘極是鄰近到第一閘極；沿前側表面形成第一源極/汲極區；並且沿前側表面形成第二源極/汲極區，其中第一和第二源極/汲極區在溝渠的相對的側上為設置在；其中第一和第二閘極中的底面是設置在垂直低於第一源極/汲極區的底面。在一些實施例中，所述方法更包括：在所述基底內形成隔離結構，使得所述隔離結構在側向上設置在所述基底的記憶體區和邏輯區之間，其中所述溝渠設置在所述記憶體區內；以及在所述邏輯區內形成邏輯元件，其中所述邏輯元件包括位在所述基底上的邏輯閘介電層和上覆於所述邏輯閘介電層的邏輯閘極，其中所述第一閘極和所述第二閘極的頂面在垂直方向上設置在所述邏輯閘極的底面的下方。在一些實施例中，所述方法更包括：在定義所述溝渠之前，在所述邏輯區之上沉積第一頂蓋層。在一些實施例中，所述方法更包括：在形成所述邏輯元件之前，從所述邏輯區之上去除所述第一頂蓋層；以及在所述邏輯區內形成所述邏輯元件之前，沿所述第一閘極和所述第二閘極的所述頂面沉積第二頂蓋層。在一些實施例中，所述方法更包括：在形成所述第一源極/汲極區之前，蝕刻所述第一閘極和所述第二閘極，使得所述第一閘極和所述第二閘極的頂面在垂直方向上設置在所述基底的所述前側表面的下方。

上述內容概述了若干實施例的特徵，以使所屬領域的技術人員可更好地理解本揭露的各個方面。所屬領域的技術人員應瞭解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與文中所介紹的實施例相同的目的和/或實現與本文 中所介紹的實施例相同的優點。所屬領域的技術人員還應認識到，這些等效構造並不背離本揭露的精神及範圍，且他們可在不背離本發明的精神及範圍的情況下在本文中做出各種改變、替代及變更。

2200:方法

2202、2204、2206、2208、2210、2212、2214、2216、2218、2220、2222、2224、2226:動作

Claims (10)

1. 一種集成晶片，包括：基底，包括定義溝渠的第一對相對側壁，其中所述溝渠延伸到所述基底的前側表面；第一源極/汲極區，沿所述基底的所述前側表面設置；第二源極/汲極區，沿所述基底的所述前側表面設置；閘極結構，設置在所述溝渠內且在側向上排列在所述第一源極/汲極區和所述第二源極/汲極區之間，其中所述閘極結構包括第一閘極以及與所述第一閘極在側向上鄰近的第二閘極，所述閘極結構沿著所述第一對相對側壁延伸到所述基底的所述前側表面，其中所述閘極結構的底面設置的比所述第一源極/汲極區的底面低；以及電荷阻陷介電結構，其中所述第二閘極與所述基底和所述第一閘極被所述電荷阻陷介電結構隔開。
2. 根據請求項1所述的集成晶片，其中所述第一對相對側壁包括與第二側壁相對的第一側壁，其中所述第一源極/汲極區沿所述第一側壁延伸，且所述第二源極/汲極區沿所述第二側壁延伸。
3. 如請求項1所述的集成晶片，其中所述閘極結構的頂面與所述基底的所述前側表面對齊。
4. 如請求項1所述的集成晶片，其中所述閘極結構的頂面在垂直方向上低於所述基底的所述前側表面。
5. 如請求項1所述的集成晶片，其中所述第一閘極和所述第二閘極設置在所述溝渠內且在側向上位於所述第一對相對側壁之間。
6. 一種集成晶片，包括：基底，具有與邏輯區在側向上鄰近的記憶體區，其中所述基底包括在所述記憶體區內定義第一溝渠的第一對相對側壁以及定義第二溝渠的第二對相對側壁；多個源極/汲極區，沿所述基底的前側表面設置，其中所述多個源極/汲極區包括在側向上設置在所述第一溝渠和所述第二溝渠之間的共用源極/汲極區；第一閘極結構，設置在所述第一溝渠中；第二閘極結構，設置在所述第二溝渠中，其中所述第一閘極結構和所述第二閘極結構分別包括第一閘極以及與第一閘極在側向上鄰近的第二閘極；電荷阻陷介電結構，其中所述第二閘極結構與所述基底和所述第一閘極結構被所述電荷阻陷介電結構隔開；以及邏輯元件，設置在所述邏輯區中，其中所述邏輯元件包括位在所述基底之上的邏輯閘介電層和上覆於所述邏輯閘介電層的邏輯閘極；其中所述第一閘極結構和所述第二閘極結構的頂面在垂直方向上低於所述邏輯閘極中的底面。
7. 如請求項6所述的集成晶片，其中所述共用源極/汲極區的頂面在垂直方向上設置在所述第一閘極結構和第二閘極結構的所述頂面的上方。
8. 如請求項6所述的集成晶片，其中所述第一閘極和所述第二閘極包括多晶矽，且所述邏輯閘極包括金屬材料。
9. 一種用於形成集成晶片的方法，所述方法包括：圖案化基底的前側表面以定義延伸到前側表面的溝渠；在基底上沉積閘極介電層，使所述閘極介電層作為溝渠的襯層；在所述閘極介電層之上和所述溝渠內形成第一閘極，使得所述第一閘極的底面被設置的比所述前側表面低；在所述溝渠內和沿所述第一閘極沉積電荷阻陷介電結構；在所述電荷阻陷介電結構之上和所述溝渠內形成第二閘極，使得所述第二閘極與所述第一閘極鄰近；沿所述前側表面形成第一源極/汲極區；以及沿所述前側表面形成第二源極/汲極區，其中所述第一源極/汲極區和所述第二源極/汲極區設置在所述溝渠的相對側上；其中所述第一閘極和所述第二閘極中的底面在垂直方向設置的比所述第一源極/汲極區的底面低。
10. 如請求項9所述的方法，進一步包括： 在所述基底內形成隔離結構，使得所述隔離結構在側向上設置在所述基底的記憶體區和邏輯區之間，其中所述溝渠設置在所述記憶體區內；以及在所述邏輯區內形成邏輯元件，其中所述邏輯元件包括位在所述基底上的邏輯閘介電層和上覆於所述邏輯閘介電層的邏輯閘極；其中所述第一閘極和所述第二閘極的頂面在垂直方向上設置在所述邏輯閘極的底面的下方。