KR100979714B1 - 비휘발성 메모리 소자의 제조 방법 - Google Patents
비휘발성 메모리 소자의 제조 방법 Download PDFInfo
- Publication number
- KR100979714B1 KR100979714B1 KR1020030049326A KR20030049326A KR100979714B1 KR 100979714 B1 KR100979714 B1 KR 100979714B1 KR 1020030049326 A KR1020030049326 A KR 1020030049326A KR 20030049326 A KR20030049326 A KR 20030049326A KR 100979714 B1 KR100979714 B1 KR 100979714B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- control gate
- ion implantation
- floating gate
- memory device
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000005468 ion implantation Methods 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 12
- 150000002500 ions Chemical class 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 claims description 3
- -1 halo ion Chemical class 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 2
- 239000002019 doping agent Substances 0.000 claims 4
- 125000004429 atom Chemical group 0.000 claims 1
- 238000003860 storage Methods 0.000 abstract description 6
- 238000002955 isolation Methods 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 125000001475 halogen functional group Chemical group 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 본 발명은 플로팅 게이트 전극을 감싸고 있는 컨트롤 게이트 전극에 균일한 이온주입과 열공정을 통해 균일하게 저항을 낮게 할 수 있고, 컨트롤 게이트 전극을 통해 외부에서 들어오는 고전압이 플로팅 게이트 전극에 균일하게 바로 전달할 수 있으며, 외부 정보의 기억 및 소실이 전기적으로 용이하게 할 수 있는 비휘발성 메모리 소자의 제조 방법을 제공한다.
EEPROM, 컨트롤 게이트 전극, 도핑, 틸트, 급속 열공정
Description
도 1a 내지 도 1f는 본 발명에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 반도체 기판 112 : 소자분리막
114 : 이온 주입용 마스크 116 : 터널 산화막
118 : 플로팅 게이트 전극 120 : 절연막
122 : 도전막 124 : 컨트롤 게이트 전극
126, 130 : 이온층 128 : 스페이서
132 : 소스/드레인
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, EEPROM(Electrical Erasable Programmable Read Only Memory) 소자의 컨트롤 게이트 전극의 전기적 저항을 향상 시킬 수 있는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
마이크로 컨트롤러(Microcontroller)내의 메모리나 크래디트 카드(Credit Card)등의 반도체를 이용하여 응용하는 곳에는 언제나 DRAM 또는 SRAM과 같은 기억 장치가 필요하다. 그러나 이런 기억 영역을 좀더 개선하기 위해서 최근에는 정보를 시스템 내에서 전기적으로 용이하게 이루어지게 하는 방식을 사용하는 기억 장치 즉, EEPROM 개발이 활발히 진행되고 있다.
EEPROM 소자는 플로팅 게이트 전극과 컨트롤 게이트 전극이 적층된 스텍 게이트 형태로 구현된다. 이러한 종래의 비 휘발성 메모리 소자의 제조는 터널 산화막, 전기적으로 기억 정보를 저장할 수 있는 플로팅 게이트 패턴, 컨트롤 게이트 산화막, 저장된 정보를 전기적으로 기억시키거나 소실시키는 컨트롤 게이트 패턴을 형성한다. 정션 형성을 위한 이온주입을 실시한다. 이때, 컨트롤 게이트 패턴에도 이온 주입을 실시하여 저항을 낮게 한다. 하지만, 컨트롤 게이트 패턴은 높이가 매우 높아 균일하게 도핑하기 어려운 문제점이 발생한다. 이로인해 국부적으로 저항이 높아지는 영역이 발생할 수 있는 확률이 크게 된다. 따라서, 외부에서 인가된 고전압이 균일하게 플로팅 게이트 전극에 전달되기 어려운 문제점이 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 컨트롤 게이트 전극을 패터닝 하기전에 이온주입 및 열처리 공정을 진행하여 컨트롤 게이트 전극에 균일한 도핑을 유도하여 게이트에 균일하게 저항을 낮게 할 수 있는 비휘발성 메모리 소자의 제조 방법을 제공한다.
본 발명에 따른 터널 산화막 및 플로팅 게이트 전극이 형성된 반도체 기판이 제공되는 단계와, 전체 구조상에 그 단차를 따라 컨트롤 게이트용 절연막 및 도전막을 형성하는 단계와, 상기 컨트롤 게이트용 도전막에 불순물 이온을 주입하는 단계 및 상기 컨트롤 게이트용 절연막 및 상기 도전막을 패터닝 하여 상기 플로팅 게이트 전극을 감싸는 컨트롤 게이트 전극을 형성하는 비휘발성 메모리 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1f는 본 발명에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(110)상에 셀로우 트렌치 아이솔레이션 공정을 통해 소자 분리막(112)을 형성하여 반도체 기판(110)을 활성영역과 필드 영역으로 정의한다.
반도체 기판(110) 상에 패드 산화막(미도시)과 패드 질화막(미도시)을 순차적으로 형성한다. 전체 구조 상부에 감광막(Photoresist)을 증착한 후 감광막 마스크를 이용한 사진 식각공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴과 패드 질화막을 식각 마스크로 이용한 STI(Sallow Trench Isolation) 식각공정을 실시하여 트렌치(미도시)를 형성하고 이를 절연막을 이용하여 매립함으로서 소자 분리막(112)을 형성한다. 반도체 기판(110)은 소자 분리막(112)에 의해 활성영역과 비활성영역(즉, 소자 분리막 영역)으로 분리된다. 이로써 새부리 현상(Bird's Beak)이 발생하지 않게 되어 소자의 고집적화에 따라 소자간을 전기적으로 분리시키는 영역을 축소할 수 있다. 이에 한정되지 않고, 다양한 형태의 공정을 통해 소자 분리막(112)을 형성할 수 있다. 예컨대, 상술한 패드 산화막 및 패드 질화막을 증착하지 않고 감광막 패턴만을 이용하여 소자 분리막을 형성할 수 있고 또한, 반도체 기판에 웰을 먼저 형성한 다음 소자 분리막을 형성할 수 있다.
도 1b를 참조하면, 상기 감광막 패턴을 제거하기 위한 스트립 공정을 실시하여 상기 감광막 패턴을 제거한다. 또한 소정의 세정공정을 실시하여 상기 패드 질화막 및 상기 패드 산화막을 순차적으로 제거한다. 이어서, 이온 주입용 마스크(114)를 이용한 이온 주입 공정을 실시하여 반도체 기판(110)에 웰 영역을 형성한다.
반도체 소자가 형성될 영역을 개방시키는 이온 주입 마스크(114)를 형성한 후 이온 주입 공정을 통해 반도체 기판(110)의 노출된 영역에 웰(미도시)을 형성하는 것이 바람직하다. 본 실시예에서는 NMOSFET로 붕소(Boron)를 이용한 P웰을 형성한다.
도 1c를 참조하면, 전체 구조상에 터널 산화막(116)과 플로팅 게이트 전극용 제 1 도전막을 형성한 다음, 터널 산화막(116)과 제 1 도전막을 패터닝 하여 플로팅 게이트 전극(118)을 형성한다. 플로팅 게이트 전극(118)은 소스(Source)에서 주입된 전자들이 채널(Channel)을 따라 이동할 때 드레인 부근의 고전압이 걸려지는 부근을 통과하면서 에너지(Energy)를 얻게 된 일부 전자가 플로팅 게이트 전극(118)에 저장되는 현상이 나타나는 곳이다. 제 1 도전막으로는 폴리 실리콘막을 이용하는 것이 바람직하다. 플로팅 게이트 전극(118)의 도핑은 후속 공정의 이온주입과 열처리를 실시하여 도핑하는 것이 바라직하다. 플로팅 게이트 전극(118)은 약 2500 내지 4500Å 두께로 형성하는 것이 바람직하다.
도 1d를 참조하면, 전체 구조상에 컨트롤 게이트용 절연막(120)과 컨트롤 게이트용 제 2 도전막(122)을 형성한다. 후속 공정을 통해 제 2 도전막(122)과 절연막(120)을 패터닝 하여 컨트롤 게이트 전극을 형성하여 외부의 전압의 전달에 따라 플로팅 게이트 전극(118)의 전자들의 저장을 제어하게 된다. 따라서, 컨트롤 게이트용 절연막(120)과 제 2 도전막(122)은 플로팅 게이트 전극(118)을 3차원적으로 감싸는 형상으로 형성하는 것이 바람직하다. 컨트롤 게이트용 절연막(120)은 두층의 산화막(120a 및 120b)으로 형성하는 것이 바람직하다. 즉, 하부의 플로팅 게이트 전극을 보호하기 위한 제 1 산화막(120a)과 컨트롤 게이트 전극과 하부 기판과의 접촉을 보호하고, 플로팅 게이트 전극과 컨트롤 게이트 전극간의 커패시턴스를 제어하기 위한 제 2 산화막(120b)으로 형성하는 것이 바람직하다.
제 2 도전막(122)은 1500 내지 3000Å 두께로 전체 구조의 단차를 따라 형성하는 것이 바람직하다. 이로써, 반도체 기판(110)을 기준으로 플로팅 게이트 전극(118) 상부에는 1500 내지 3000Å 두께의 컨트롤 게이트 전극용 제 2 도전막(122)이 형성되지만 플로팅 게이트 전극(118) 측벽에는 3000 내지 7000Å 이상 두께의 컨트롤 게이트 전극용 제 2 도전막(122)이 형성된다. 따라서 종래의 이온주입 공정을 통해서는 균일한 이온주입이 되기 어려운 문제점이 있다. 본 실시예에서는 제 2 도전막(122) 전체적으로 균일한 이온주입을 실시하기 위해 확산 속도가 매우 빠른 인(Phosphorus)이온을 주입하고 이온주입시 수직이 아닌 소정의 경사각을 갖는 이온주입을 실시한 다음, 급속 열공정을 실시하여 매우 두꺼운 지역 뿐만 아니라 전체면에 균일한 이온주입을 실시하는 것이 바람직하다.
컨트롤 게이트용 제 2 도전막(122) 도핑(불순물 주입)을 위한 이온주입은 30 내지 70KeV의 이온 주입 에너지로 5.0E15 내지 1.0E16atoms/㎠의 도즈량의 인(P) 이온을 주입하는 것이 바람직하다. 이때, 이온 주입 공정을 2 내지 4번으로 나누어 실시하여 1/2 내지 1/4 도즈량씩 주입하여 목표로 하는 도즈량을 주입하는 것이 효과적이다. 이때 3 내지 10°틸트(Tilt)를 가한 할로(Halo) 이온주입을 실시하는 것 이 바람직하다. 또한 0 내지 360°트위스트(Twist)를 줄 수 있다.
컨트롤 게이트 이온주입후, 주입된 인 이온의 균일한 확산을 위해 급속 열처리 공정을 실시하는 것이 바람직하다. 급속열처리 공정은 RTP 장비를 이용하여 약 900 내지 1050℃의 온도범위와 100% N2 가스 분위기하에 약 5 내지 15초동안 실시하는 것이 바람직하다. 승온 속도는 30 내지 50℃/sec로 하는 것이 효과적이다.
이로써, 컨트롤 게이트 전극을 통해 플로팅 게이트 전극에 균일하게 외부에서 들어오는 고전압을 균일하게 전달할 수 있게 된다. 즉, 플로팅 게이트 전극을 감싸고 있는 컨트롤 게이트 전극 전체적으로 균일하게 저항을 낮게 해줌으로써, 금속과 같은 역할을 하게 되어 외부에서 들어오는 고전압이 플로팅 게이트 전극에 균일하게 바로 전달할 수 있게 된다. 결국, 외부 정보의 기억 및 소실이 전기적으로 용이하게 할 수 있다.
도 1e를 참조하면, 컨트롤 게이트 전극용 제 2 도전막(122)과 컨트롤 게이트 전극용 절연막(120)을 패터닝 하여 컨트롤 게이트 전극(124)을 형성한다. 제 1 이온주입을 실시하여 제 1 정션이온층(126)을 형성한다. 제 1 이온주입을 실시하여 고전압에 견딜 수 있는 얕은 도핑 졍션(Lightly Doped Junction)층을 형성하는 것이 바람직하다.
도 1f를 참조하면, 컨트롤 게이트 전극 측벽에 스페이서(128)를 형성한 다음, 제 2 이온주입을 실시하여 DDD 구조의 제 2 정션이온층(130)을 형성하여, 제 1 및 제 2 정션이온층(126 및 130)으로 구성된 소스/드레인(132)을 형성한다. 상술한 이온주입을 통해 소스/드레인(132)간의 흐르는 캐리어(Carrier)들의 전기장을 조절하게 되는데 소자의 크기가 감소하나 그에 따라 소자의 동작 전압이 작아지지 못하여 채널 드레인 쪽 일부분에 매우 높은 전기장(Electric Field)이 집중되는 현상 때문에 원치 않는 캐리어(Carrier)의 흐름이 형성되어 소자의 작동에 어려움을 갖게 되는 현상을 줄여줄 수 있다. 스페이서(128)는 두층의 절연막을 전체 구소의 단차에 따라 형성한 다음, 전면 식각공정을 실시하여 게이트 전극 측벽을 제외한 영역의 절연막을 제거하여 형성하는 것이 바람직하다.
상술한 바와 같이, 본 발명은 플로팅 게이트 전극을 감싸고 있는 컨트롤 게이트 전극에 균일한 이온주입과 열공정을 통해 균일하게 저항을 낮할 수 있다.
또한, 컨트롤 게이트 전극을 통해 외부에서 들어오는 고전압이 플로팅 게이트 전극에 균일하게 바로 전달할 수 있다.
또한, 외부 정보의 기억 및 소실이 전기적으로 용이하게 할 수 있다.
Claims (4)
- 터널 산화막 및 플로팅 게이트 전극이 형성된 반도체 기판이 제공되는 단계;전체 구조상에 그 단차를 따라 컨트롤 게이트용 절연막 및 도전막을 형성하는 단계;상기 컨트롤 게이트용 도전막에 불순물 이온을 주입하는 단계; 및상기 컨트롤 게이트용 절연막 및 상기 도전막을 패터닝 하여 상기 플로팅 게이트 전극을 감싸는 컨트롤 게이트 전극을 형성하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 불순물 이온주입은,상기 컨트롤 게이트용 도전막을 도핑하기 위한 소정의 도판트를 이용한 이온주입을 실시하는 단계; 및주입된 도판트의 확산을 위한 급속 열공정을 실시하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 2 항에 있어서,소정의 도판트를 이용한 이온주입은 상기 도판트로 인을 이용하고, 30 내지 70KeV의 이온 주입 에너지로 5.0E15 내지 1.0E16atoms/㎠의 도즈량만큼 주입하되, 3 내지 10°틸트를 가한 할로 이온주입을 실시하는 비휘발성 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 급속 열공정은 RTP 장비를 이용하여 900 내지 1050℃의 온도범위와 100% N2 가스 분위기하에 5 내지 15초동안 실시하는 비휘발성 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030049326A KR100979714B1 (ko) | 2003-07-18 | 2003-07-18 | 비휘발성 메모리 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030049326A KR100979714B1 (ko) | 2003-07-18 | 2003-07-18 | 비휘발성 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050009576A KR20050009576A (ko) | 2005-01-25 |
| KR100979714B1 true KR100979714B1 (ko) | 2010-09-03 |
Family
ID=37222289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030049326A KR100979714B1 (ko) | 2003-07-18 | 2003-07-18 | 비휘발성 메모리 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100979714B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100706804B1 (ko) * | 2006-01-23 | 2007-04-12 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 형성 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100833435B1 (ko) * | 2006-06-30 | 2008-05-29 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그 제조 방법 |
-
2003
- 2003-07-18 KR KR1020030049326A patent/KR100979714B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100833435B1 (ko) * | 2006-06-30 | 2008-05-29 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050009576A (ko) | 2005-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6468864B1 (en) | Method of fabricating silicon nitride read only memory | |
| KR100884344B1 (ko) | 비대칭 소스/드레인 접합을 갖는 불휘발성 메모리소자 및그 제조방법 | |
| JP4545256B2 (ja) | サイドウオールスプリットゲートフラッシュトランジスタの集積方法 | |
| TW508765B (en) | Method of forming a system on chip | |
| US6538292B2 (en) | Twin bit cell flash memory device | |
| US7265011B2 (en) | Method of manufacturing a transistor | |
| US6420237B1 (en) | Method of manufacturing twin bit cell flash memory device | |
| KR20040008520A (ko) | 플래시 메모리 제조방법 | |
| KR100979714B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| KR100501648B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| JPH05326968A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2004056066A (ja) | 二重接合領域の形成方法及びこれを用いた転送トランジスタの形成方法 | |
| US6664164B2 (en) | UV-programmed P-type Mask ROM and fabrication thereof | |
| US6716701B1 (en) | Method of manufacturing a semiconductor memory device | |
| JP7524393B2 (ja) | フラッシュメモリおよびその製造方法 | |
| CN112750835B (zh) | 反熔丝结构及其制作方法 | |
| US6927150B2 (en) | Method of manufacturing a semiconductor device | |
| TW499735B (en) | NROM with multiple buried poly bit lines | |
| KR100262002B1 (ko) | 플래쉬 메모리 제조방법 | |
| US6790730B2 (en) | Fabrication method for mask read only memory device | |
| CN118019340A (zh) | Sonos存储器制造方法 | |
| KR20110066495A (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20030050681A (ko) | 듀얼게이트산화막의 형성 방법 | |
| KR20030033811A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR20010084621A (ko) | 반도체장치의 메모리소자 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130821 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20150716 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20160718 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20170719 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20180717 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20190716 Year of fee payment: 10 |