KR20110111220A

KR20110111220A - ＳｅＯＩ상의 의사 인버터 회로

Info

Publication number: KR20110111220A
Application number: KR1020100093768A
Authority: KR
Inventors: 카를로스 마주레; 리차드 페란트; 비치-엔 엔구엔
Original assignee: 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지
Priority date: 2010-04-02
Filing date: 2010-09-28
Publication date: 2011-10-10
Also published as: CN102214483B; FR2958441A1; KR101269785B1; CN102214483A; FR2958441B1; TWI430436B; JP2011222940A; US8654602B2; SG174660A1; US20110242926A1; TW201135921A; US8223582B2; JP5313217B2; US20120250444A1

Abstract

제 1 양태에 따른 본 발명은, 절연층에 의해 베이스 기판으로부터 분리되는 반도체 재료의 박층을 포함하는 세미컨덕터-온-인슐레이터 기판 상에 형성되고, 전력 공급 퍼텐셜을 인가하기 위한 제 1 및 2 단자 간에 제 2 타입의 채널의 트랜지스터와 직렬인 제 1 타입의 채널의 트랜지스터를 포함하는 회로를 제안하며, 상기 트랜지스터들의 각각은 상기 박층 내의 드레인 영역 및 소스 영역, 상기 소스 영역과 상기 드레인 영역 간에 연장하는 채널 및, 상기 채널 위에 위치되는 프론트(front) 제어 게이트를 포함하며,
각 트랜지스터는 상기 트랜지스터의 채널의 아래의 상기 베이스 기판 내에 형성되고, 상기 트랜지스터의 임계 전압을 조절하기 위해 바이어스될 수 있는 백 제어 게이트를 가지며,
상기 트랜지스터 중 하나 이상은 상기 임계 전압을 충분히 조절하는 백 게이트 신호의 동작 하에 공핍 모드로 동작하기 위해 구성된다.

Description

ＳｅＯＩ상의 의사 인버터 회로 {PSEUDO-INVERTER CIRCUIT ON SeOI}

본 발명의 분야는 절연층에 의해 베이스 기판(base substrate)으로부터 분리되는 반도체 재료의 박층을 포함하는 세미컨덕터-온-인슐레이터(semiconductor-on-insulator) 기판(SeOI 기판) 상에 형성되는 반도체 장치의 분야이다.

본 발명은 특히 의사 인버터 SeOI 회로에 관한 것이며, 상기 의사 인버터 SeOI 회로는, 그것에 인가되는 입력에 따라, CMOS 셀의 표준 라이브러리(standard library)의 대부분이 본 발명의 단일 회로에 기초로 하여 기술될 수 있도록 논리 INV(반전), NOR 및 NAND 함수를 제공할 수 있다.

본 발명의 우선 출원은 메모리 셀의 네트워크에 대한 워드라인 드라이버 회로의 제조에 관한 것이다.

통상의 DRAM (Dynamic Random Access Memory) 메모리 셀은 트랜지스터와, 전하를 저장하기 위한 커패시턴스를 관련시킴으로써 형성된다. 최근에는, 하나의 트랜지스터로만 구성되는 DRAM 메모리 셀은 제안되어 있다. 이런 셀은 전하를 저장하기 위한 부동 채널 효과를 활용하며, 어떤 부가적 커패시턴스를 필요로 하지 않는다.

통상적으로, 메모리 어레이의 라인을 따라 배치되는 셀의 트랜지스터의 게이트는 워드라인을 공유하지만, 메모리 어레이의 칼럼(column)을 따라 배치되는 셀의 트랜지스터의 소스는 비트라인을 공유하도록, 메모리 셀이 메모리 어레이 내에 배치된다. 메모리 셀 내의 저장된 데이터는, 워드라인에 의해 나타내는 단일 로우(row) 어드레스 및, 비트라인에 의해 나타내는 단일 칼럼 어드레스에 의해 액세스될 수 있다.

각 워드라인은, 자체가 로우 어드레스 디코더에 의해 구동되는 워드라인 드라이버 회로를 통해 제어된다.

사실상, DRAM 메모리 셀 내의 액세스 트랜지스터에는, 가능한 정보를 오래 지속하기 위해 누설이 매우 적어야 한다. 따라서, 이의 임계 전압은 비교적 높아야 한다. 이것은, 비교적 큰 전압이 전도하게 하도록 게이트 상에 인가될 필요가 있음을 의미한다. 워드라인의 전압은 또한, "인체 효과(body effect)"로서 알려져 있는 메모리 셀의 트랜지스터의 임계 전압의 소스 의존 변화(source-dependent change)를 고려해야 함에 주목될 것이다. 따라서, 트랜지스터의 게이트를 구동하는 워드라인은, 전형적으로 공칭 전압보다 1.5 내지 2 배 높은 전압을 공급해야 한다.

따라서, 통상의 워드라인 드라이버 회로는 메모리 셀의 사이즈에 비해서 비교적 현저하게 부피가 크며, 이는, 일반적으로, 통합 문제(integration problems) (특히, 메모리 셀의 수개의 인접한 라인을 처리하기 위해 서로 뒤의 수개의 드라이버 회로에 대한 적층 기술(stacking technique), 소위 "스태거링(staggering)" 기술에 따르는 필요 조건)를 유발시킨다.

도 1에서, 현재 수준의 기술적 상태에 따른 워드라인 드라이버 회로(300)는 문서 US 2007/0109906에 기술된 바와 같이 도시된다.

드라이버 회로(300)는 워드라인 WL을 통해 메모리 셀(100)의 라인을 처리한다. 회로(300)의 노드의 모두는, 라인 어드레스 디코더(330)로부터의 입력 신호 Yi 및 Yi#를 제외하고는, 고 전압을 갖는다. 따라서, 드라이버 회로(300)의 트랜지스터, 특히, 트랜지스터(303 및 313)는 고 전압을 유지해야 한다.

서로 다른 상호 접속을 고려하여, 본 출원인은 도 1의 드라이버 회로(300)의 영역이 트랜지스터(303)의 영역의 약 6배에 상응함을 추정할 수 있었다. 그래서, 회로(300)는, 특히 단일 트랜지스터로 형성되는 메모리 셀의 영역과 비교되는 바와 같이, 특히 영역이 소비되는 것으로 입증되었다.

그 후, 서로의 뒤의 수개의 드라이버 회로(300)의 스태거링은 피치 차이(pitch difference)를 고려하기 위해 필요함이 입증되었다.

보다 간단한 워드라인 드라이버 회로는 도 2a 및 2b에 도시되어 있다. 도 2a는 이런 회로에 의해 제공되는 논리 함수를 도시하지만, 도 2b는 이의 가능한 실시예를 도시한다.

무엇보다도 먼저, 이런 회로는, 공통 입력 MWL# 및, 다른 입력으로서 단일 신호 A 또는 그의 상보 신호 A#를 가진 병렬의 2개의 논리 NOR 게이트(2, 3)를 포함하는 것으로 주지될 것이다. 출력은 로컬 워드라인 LWL_E 및 LWL_O에 의해 형성된다.

그리고 나서, 도 1의 회로와는 달리, 도 2a 및 2b의 회로에는, 라인 어드레스 디코더(1)에 의해 제공되는 고 전압의 주요 워드라인 신호 MWL#가 공급된다. 결과로서, 도 1의 회로의 경우보다 상당히 많은 전력 소비가 있다 (약 2 내지 4 배 많음).

도 1의 트랜지스터(303)의 폭을 나타내는 레퍼런스 W₃₀₃에 비교한 각 트랜지스터의 사이즈에 대해 출원인이 행한 추정은 도 2b에 보고된다. 결과로서, 전체 사이즈는 6W₃₀₃의 정도이다. 따라서, 도 2a 및 2b의 회로는 실제로, 영역 소비(area consuming)가 있음에도 불구하고, 도 1의 회로보다 더 간단함이 입증되었다.

본 발명의 제 1 목적은, 초기에 언급된 결점을 갖지 않은 회로, 특히, 메모리 어레이 내의 워드라인 드라이버 회로로서 이용될 수 있는, 비교적 부피가 크지 않고, 저 소비 회로를 제안하기 위한 것이다.

본 발명의 다른 목적은 상이한 논리 함수를 제공하기 위해 이용될 수 있는, 특히 간단하고 부피가 크지 않은 회로를 제안하기 위한 것이다.

이에 관련하여, 제 1 양태에 따른 본 발명은, 절연층에 의해 베이스 기판으로부터 분리되는 반도체 재료의 박층을 포함하는 세미컨덕터-온-인슐레이터 기판 상에 형성되고, 전력 공급 퍼텐셜을 인가하기 위한 제 1 및 2 단자 간에 제 2 타입의 채널의 트랜지스터와 직렬인 제 1 타입의 채널의 트랜지스터를 포함하는 회로를 제안하며, 상기 트랜지스터들의 각각은 상기 박층 내의 드레인 영역 및 소스 영역, 상기 소스 영역과 상기 드레인 영역 간에 연장하는 채널 및, 상기 채널 위에 위치되는 프론트(front) 제어 게이트를 포함하며,

각 트랜지스터는 상기 트랜지스터의 채널의 아래의 상기 베이스 기판 내에 형성되고, 상기 트랜지스터의 임계 전압을 조절하기 위해 바이어스될 수 있는 백(back) 제어 게이트를 가지며,

상기 트랜지스터 중 하나 이상은 상기 임계 전압을 충분히 조절하는 백 게이트 신호의 동작 하에 공핍 모드(depletion mode)로 동작하기 위해 구성된다.

어떤 바람직하지만 제한하지 않는 이 장치의 양태는 다음과 같다:

- 상기 백 제어 게이트는 동일한 백 게이트 신호에 의해 바이어스되고;

- 전력 공급 퍼텐셜의 인가를 위한 상기 제 1 단자는 상기 백 게이트 신호의 상보 신호에 의해 바이어스되는 반면에, 전력 공급 퍼텐셜의 인가를 위한 상기 제 2 단자는 "OFF" 상태에서 바이어스되며;

- 상기 제 2 타입의 채널의 트랜지스터는, 상기 백 게이트 신호가 "ON" 상태에 있을 시에 공핍 모드로 동작하기 위해 구성되며;

- 전력 공급 퍼텐셜의 인가를 위한 상기 제 2 단자는 상기 백 게이트 신호의 상보 신호에 의해 바이어스되는 반면에, 전력 공급 퍼텐셜의 인가를 위한 상기 제 1 단자는 "ON" 상태로 바이어스되며;

- 상기 제 1 타입의 채널의 트랜지스터는, 상기 백 게이트 신호가 "OFF" 상태에 있을 시에 공핍 모드로 동작하기 위해 구성되며;

- 전력 공급 퍼텐셜의 인가를 위한 상기 제 1 단자는 ON 상태에서 바이어스되는 반면에, 전력 공급 퍼텐셜의 인가를 위한 상기 제 2 단자는 "OFF" 상태에서 바이어스되며;

- 그것은 상기 트랜지스터의 각각의 상기 프론트 제어 게이트에 접속되는 입력 노드, 및 상기 트랜지스터의 직렬 결합(serial association)의 중간점에 접속되는 출력 노드를 포함하며;

- 상기 제 1 타입의 채널의 트랜지스터는 PFET 트랜지스터이고, 상기 제 2 타입의 채널의 트랜지스터는 NFET 트랜지스터이며;

- 상기 트랜지스터는 완전히 공핍된 SeOI 트랜지스터이다.

제 2 양태에 따르면, 본 발명은, 본 발명의 제 1 양태에 따라 병렬로 배치되는 적어도 한 쌍의 회로를 포함하는 워드라인 드라이버 회로에 관계하며, 상기 쌍의 각 회로는, 로우 어드레스 디코더로부터 입력 신호를 수신하도록 의도되고, 로우로서 배치되는 다수의 메모리 셀에 대한 로컬 워드라인으로서 이용되도록 의도되는 신호를 출력에 제공한다.

또 다른 양태에 따르면, 본 발명은 본 발명의 제 2 양태에 따른 워드라인 드라이버 회로를 포함하는 메모리에 관계한다.

또 다른 양태에 따르면, 본 발명은 본 발명의 제 2 양태에 따른 드라이버 회로를 제어하는 방법에 관계하는데,

- 활성 모드에서, 한 쌍의 회로 중 제 1 회로의 백 게이트를 바이어스하는 신호는 상기 한 쌍의 회로 중 제 2 회로의 백 게이트를 바이어스하는 신호의 상보 신호이며;

- 비활성 모드에서는, 전력 공급 퍼텐셜의 인가를 위한 제 1 단자 및, 상기 쌍의 각각의 회로의 백 게이트를 바이어스하는 신호는 "OFF" 상태에 있다.

본 발명의 다른 양태, 목적 및 이점은, 비제한 예로서 제공되고, 첨부한 도면을 참조로 행해지는 바람직한 실시예의 다음의 상세한 설명을 판독할 시에 더욱 자명해질 것이다.

도 1, 2a 및 2b에 대해서는 이미 상술되었다.
도 3a 및 3b는 백 제어 게이트를 가진 트랜지스터의 예들을 도시한 것이다.
도 4는 백 제어 게이트의 바이어스에 따라 트랜지스터의 임계 전압의 조절을 도시한 것이다.
도 5는 논리 NOR 함수를 제공하는 본 발명의 제 1 양태에 따른 회로의 가능한 실시예를 도시한 것이다.
도 6은 본 발명의 제 2 양태에 따른 워드라인 드라이버 회로의 가능한 실시예를 도시한 것이다.
도 7은 논리 NAND 함수를 제공하는 본 발명의 제 1 양태에 따른 회로의 가능한 실시예를 도시한 것이다.

제 1 양태에 따른 본 발명은 절연층에 의해 베이스 기판으로부터 분리되는 반도체 재료의 박층을 포함하는 세미컨덕터-온-인슐레이터 기판 상에 형성되는 회로에 관계한다.

이 회로는, 전력 공급 퍼텐셜을 인가하기 위한 제 1 및 2 단자 간에 제 2 채널 타입의 트랜지스터와 직렬인 제 1 채널 타입의 트랜지스터를 포함하는데, 상기 트랜지스터의 각각은 상기 박층 내의 드레인 영역 및 소스 영역, 상기 소스 영역과 상기 드레인 영역 간에 연장하는 채널 및, 상기 채널 위에 위치되는 프론트 제어 게이트를 포함한다.

도 5 내지 도 7에 도시되는 실시예에서, 상기 회로는, 소스가 전력 공급 퍼텐셜을 인가하기 위한 제 1 단자에 접속되는 P 채널 트랜지스터 T_P및, 소스가 전력 공급 퍼텐셜을 인가하기 위한 제 2 단자에 접속되는 N 채널 트랜지스터 T_N을 포함한다.

상기 회로의 트랜지스터 T_P, T_N의 게이트는 서로 접속되고, 공통 입력 (도 5 및 7에서는 B, 도 6에서는 MWL#)에 접속된다. 트랜지스터 T_P, T_N의 직렬 결합의 중간점은 상기 회로의 출력 (도 5 및 7에서는 OUT, 도 6에서는 LWL_E및 LWL_O)을 형성한다.

본 발명의 제 1 양태에 따른 회로는 CMOS 인버터의 표준 구조를 갖는 의사 인버터라고 한다. 그러나, 이것이 또한 연속하여 기술되는 바와 같이, 이 회로 상에 인가되는 입력에 따라, 후자는 다른 논리 함수를 생성할 수 있다.

더욱이, 논리 반전 함수는, 표준 방식으로, 전력 공급 퍼텐셜의 인가를 위한 제 1 단자를 고 상태 VDD로 설정하고, 전력 공급 퍼텐셜의 인가를 위한 제 2 단자를 저 상태 GND로 설정함으로써 달성될 수 있는 것으로 주지될 것이다.

본 발명의 범주 내에서, 각 트랜지스터는, 채널의 아래의 베이스 기판 내에 형성되고, 상기 트랜지스터의 임계 전압을 조절하기 위해 바이어스될 수 있는 백 제어 게이트를 갖는다.

프론트 제어 게이트 G에 직면하여 위치되도록 하기 위해 절연층 BOX 아래의 베이스 기판 내에 배치되는 백 제어 게이트 BG_P를 가진 P 채널 트랜지스터는 도 3a에 도시된다. 백 제어 게이트 BG_P는 여기서 도전율 N의 웰 C_N에 의해 베이스 기판으로부터 격리되는 P형 도핑 영역에 의해 형성된다.

프론트 제어 게이트 G에 면하여 위치되도록 하기 위해 절연층 아래의 베이스 기판 내에 배치되는 백 제어 게이트 BG_N를 가진 N 채널 트랜지스터는 도 3b에 도시된다. 백 제어 게이트 BG_N는 여기서 도전율 P의 웰 C_P에 의해 베이스 기판으로부터 격리되는 N형 도핑 영역에 의해 형성된다.

도 3a 및 3b에서, 트랜지스터는, (보통의 전압 조건 하에) 최상부 제어 게이트에 의해 유도된 필드가 매립된 산화층 BOX에 도달하도록 하기에 충분히 얇은 채널/바디(body) 영역에 의해 정의되는 완전히 공핍된 SeOI 트랜지스터이다.

채널이 N형 도전율 및 도전율 P의 백 제어 게이트를 갖는 트랜지스터는 매우 높은 임계 전압을 갖는다. 이 임계 전압은 이때 백 제어 게이트 상에 양의 전압을 인가함으로써 감소될 수 있다. 채널이 N형 도전율 및 그것에 관한 도전율 N의 백 제어 게이트를 갖는 트랜지스터는, 백 제어 게이트 상에 양의 전압을 인가함으로써 감소될 수 있는 공칭 임계 전압을 갖는다.

백 제어 게이트를 통한 트랜지스터의 임계 전압의 이런 변동(variation)은 V_th= V_t0- α.V_BG로서 공식화될 수 있는데, 여기서, V_th는 트랜지스터의 임계 전압을 나타내고, V_BG는 백 제어 게이트에 인가되는 전압을 나타내며, V_t0는 (N형 또는 P형의 백 제어 게이트가 이용되는 여부에 따라 워크(work) 함수에 의해 시프트될 수 있는) 공칭 임계 전압을 나타내며, α는 트랜지스터의 기하학 형상에 관계되는 계수이다.

2009년 6월 the University of Provence Aix Marseille I에서 Germain Bossu에 의해 지지된 제목 "Architectures innovantes de memoire non-volatile embarquee sur film mince de silicium" (실리콘의 박막 상에 매립된 비휘발성 메모리의 혁신적 구조)에 나타나 있는 바와 같이, 계수 α는 특히

로서 접근될 수 있으며, 여기서, t_ox는 채널로부터 프론트 제어 게이트를 분리하는 게이트 유전층의 두께를 나타내고, t_BOX는 채널로부터 백 제어 게이트를 분리하는 절연층의 두께를 나타내며, t_si는 박층의 두께를 나타낸다.

그래서, 트랜지스터와 관련된 백 제어 게이트의 도핑의 타입이 공칭 임계 전압을 시프트하거나 시프트하지 않으며, 백 제어 게이트의 바이어스가 임계 전압의 조정을 허용하는 것으로 이해된다.

이 점에서, 도 4는 백 제어 게이트의 바이어스 V_BG에 따라 트랜지스터의 임계 전압 V_TH의 조절을 도시한 것이다. 이 바이어스는 전형적으로 범위 0V-VDD 내에 있다.

N형 트랜지스터는 공칭 임계 전압 V_TNO을 갖는다. 이 트랜지스터의 유효 임계 전압은 백 제어 게이트의 바이어스 V_BG를 증가시킴으로써 공칭 임계 전압 V_TNO에서 감소될 수 있고, 이것은 트랜지스터의 기하학 형상에 관계되는 계수 α에 대응하는 기울기에 따라 전체적으로 선형이다.

N 채널 트랜지스터의 임계 전압 대 기하학 형상 계수 α의 2개의 가능 변동은 도 4에서 제각기 실선 및 점선으로 도시된다. 그것은 트랜지스터의 기하학 형상을 채용할 수 있음으로써(점선 곡선 참조), 상당히 큰 바이어스가 백 제어 게이트에 인가될 시에 트랜지스터가 공핍 모드 (음의 임계 전압)에 있도록 함이 주목된다.

P형 트랜지스터는 공칭 임계 전압 V_TPO을 갖는다. 이 트랜지스터의 유효 임계 전압은 백 제어 게이트의 바이어스 V_BG를 감소시킴으로써 공칭 임계 전압 V_TPO에서 증가될 수 있고, 이것은 트랜지스터의 기하학 형상에 관계되는 계수 α에 대응하는 기울기에 따라 전체적으로 선형이다.

P 채널 트랜지스터의 임계 전압 대 기하학 형상 계수 α의 2개의 가능 변동은 도 4에서 제각기 실선 및 점선으로 도시된다. 그것은 트랜지스터의 기하학 형상을 채용할 수 있음으로써(점선 곡선 참조), 상당히 작은 바이어스가 백 제어 게이트에 인가될 시에 트랜지스터가 공핍 모드 (양의 임계 전압)에 있도록 함이 주목된다.

우선적으로, 본 발명의 제 1 양태에 따라 완전히 공핍될 회로의 트랜지스터에 대한 준비가 행해진다. 따라서, 이와 같은 트랜지스터는 매우 낮은 도펀트의 파동(fluctuation) (RDF: Random Dopant Fluctuation)을 갖는다는 사실로 인해 이득이 있다: 즉, 임계 전압 대 백 제어 게이트의 바이어스의 변동 뿐만 아니라 공칭 임계 전압도 이때 명백히 정의된다.

본 발명의 설명을 참조하면, 회로의 트랜지스터 중 하나 이상은 이의 임계 전압을 충분히 조절하는 백 게이트 신호의 동작 하에 공핍 모드로 동작하기 위해 구성되는 것으로 제공된다.

또한, 이점으로, 트랜지스터 T_P 및 T_N의 백 제어 게이트는 동일한 백 게이트 신호 (경우에 따라서는 백 게이트 신호의 진폭의 수정으로)로 바이어스되는 것으로 제공될 수 있다.

이 단계에서, 계획된 애플리케이션(contemplated application)에 따라, 공칭 임계 전압 (V_TNO및 V_TPO)이 (절대값에서) 동일하지 않아, 회로의 2개의 트랜지스터 중 하나만이 공핍 모드로 동작할 수 있도록 하는 트랜지스터가 선택될 수 있다. 선택적으로, 동일한 진폭을 갖지 않은 백 게이트 신호는 또한 트랜지스터 T_P 및 T_N의 각각의 백 제어 게이트에 인가될 수 있다.

본 발명의 제 1 양태에 따라 도 5에 도시되는 회로의 제 1 가능 실시예에 따르면, 의사 인버터 회로는 논리 NOR 함수를 제공한다.

도 5에서, 백 제어 신호는 동일한 백 게이트 신호 A#에 의해 바이어스된다. 전력 공급 퍼텐셜의 인가를 위한 제 1 단자는 백 게이트 신호의 상보 신호 A에 의해 바이어스되지만, 전력 공급 퍼텐셜의 인가를 위한 제 2 단자는 OFF 상태 (저 상태 GND)에서 바이어스된다. 그것에 관해, 제 2 채널 타입 T_N의 트랜지스터는, 백 게이트 신호 A#가 ON 상태 (고 상태 H)에 있을 시에 공핍 모드로 동작하기 위해 구성된다.

청구범위 내에서, 고/저의 개념은 N 채널 트랜지스터에는 좋지만, P 채널 트랜지스터에는 반대로 됨에 따라, 용어 "ON 상태"는 "고 상태"보다 더 선호되고, 용어 "OFF 상태"는 "저 상태"보다 더 선호된다는 것이 주목될 것이다.

그래서, ON은, 트랜지스터가 부스트(boost)되고 누설됨을 의미한다. 그것은, 임계 전압 조절 시에 충분한 진폭이 존재할 경우에 공핍할 수도 있다. OFF는 트랜지스터의 임계 전압이 백 게이트 제어에 의해 상승됨을 의미한다: 트랜지스터는 누설이 보다 적고, 구동이 덜 된다. 백 제어 게이트에 의한 전압 효과는 P 및 N 채널에 대해 대칭이다.

도 5의 회로의 동작은 입력 A 및 B의 고 H 또는 저 L 상태에 따라 다음과 같다.

B=H 및 A=H

의사 인버터 회로의 입력 B이 고 상태에 있으면, 트랜지스터 T_N은 전도하지만, 트랜지스터 T_P는 차단된다.

전력 공급 퍼텐셜의 인가를 위한 제 1 단자에 인가된 신호 A가 고일 시에, 회로는 가동된다.

백 게이트에 인가되는 상보 신호 A#는, 트랜지스터 T_P가 강화 모드에 남고 그리고 따라서 차단되도록 된 것이다.

선택적으로, (파라미터 t_OX, t_BOX및 t_SI를 통한) 트랜지스터 기하학 형상은 T_P가 A# = 0V일 시에 강화 모드에 있도록 채택될 수 있다. 이런 선택적인 대안은 물론 트랜지스터 T_N가 다른 경우에 가져야 하는 특성과 필적해야 한다.

이 회로의 OUT 출력은 이때 저 상태에 있다.

B=H 및 A=L

전력 공급 퍼텐셜의 인가를 위한 제 1 단자에 인가된 신호 A가 (충분히) 저일 시에, 회로는 가동되지 않는다.

백 게이트 신호 A#가 고 상태에 있을 시에, 트랜지스터 T_P는 차단되어, 누설 전류 I_OFF가 매우 적다.

백 게이트 신호 A#가 고 상태에 있을 시에, 트랜지스터 T_N는 강한 전도 전류를 가져, 회로의 출력 OUT 상에 저 상태를 완벽하게 유지한다.

B=L 및 A=H

의사 인버터 회로의 입력 B이 저 상태에 있으면, 트랜지스터 T_N은 차단되지만, 트랜지스터 T_P는 전도한다.

백 제어 게이트에 인가되는 상보 신호 A#는 트랜지스터 T_P가 강화 모드에 있어서 강한 전도 전류로 전도하도록 한다. 그래서, 고 상태는 회로의 출력 OUT 상에 완벽하게 유지된다.

B=L 및 A=L

전력 공급 퍼텐셜의 인가를 위한 제 1 단자에 인가된 신호 A가 (충분히 저)일 시에, 회로는 가동되지 않는다.

백 게이트 신호 A#가 고 상태에 있을 시에, 트랜지스터 T_P는 차단되어, 누설 전류 I_OFF가 매우 적다. 그것에 관해, 트랜지스터 T_N는 매우 양호한 전도 전류를 가져, 파라미터 t_OX, t_BOX및 t_SI의 조합이 트랜지스터가 공핍 모드로 동작하도록 하는 한에 있어서는 전도 상태를 유지한다. 회로의 OUT 출력은 이때 저 상태에 있다.

도 5의 회로의 진리표(truth table)는 이때 다음과 같다.

B	A	A#	OUT
H	H	L	L
H	L	H	L
L	H	L	H
L	L	H	L

신호 A 및 B는 제각기 백 제어 및 프론트 제어 게이트에 동작하며, 이들 게이트를 트랜지스터의 채널로부터 분리하는 산화물 두께는 동일하지 않음에 주목될 것이다 (매립된 절연 BOX 층의 두께는 전형적으로 채널로부터 프론트 제어 게이트를 분리하는 게이트 유전층보다 크다). 결과적으로, 신호 A 및 B는 동등하지 않으며: A는 느린 입력이지만, B는 비교적 빠른 입력이다.

도 2a의 회로와 동일한 논리 함수를 실현하는 도 5의 NOR 회로의 가능 애플리케이션은 도 6에서, 즉 병렬의 2개의 NOR 게이트의 실시예로 도시된다.

이 애플리케이션에서, 병렬로 배치되는 도 5에 따른 하나 이상의 회로의 쌍을 포함하는 메모리 어레이의 워드라인 드라이버 회로가 제공되는데, 상기 쌍의 각 회로는, 로우 어드레스 디코더(1)로부터 입력 신호 (주요 워드라인 신호 MWL#)를 수신하기 위해 의도되고, 라인으로서 배치되는 다수의 메모리 셀에 대한 로컬 워드라인으로서 이용되도록 의도되는 신호 LWL_E, LWL_O를 출력에 제공한다.

도 6에 도시된 드라이버 회로의 제어에 대해서는 다음과 같다.

활성 모드에서, 회로의 쌍의 제 1 회로(4)의 백 게이트 바이어스 신호 A#는 회로의 쌍의 제 2 회로(5)의 백 게이트 신호 A의 상보 신호이다.

이와 같은 방식으로, 주요 워드라인 신호 MWL#이 고 상태에 있을 시에, 제 1 및 2 회로(4, 5)의 양방은 출력 (LWL_E=LWL_O=L)에서 저 상태를 제공한다. 다른 한편, 주요 워드라인 신호 MWL#이 저 상태에 있을 시에는, 제 1 회로(4)는 고 상태 (LWL_E=H)를 제공하는 반면에, 제 2 회로(5)는 저 상태 (LWL_O=L)를 제공한다.

비활성 모드 (대기 모드)에서, 전력 공급 퍼텐셜의 인가를 위한 제 1 단자 및, 회로의 쌍의 각각의 백 게이트의 바이어스 신호는 저 상태에 있다.

비활성 모드에서, 주요 워드라인 신호 MWL#는 고 상태에 있다. 회로(4, 5)의 트랜지스터 T_N는 전도하는 반면에, 회로(4, 5)의 트랜지스터 T_P는 차단된다.

전력 공급 퍼텐셜의 인가를 위한 제 1 단자 및, 회로의 쌍의 각각의 백 게이트의 바이어스 신호가 저 상태에 있는 한에 있어서, 드라이버 회로는 가동되지 않아, 누설이 관찰되지 않는다. 그래서, 출력 (로컬 워드라인 LWL_E 및 LWL_O)은 양자 모두 저 상태에 있다.

따라서, 도 6의 드라이버 회로의 진리표는 다음과 같다.

	MWL#	A	A#	LWL_E	LWL_O
활성 모드	H	H	L	L	L
	H	L	H	L	L
	L	H	L	H	L
	L	L	H	L	H
대기 모드	H	L	L	L	L

도 6의 워드라인 드라이버 회로는 저 전력 소비의 이점을 갖는다. 실제로, 대기 모드에서는, 드라이버 회로는 가동되지 않는다. 더욱이, 드라이버 회로는 감소된 수의 구성 요소 (2개의 트랜지스터만)를 포함하여, 활성 모드에서, 감소된 수의 구성 요소에 대한 스위칭만이 관찰된다.

본 발명의 제 1 양태에 따라 도 7에 도시되는 회로의 제 2 가능 실시예에 따르면, 의사 인버터 회로는 논리 NAND 함수를 제공한다.

도 7에서, 백 제어 신호는 동일한 백 게이트 신호 A에 의해 바이어스된다. 전력 공급 퍼텐셜의 인가를 위한 제 1 단자는 고 상태 VDD에서 바이어스되는 반면에, 전력 공급 퍼텐셜의 인가를 위한 제 2 단자는 백 게이트 신호의 상보 신호 A#에 의해 바이어스된다. 그것에 관해, 제 1 채널 타입 T_P의 트랜지스터는, 백 게이트 신호 A가 저 상태 L에 있을 시에 공핍 모드로 동작하기 위해 구성된다.

B=L 및 A=L

트랜지스터 T_P는 전도하고, 백 게이트 신호가 저 상태에 있기 때문에 강한 전도 전류를 갖는다.

트랜지스터 T_N는 차단되고, 누설이 거의 없다 (저 상태의 백 게이트 신호로 인한 약한 누설 전류). 어떠한 경우에 있어서든, 그것은 가동되지 않는다.

따라서, 출력 OUT은 고 상태에 있다.

B=H 및 A=L

트랜지스터 T_P는, 저 상태의 백 게이트의 바이어스 신호의 동작 하에 공핍 모드로 동작하는 한에 있어서 전도한다.

따라서, 출력 OUT은 고 상태에 있다.

B=L 및 A=H

트랜지스터 T_P는 전도한다 (그러나, 백 게이트 신호에 인가되는 고 상태 때문에 부스트되지 않는다).

트랜지스터 T_N는 차단된다 (그것은 여기서 공핍 모드에 있지 않다).

따라서, 출력 OUT은 고 상태에 있다.

B=H 및 A=H

트랜지스터 T_P는 차단된다 (백 게이트 신호에 인가되는 고 상태 때문에 부스트되지 않는다).

트랜지스터 T_N는 전도한다 (그것은 여기서 공핍 모드에 있지 않다).

따라서, 출력 OUT은 저 상태에 있다.

따라서, 도 7의 회로의 진리표는 다음과 같다.

B	A	A#	OUT
L	L	H	H
H	L	H	L
L	H	L	L
H	H	L	L

본 발명의 범주 내에서, 트랜지스터 T_N 및 T_P는 이것이 백 제어 게이트의 바이어스로 인해 요구될 때 부스트될 수 있다 (이들의 전도 전류에 있어서의 증가).

도 6의 드라이버 회로의 예를 취하면, 로컬 워드라인 상에 필요로 되는 비교적 큰 전압은 전체적으로 표준 드라이버 솔루션에 이용된 것보다 두배 작은 트랜지스터를 이용함으로써 획득될 수 있다.

따라서, 트랜지스터 T_P의 사이즈는 도 1의 트랜지스터(303)의 사이즈의 3분의 1의 정도인 반면에, 트랜지스터 T_N의 사이즈는 (트랜지스터(303)과 거의 동일한) 도 1의 트랜지스터(313)의 사이즈의 3분의 1의 정도이다.

따라서, 드라이버 회로는 전체적으로 트랜지스터(303)의 사이즈 (W303)와 동일한 사이즈를 갖는다.

따라서, 본 발명에 의해 제안된 솔루션은 표준 드라이버 솔루션 보다 (금속화에 관계하는 4개의 고려하는 제한(four taking into account limitations) 정도의 요소만큼) 더 조밀하다.

초기에 나타낸 바와 같이, 소비가 또한 감소된다.

이와 같은 회로의 통합은 또한 적용하기가 더 간단하다. 그것은 적층 (스태거링)에 의지할 필요가 없어, 주변 구성 요소를 간략화하여 4F² 표면적의 메모리 셀의 도입을 용이하게 한다.

또한, 본 발명의 이점은, 회로에 인가되는 입력에 따라, 양자 모두 논리 INV, NOR 및 NAND 함수를 제공하여, CMOS 셀의 표준 라이브러리의 전체가 본 발명의 단일 회로에 기초로 하여 기술될 수 있도록 하는 회로를 이용 가능하게 할 수 있는 것이다.

특히, 논리 NOR 및 NAND 함수를 제공하기 위해, 본 발명은, 일반적인 OV 및 VDD 전력 공급보다 오히려, 전력 공급 퍼텐셜의 인가를 위한 단자에 디지털 신호를 인가함으로써 (의사) 인버터의 원래의 명령을 제공함을 알게 될 것이다.

특히, 이런 디지털 신호는 백 게이트 신호에 상보적일 수 있다.

초기에 언급된 바와 같이, 입력들은 특히 속도에 관해 동등하지 않지만, 이와 같은 회로는, 예컨대, 디코딩 회로, 또는 드라이버 회로와 같이 식별된 컨텍스트에서 매우 흥미가 있음을 입증할 수 있다.

Claims

절연층에 의해 베이스 기판으로부터 분리되는 반도체 재료의 박층을 포함하는 세미컨덕터-온-인슐레이터 기판 상에 형성되고, 전력 공급 퍼텐셜을 인가하기 위한 제 1 단자와 제 2 단자 사이의 제 2 타입의 채널의 트랜지스터와 직렬인 제 1 타입의 채널의 트랜지스터를 포함하는 회로이고, 상기 트랜지스터들의 각각은 상기 박층 내의 드레인 영역 및 소스 영역, 상기 소스 영역과 상기 드레인 영역 사이에서 연장하는 채널, 및 상기 채널 위에 위치되는 프론트(front) 제어 게이트를 포함하는, 회로로서,
각 트랜지스터는 상기 트랜지스터의 채널의 아래의 상기 베이스 기판 내에 형성되고 상기 트랜지스터의 임계 전압을 조절하기 위해 바이어스될 수 있는 백(back) 제어 게이트를 가지며,
상기 트랜지스터들 중 적어도 하나는 그 자신의 임계 전압을 충분히 조절할 백 게이트 신호의 동작 하에 공핍 모드로 동작하도록 구성되는 것을 특징으로 하는 회로.
청구항 1에 있어서,
상기 백 제어 게이트들은 동일한 백 게이트 신호에 의해 바이어스되는, 회로.
청구항 2에 있어서,
전력 공급 퍼텐셜의 인가를 위한 상기 제 1 단자는 상기 백 게이트 신호의 상보 신호에 의해 바이어스되고, 전력 공급 퍼텐셜의 인가를 위한 상기 제 2 단자는 "OFF" 상태에서 바이어스되는, 회로.
청구항 3에 있어서,
상기 제 2 타입의 채널의 트랜지스터는 상기 백 게이트 신호가 "ON" 상태에 있을 시에 공핍 모드로 동작하도록 구성되는, 회로.
청구항 2에 있어서,
전력 공급 퍼텐셜의 인가를 위한 상기 제 2 단자는 상기 백 게이트 신호의 상보 신호에 의해 바이어스되고, 전력 공급 퍼텐셜의 인가를 위한 상기 제 1 단자는 "ON" 상태에 대해 바이어스되는, 회로.
청구항 5에 있어서,
상기 제 1 타입의 채널의 트랜지스터는 상기 백 게이트 신호가 "OFF" 상태에 있을 시에 공핍 모드로 동작하도록 구성되는, 회로.
청구항 1에 있어서,
전력 공급 퍼텐셜의 인가를 위한 상기 제 1 단자는 ON 상태에서 바이어스되고, 전력 공급 퍼텐셜의 인가를 위한 상기 제 2 단자는 "OFF" 상태에서 바이어스되는, 회로.
청구항 1 내지 7 중 어느 한 항에 있어서,
상기 트랜지스터들의 각각의 상기 프론트 제어 게이트에 접속되는 입력 노드, 및 상기 트랜지스터들의 직렬 결합의 중간점에 접속되는 출력 노드를 포함하는, 회로.
청구항 1 내지 8 중 어느 한 항에 있어서,
상기 제 1 타입의 채널의 트랜지스터는 PFET 트랜지스터이고, 상기 제 2 타입의 채널의 트랜지스터는 NFET 트랜지스터인, 회로.
청구항 1 내지 9 중 어느 한 항에 있어서,
상기 트랜지스터들은 완전히 공핍되는, 회로.
병렬로 배치되는 청구항 3 및 청구항 4에 따른 적어도 한 쌍의 회로들을 포함하는 워드라인(wordline) 드라이버 회로로서,
상기 쌍의 각각의 회로는 로우(row) 어드레스 디코더로부터 입력 신호를 수신하도록 되어 있고, 로우로서 배치되는 복수의 메모리 셀에 대한 로컬 워드라인으로서 이용되도록 되어 있는 신호를 출력에서 제공하는, 워드라인 드라이버 회로.
청구항 11에 따른 워드라인 드라이버 회로를 포함하는 메모리.
청구항 11에 따른 드라이버 회로를 제어하기 위한 방법으로서,
- 활성 모드에서, 한 쌍의 회로 중 제 1 회로의 백 게이트를 바이어스하기 위한 신호는 상기 한 쌍의 회로 중 제 2 회로의 백 게이트를 바이어스하기 위한 신호의 상보(complementary)이며;
- 비활성 모드에서, 전력 공급 퍼텐셜의 인가를 위한 상기 제 1 단자 및, 상기 쌍의 각각의 회로의 백 게이트를 바이어스하기 위한 신호는 "OFF" 상태에 있는, 드라이버 회로 제어 방법.