CN1744321A - 半导体集成器件 - Google Patents

半导体集成器件 Download PDF

Info

Publication number
CN1744321A
CN1744321A CN200510096685.5A CN200510096685A CN1744321A CN 1744321 A CN1744321 A CN 1744321A CN 200510096685 A CN200510096685 A CN 200510096685A CN 1744321 A CN1744321 A CN 1744321A
Authority
CN
China
Prior art keywords
diffusion region
contact
insulation film
trap
buried insulation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200510096685.5A
Other languages
English (en)
Other versions
CN100405603C (zh
Inventor
大泽隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1744321A publication Critical patent/CN1744321A/zh
Application granted granted Critical
Publication of CN100405603C publication Critical patent/CN100405603C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/735—Lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体集成器件，其包括：具有支撑衬底和包埋绝缘膜的SOI(绝缘体上硅)衬底；在SOI衬底上彼此分开形成的NMOSFET、PMOSFET和FBC(浮体元件)；沿着NMOSFET下方支撑衬底中的包埋绝缘膜形成的p型第一阱扩散区；沿着PMOSFET下方支撑衬底中的包埋绝缘膜形成的n型第二阱扩散区；以及沿着FBC下方支撑衬底中的包埋绝缘膜形成的导电类型的第三阱扩散区。

Description

半导体集成器件
相关申请的交叉引用
本申请基于并权利要求在2004年8月31日递交的先前日本专利申请第2004-252757号优先权的利益，该专利的全部内容引入本文作参考。
技术领域
本发明涉及包括在SOI(绝缘体上硅)衬底中形成的阱扩散区的半导体集成器件。
背景技术
至于由一个晶体管和一个电容器，包括沟槽电容器(trenchcapacitor)或叠层电容器，组成的传统DRAM元件，人们关心其制造随着其变得更加精细而变得更难。作为未来DARM元件的候选者，建议了一种新型存储元件FBC(浮体元件)(参阅日本专利申请特许公开第2003-68877和2002-246571号)。在该FBC中，多数载流子存储在SOI(绝缘体上硅)等上面形成的FET(场效应晶体管)的浮体中，从而存储信息。
在这种FBC中，存储一位信息的元件单元仅由一个MISFET(金属绝缘体半导体场效应晶体管)组成。因此，一个元件占据的面积是小的，并且可以在有限的硅面积中形成具有大容量的存储元件。认为FBC有助于存储容量的增加。
在PD-SOI(部分耗尽-SOI)上形成的FBC的写入和读出原理可以通过采用N型MISFET作为一个实例说明如下。“1”态定义为其中有更大量空穴的状态。相反，其中空穴数量较小的状态定义为“0”。
FBC包括例如在SOI上面形成的nFET。其源极与GND(0V)连接，并且其漏极与位线(BL)连续，而其栅极与字线(WL)连续。其主体电学浮动。为了将“1”写入FBC中，在饱和状态下操作晶体管。举例来说，对字线WL加偏压至1.5V，并且对位线BL加偏压至1.5V。在这种状态下，通过碰撞电离在漏极附近产生大量的电子-空穴对。其中，电子被吸收到漏极端。但是，空穴被存储在具有低电位的主体中。主体电压达到平衡态，其中通过碰撞电离产生空穴的电流与主体和源极之间p-n结的正向电流平衡。主体电压大约为0.7V。
下面说明写入数据“0”的方法。为了写入“0”，位线BL降低至负电压。例如，位线BL降低至-1.5V。作为该操作的结果，主体的p区和与位线BL连接的n区被很大地正向偏置。因此，大多数存储在主体中的空穴被发射入n区。空穴数量已经降低的所得状态即为“0”态。至于数据读出，通过如下方法来识别“1”和“0”态：设置字线WL至例如1.5V，位线BL至低达例如0.2V的电压；在线性区中操作晶体管，并且使用晶体管的阈值电压(Vth)根据存储在主体中的空穴数量而不同的效应(主体效应)来检测电流差值。
为什么在读出时本实施例中位线电压被设置至低达0.2V电压的原因如下：如果位线电压变高并且晶体管被偏置至饱和状态，那么人们关心因为碰撞电离应该读作“0”的数据可能会被看作“1”，并且不能正确地检测到“0”。
使用FBCs作为存储元件的半导体存储器件(下文称作FBC存储器)使用SOI衬底来形成。但是如果包埋氧化物膜的膜厚是厚的，不可能保证在主体和支撑衬底之间形成的稳定的电容器。这就导致存储元件的信号量不能增大的问题。
另一方面，如果包埋的绝缘膜是薄的，那么在与包埋绝缘膜上方形成的FBCs、NFETs和PFETs的沟道区相对的侧面(包埋绝缘膜附近的区域)上形成反向沟道，并且外围电路的器件特性降低。
同时，在FBC存储器的外围电路中包括需要固定参考电压的电路。举例来说，这些电路是用来调节各种内部电源电压水平的电路，以及确定输入逻辑电平的输入缓冲电路。这些参考电压每个都需要具有固定电压值，其不受电源电压变化、温度变化和例如晶体管的器件特性变化的影响。
带隙参考(BGR)电路被认为是一种产生稳定高精确度参考电压的电路。在这种BGR电路中，在许多情况中使用pnp双极晶体管。pnp晶体管是一种其中设置p型衬底等于接地电压作为其集电极并且使用n阱中的p+扩散层作为其发射极的结构。
该结构形成具有多个扩散层的垂直双极晶体管。人们知道可以保证扩散层之间大的接触面积，并且基极的宽度可以变窄，结果可以实现具有良好特性的晶体管。
但是在SOI的包埋氧化物膜下方的支撑衬底上形成这种双极晶体管中，如果包埋氧化物膜是厚的时，很难形成接触。
发明内容
根据本发明一个实施方案的半导体集成器件，其包括：
具有支撑衬底和包埋绝缘膜的SOI(绝缘体上硅)衬底；
在SOI衬底上彼此分开形成的NMOSFET、PMOSFET和FBC(浮体元件)；
在NMOSFET下方的支撑衬底中沿着包埋绝缘膜形成的第一导电类型的第一阱扩散区；
在PMOSFET下方的支撑衬底中沿着包埋绝缘膜形成的第二种导电类型的第二阱扩散区；以及
在FBC下方的支撑衬底中沿着包埋绝缘膜形成的导电类型的第三阱扩散区，
其中为了避免由NMOSFET沟道区、PMOSFET沟道区和包埋绝缘膜围成的区域中，接近包埋绝缘膜一侧导电类型的反转，分别设置第一和第二阱扩散区为规定的电位。
根据本发明一个实施方案的半导体集成器件，其包括：
具有支撑衬底和包埋绝缘膜的SOI(绝缘体上硅)衬底；
与包埋绝缘膜下表面接触的第一阱扩散区；
导电类型彼此不同的第一和第二扩散区，它们彼此分开地在第一阱扩散区中形成，并且在包埋绝缘膜的下方接触并形成；
在包埋绝缘膜的下方接触并形成的第三扩散区；
从第一扩散区向上延伸，穿过包埋绝缘膜的第一接触；
从第二扩散区向上延伸，穿过包埋绝缘膜的第二接触；
从第三扩散区向上延伸，穿过包埋绝缘膜的第三接触；
与第一接触连接的基极；
与第二接触连接的发射极；及
与第三接触连接的集电极。
根据本发明一个实施方案的半导体集成器件，其包括：
具有支撑衬底和包埋绝缘膜的SOI(绝缘体上硅)衬底；
在包埋绝缘膜的下方接触并形成的第一导电类型的第一扩散区；
与包埋绝缘膜下表面接触，并且与第一扩散区分开形成的第二种导电类型的第二扩散区；
与包埋绝缘膜下表面接触，并且比第一和第二扩散区形成得更深的第一导电类型的第三阱扩散区；
与包埋绝缘膜下表面接触，并且比第一和第二扩散区形成得更深的第一导电类型的第四阱扩散区；
与第三和第四阱扩散区接触形成的第一导电类型的第五阱扩散区；
覆盖第一和第二扩散区，并且通过第三、第四和第五阱扩散区位于与支撑衬底分开的区域中的第二种导电类型的第六阱扩散区；
从第一扩散区向上延伸，穿过包埋绝缘膜的第一接触；
从第二扩散区向上延伸，穿过包埋绝缘膜的第二接触；
从第三阱扩散区向上延伸，穿过包埋绝缘膜的第三接触；
从第四阱扩散区向上延伸，穿过包埋绝缘膜的第四接触；
与第一接触连接的阴极；
与第二接触连接的阳极；以及
与第三和第四接触连接的电源端。
附图说明
图1是根据本发明第一实施方案的半导体集成器件的剖视图。
图2是表示图1的改进实施例的图。
图3是根据本发明第二实施方案的半导体集成器件的剖视图。
图4是表示图3的改进实施例的图。
图5是使用具有n型支撑衬底的SOI衬底的半导体集成器件的剖视图。
图6是表示BGR电路内部结构的电路图。
图7是表示pnp双极晶体管22和24剖面结构的图。
图8是表示包括代替图8所示BGR电路中的pnp双极晶体管的二极管的BGR电路实例的电路图。
图9是表示在SOI衬底3上形成二极管情况中剖面结构实例的剖视图。
图10是表示在使用包括n型支撑衬底20的SOI衬底3来形成npn双极晶体管的情况中剖面结构实例的剖视图。
图11是表示可以通用于所有上述电路阱扩散区的电压施加方法的图。
具体实施方式
下文中，将参照附图说明本发明的实施方案。
(第一实施方案)
图1是根据本发明第一实施方案的半导体集成器件的剖视图。在图1的半导体集成器件中，表示了使用FBCs作为存储元件的半导体存储器件的外围电路的剖面结构。
在本实施方案中，使用包括p型支撑衬底1和作为薄膜形成的包埋氧化物膜2的SOI衬底3。通过形成包埋氧化物膜2作为薄膜，可以充分地保证FBCs的信号数量，并且可以延长数据保留时间。
图1中，在SOI衬底3中的包埋氧化物膜2的上表面上形成FBC4、NFET 5和PFET 6，使它们彼此分开。在FBC 4下方的p型支撑衬底1中形成n阱扩散区7，与包埋氧化物膜2接触。在NFET 5下方的p型支撑衬底1中形成p阱扩散区8。在PFET 6下方的p型支撑衬底1中形成n阱扩散区9。
设置p型支撑衬底1至电压Vsub＝0V。向n阱扩散区7施加电压VPL＝1V。设置p阱扩散区8至电压VPL＝0V。向n阱扩散区9施加电压VPL＝2.5V。
与p型支撑衬底1相比，只需要将n阱扩散区7反向偏置。因此，不总是需要设置n阱扩散区7等于1V，但是可以施加0至1V范围内的电压。
p阱扩散区8中的电压VPL不总是需要为0V，而只需要为0V或更低。按照相同的方式，n阱扩散区9中的电压VPL不总是需要为2.5V，而只需要为至少Vcc。
通过这样分别对p阱扩散区8和n阱扩散区9施加预定的电压，对于NFET 5和PFET 6不形成反向沟道(back channel)，并且改善了器件的特性。举例来说，如果NFET 5下方包埋氧化物膜2的下表面侧具有高于0V的电位，担心沿着NFET 5沟道区下方包埋氧化物膜2可能形成反向沟道。但是，在本实施方案中，在包埋氧化物膜2的下表面侧上面提供了p阱扩散区8，并且设置p阱扩散区8为0V或者低于0V的电压。因此，不用担心对于NFET 5会形成反向沟道，并且可以改善NFET的器件特性。
按照相同的方式，如果PFET 6下方包埋氧化物膜2的下表面侧具有低于2.5V的电位，担心沿着PFET 6沟道区下方包埋氧化物膜可能形成反向沟道。但是，在本实施方案中，在包埋氧化物膜2的下表面侧上面提供了n阱扩散区9，并且设置n阱扩散区9为至少2.5V的电压。因此，不用担心对于PFET 6会形成反向沟道，并且可以改善PFET的器件特性。
图2是表示图1的改进实施例的图。图2表示向p型支撑衬底1施加电压VSUB＝-1V，并且就在FBC 4下方形成p阱扩散区10的实施例。向p阱扩散区10施加与对p型支撑衬底1相同的电压VPL＝-1V。还对就位于NFET 5下方的p阱扩散区8施加与对p型支撑衬底1相同的电压VPL＝-1V。如果p阱扩散区8中的电压VPL为0V或更低，在NFET 5中不会形成反向沟道。在图2的情况中，可以防止发生反向沟道。
因此，在第一实施方案中，根据NFET 5和PFET 6的形成位置，在包埋氧化物膜的下表面侧上形成p阱扩散区8和n阱扩散区9，并且分别向阱扩散区中施加预定的电压。因此，在NFET 5和PFET 6中不会形成反向沟道，并且提高了器件特性。
(第二实施方案)
在第二实施方案中，当向SOI衬底3的p型支撑衬底1施加低于0V的电压时，阻止形成反向沟道。
图3是根据本发明第二实施方案的半导体集成器件的剖视图。按照与图1相同的方式，图3所示的半导体集成器件包括在包括p型支撑衬底1和作为薄膜形成的包埋氧化物膜2的SOI衬底3上形成的FBC 4、NFET 5和PFET 6，使它们彼此分开。
按照与图1相同的方式，在位于FBC 4下方的p型支撑衬底1中形成n阱扩散区7。在位于NFET 5下方的p型支撑衬底1中形成p阱扩散区8。此外，形成n阱扩散区11，使之与p阱扩散区8相邻。在n阱扩散区9和11下表面下方形成n阱扩散区12。结果，p阱扩散区8与p型支撑衬底1分开。
向n阱扩散区7施加电压VPL＝1V。设置p阱扩散区8至电压VPL＝0V。向n阱扩散区9施加电压VPL＝2.5V。因此，通过提供n阱扩散区12可以向p阱扩散区8施加与p型支撑衬底1不同的电压。
结果，按照与第一实施方案相同的方式，在NFET 5和PFET 6中都不会形成反向沟道。
图4是表示图3的改进实施例的图。图4表示就在FBC 4下方形成p阱扩散区10，并且向所述p阱扩散区10施加电压VPL＝-1V的实施例。除了p阱扩散区10外，图4与图3相同。按照与图3相同的方式，通过n阱扩散区12，p阱扩散区8与p型支撑衬底1分开。
在第二实施方案中，除了在区8和9下方提供n阱扩散区12，使p阱扩散区与p型支撑衬底1分开外，就在NFET 5和PFET 6的下方分别形成p阱扩散区8和n阱扩散区9。因此，即使向p型支撑衬底1施加负电压，为了防止在NFET 5和PFET 6中形成反向沟道，可以向p阱扩散区8n阱扩散区9施加必需和足够的电压。
(第三实施方案)
在第一和第二实施方案中，使用包括p型支撑衬底1的SOI衬底3。但是，可以使用包括n型支撑衬底的SOI衬底3。
在此情况下，与图1相应的结构变成如图5所示。图5所示的半导体集成器件包括在FBC 4下方形成的n阱扩散区、在NFET 5下方形成的p阱扩散区8、在PFET 6下方形成的n阱扩散区9，以及在p阱扩散区8和n阱扩散区9的下表面侧上形成的p阱扩散区13。
设置n型支撑衬底20至电压Vsub＝0V。向n阱扩散区7施加电压VPL＝0V。设置p阱扩散区8至电压VPL＝0V。向n阱扩散区9施加电压VPL＝2.5V。提供p阱扩散区13来防止n阱扩散区9和n型支撑衬底20之间的短路。
在图5所示的半导体集成器件中，在NFET 5和PFET 6中都不会形成反向沟道。
因此，还在包括n型支撑衬底20的SOI衬底3的情况中，按照与p型支撑衬底1中相同的方式，通过分别在NFET 5和PFET 6下方形成p阱扩散区8和n阱扩散区9，并且分别向所述区域施加预定的电压，可以保证不会形成反向沟道。
(第四实施方案)
在第四实施方案中，通过使用包括作为薄膜形成的包埋氧化物膜的SOI衬底3，形成带隙参考电路(BGR电路)。
综上所述，在许多情况中，在FBC4存储器的外围电路中提供参考电位产生电路，其总是能够产生固定的参考电压，而不受电源电压变化、温度变化和器件特性变化的影响。
图6是表示作为参考电位产生电路一个实例的BGR电路内部结构的电路图。图6所示的BGR电路包括在电源电压和接地电压之间串联的PFET 21和pnp晶体管22、按相同方式在电源电压和接地电压之间串联的PFET 23、电阻R1、电阻R2和pnp晶体管24，以及基于电阻R1和R2之间的电压和pnp晶体管22的发射极电压的电位差，向PFET 21和23的栅极供应电压的运算放大器25。参考电压VREF是PFET 23在其漏极的输出。
晶体管22是具有面积A的pnp双极晶体管，而通过并联连接每个具有相等面积A的pnp双极晶体管来形成晶体管24。
分别流过晶体管22和24的电流分别由等式(1)和(2)来表示。
I＝Is×exp[Va/VT]  (1)
I＝n×Is×exp[Vb/VT]  (2)
此处，Is是具有面积A的晶体管22的饱和电流。Va是PFET 21的漏极电压。Vb是pnp双极晶体管的发射极电压。VT是热电压kT/q。此外，k是玻耳兹曼常数(1.38×10-23J/K)。T是绝对温度，并且q是基本电荷(1.6×10-19C)。
运算放大器25放大电位差(Va-Vb)。电位差(Va-Vb)由等式(3)表示。
Va-Vb＝VT×ln[I/Is]-VT×ln[I/(n×Is)]＝VT×ln[n]   (3)
在图6所示的电路中，通过反馈回路精确控制，使之满足关系Va＝Vc。因此，等式(4)成立。
Vc-Vb＝Va-Vb＝VT×ln[n]   (4)
此外，等式(5)也成立。
Vd-Vb＝(1+R2/R1)×(Vc-Vb)＝(1+R2/R1)×VT×ln[n]   (5)
从等式(4)和(5)，得到等式(6)。
VREF＝VBE+Vd-Vb＝VBE+(1+R2/R1)×VT×ln[n]  (6)
此处，VBE是具有面积n×A的pnp双极晶体管24的基极-发射极电压。等式(6)对温度的导数由等式(7)表示。
VREF/T＝-α+(1+R2/R1)×ln[n]×(k/q)  (7)
现在假设VBE具有负的导数-α，其中α＝1.5mV/K(@室温)。因此为了消除室温下VREF对温度的依赖关系，需要满足等式(8)。
(1+R2/R1)×ln[n]＝α×(k/q)＝17.4  (8)
根据等式(8)，举例来说通过设置，使之满足关系R2/R1＝4并且n＝32.5，可以消除在室温下VREF对温度的依赖关系。
因此，通过适当选择电阻R1和R2之间的比例和晶体管22和24之间的比例，可以获得与温度和电源电压无关的稳定的参考电压。即使工艺变化，所述稳定条件只取决于器件参数的比例，因此可以获得固定的参考电压。
图7是表示pnp双极晶体管22和24剖面结构的图。通过使用包括作为薄膜形成的包埋氧化物膜2的SOI衬底3来形成图7所示的晶体管。在包埋氧化物膜2的上表面上，连续形成硅膜28和绝缘膜29。
沿着包埋氧化物膜2的下表面，在p型支撑衬底1中形成用于集电极的n阱扩散区31和p+扩散区32。在n阱扩散区31内部，沿着包埋氧化物膜2进一步形成用于基极的n+扩散区33和用于发射极的P+扩散区34。
分别在p+扩散区32、n+扩散区33和p+扩散区34中形成穿过包埋氧化物膜2的接触35、36和37。分别在接触35、36和37中形成集电极38、基极39和发射极40。
在图7所示的pnp双极晶体管中，作为薄膜形成包埋氧化物膜2。因此，可以容易地从阱扩散区向上形成接触。
按照与FBC 4相同的方式，可以在SOI衬底3上面形成图7所示的pnp双极晶体管及其在图1中所示的外围电路。结果，可以容易地在相同的衬底上形成FBC 4及其外围电路使用的参考电压产生电路。
但是，在向图3所示的支撑衬底施加负电压的情况下，不能形成pnp双极晶体管。原因是如果支撑衬底具有负电位，不能制造等于接地电位的pnp双极晶体管的集电极。因此在此情况下，可以使用二极管来代替pnp双极晶体管。
图8是表示包括代替pnp双极晶体管的二极管的BGR电路一个实例的电路图。在图8所示的BGR电路中，用二极管41和42代替图6中所示的pnp双极晶体管22和24。二极管41的阳极与PFET 21的漏极连接，并且二极管41的阴极接地。二极管42的阳极与电阻R1连接，并且二极管42的阴极接地。
图9是表示在于SOI衬底3上形成二极管的情况中剖面结构一个实例的剖视图。在包埋氧化物膜2下表面侧上面的p型支撑衬底1中，形成n阱扩散区45用于电源、p+扩散区46用于阳极、n+扩散区47用于阴极，以及n阱扩散区48用于电源。在n阱扩散区45和n阱扩散区48中，分别形成n+扩散区49和50。
分别在n+扩散区49、p+扩散区46、n+扩散区47和n+扩散区50中形成穿过包埋氧化物膜2的接触51、52、53和54。接触51和54分别与电源端相连。接触52与阳极57相连，并且接触53与阴极58相连。
形成n阱扩散区45和48，使之比p+扩散区46和n+扩散区47更深。在n阱扩散区45和48的下表面下方形成n阱扩散区59。通过n阱扩散区59，p+扩散区46与p型支撑衬底1分开。
具有图9所示结构的二极管可以设置p型支撑衬底1至负电位。因此，可以在与具有图3所示结构的半导体集成器件的相同衬底上形成二极管。
因此，在第四实施方案中，通过使用包括作为薄膜形成的包埋氧化物膜的SOI衬底3来形成双极晶体管和二极管。因此，可以容易地在相同的衬底上形成FBC 4存储器及其外围电路所需的产生参考电压的参考电压产生电路。
(其它实施方案)
已经参照图7说明了形成了pnp双极晶体管的实施例。但是，还可以形成npn双极晶体管。图10是表示在通过使用包括n型支撑衬底20的SOI衬底3形成npn双极晶体管的情况中的剖面结构的剖视图。
图10中所示的npn双极晶体管包括在包埋氧化物膜2下表面侧上形成的n+扩散区61和p阱扩散区62。在p阱扩散区62内，形成用于基极的p+扩散区63和用于发射极的n+扩散区64。按照与图7相同的方式，分别在n+扩散区61、p+扩散区63和n+扩散区64中形成穿过包埋氧化物膜2的接触65、66和67。接触65、66和67分别与集电极68、基极69和发射极70连接。
图10中所示的npn双极晶体管可以在与例如图5所示的半导体集成器件的相同衬底上形成。
通过形成穿过包埋氧化物膜2的接触并且在所述接触的上表面侧形成电极，可以向上述FBC 4的阱扩散区、FBC 4的外围电路，以及双极晶体管和二极管上施加电压。
图11是表示可以通用于所有上述电路阱扩散区的电压施加方法的图。如图11所示，在p型支撑衬底1中形成n阱扩散区41，从而与包埋氧化物膜2接触。在于n阱扩散区41内部形成n+扩散区42的情况中，应该形成从n+扩散区42向上穿过包埋氧化物膜2的接触43。所述接触与电极44连接。按照相同的方式，还应该在p型支撑衬底1中的p+扩散区45的上方形成穿过包埋氧化物膜2的接触46，并且所述接触46可以与电极47连接。

Claims (14)

1.一种半导体集成器件，其包括：
具有支撑衬底和包埋绝缘膜的SOI即绝缘体上硅衬底；
在SOI衬底上彼此分开形成的NMOSFET、PMOSFET和FBC即浮体元件；
在NMOSFET下方的支撑衬底中沿着包埋绝缘膜形成的p型第一阱扩散区；
在PMOSFET下方的支撑衬底中沿着包埋绝缘膜形成的n型第二阱扩散区；以及
在FBC下方的支撑衬底中沿着包埋绝缘膜形成的一种导电类型的第三阱扩散区。
2.根据权利要求1的半导体集成器件，其中为了避免由NMOSFET沟道区、PMOSFET沟道区和包埋绝缘膜围成的区域中，接近包埋绝缘膜一侧SOI的反转，分别第一和第二阱扩散区被设定为规定的电位。
3.根据权利要求1的半导体集成器件，其进一步包括：
与第一和第二阱扩散区的下表面接触形成的一种导电类型的第四阱扩散区。
4.根据权利要求3的半导体集成器件，其进一步包括：
与第一阱扩散区相邻形成的、并且沿着包埋绝缘膜与第四阱扩散区接触形成的n型第五阱扩散区。
5.根据权利要求1的半导体集成器件，其进一步包括：
从所述第一阱扩散区向上延伸、穿过包埋绝缘膜的第一接触；
从所述第二阱扩散区向上延伸、穿过包埋绝缘膜的第二接触；
从所述第三阱扩散区向上延伸、穿过包埋绝缘膜的第三接触；
其中分别经由第一至第三接触向第一至第三阱扩散区施加规定的电压。
6.根据权利要求1的半导体集成器件，其中第一阱扩散区被设定为等于或小于NMOSFET源极电压的电压；并且
第二阱扩散区被设定为等于或大于PMOSFET源极电压的电压。
7.根据权利要求6的半导体集成器件，其中NMOSFET的源极为0V；并且
第一阱扩散区和支撑衬底被设定为0V。
8.根据权利要求6的半导体集成器件，其中NMOSFET的源极为0V；并且
第一阱扩散区和支撑衬底被设定为负电位。
9.一种半导体集成器件，其包括：
具有一种导电类型的支撑衬底和包埋绝缘膜的SOI即绝缘体上硅衬底；
与所述包埋绝缘膜下表面接触的第一阱扩散区；
导电类型彼此不同的第一和第二扩散区，它们彼此独立地在第一阱扩散区中形成，并且在所述包埋绝缘膜的下方接触并形成；
在所述包埋绝缘膜的下方接触并形成的第三扩散区；
从所述第一扩散区向上延伸、穿过包埋绝缘膜的第一接触；
从所述第二扩散区向上延伸、穿过包埋绝缘膜的第二接触；
从所述第三扩散区向上延伸、穿过包埋绝缘膜的第三接触；
与所述第一接触连接的基极；
与所述第二接触连接的发射极；及
与所述第三接触连接的集电极。
10.根据权利要求9的半导体集成器件，其中所述支撑衬底、第二扩散区和第三扩散区都是第一导电类型；并且
所述第一阱扩散区和第一扩散区是第二导电类型。
11.根据权利要求9的半导体集成器件，其进一步包括：
输出参考电压的参考电压产生电路，所述参考电压产生电路包括：
串联连接在第一和第二电源电压端之间的第一和第二晶体管；
串联连接在第一和第二电源电压端之间的第三晶体管、第一阻抗元件、第二阻抗元件和第四晶体管；及
根据第一和第二晶体管之间连接点的电压与第一阻抗元件和第二阻抗元件之间连接点的电压之间的电位差，向第一和第三晶体管的栅极供应信号的差分放大器，
所述参考电压产生电路输出来自第三晶体管和第一阻抗元件间连接点的参考电压，
第二晶体管和第四晶体管每个都是具有彼此短路的基极和集电极并且作为电源工作的双极晶体管，并且
第二晶体管和第四晶体管每个都具有第一阱扩散区、第一扩散区、第二扩散区、第三扩散区、第一接触、第二接触和第三接触。
12.一种半导体集成器件，其包括：
具有支撑衬底和包埋绝缘膜的SOI即绝缘体上硅衬底；
在所述包埋绝缘膜的下方接触并形成的第一导电类型的第一扩散区；
与所述包埋绝缘膜下表面接触、并且与第一扩散区分开形成的第二种导电类型的第二扩散区；
与所述包埋绝缘膜下表面接触、并且比第一和第二扩散区形成得更深的第一导电类型的第三阱扩散区；
与所述包埋绝缘膜下表面接触、并且比第一和第二扩散区形成得更深的第一导电类型的第四阱扩散区；
与所述第三和第四阱扩散区接触形成的第一导电类型的第五阱扩散区；
覆盖所述第一和第二扩散区，并且位于由所述第三、第四和第五阱扩散区与支撑衬底分开的区域中的第二导电类型的第六阱扩散区；
从所述第一扩散区向上延伸、穿过包埋绝缘膜的第一接触；
从所述第二扩散区向上延伸、穿过包埋绝缘膜的第二接触；
从所述第三阱扩散区向上延伸、穿过包埋绝缘膜的第三接触；
从所述第四阱扩散区向上延伸、穿过包埋绝缘膜的第四接触；
与所述第一接触连接的阴极；
与所述第二接触连接的阳极；以及
与所述第三和第四接触连接的电源端。
13.根据权利要求12的半导体集成器件，其中所述第一导电类型是n型；并且所述第二导电类型是p型。
14.根据权利要求12的半导体集成器件，其进一步包括：
输出参考电压的参考电压产生电路，所述参考电压产生电路包括：
直接连接在第一和第二电源电压端之间的第一晶体管和第一二极管；
串联连接在第一和第二电源电压端之间的第二晶体管、第一阻抗元件、第二阻抗元件和第二二极管；及
根据第一晶体管和第一二极管之间连接点的电压与第一阻抗元件和第二阻抗元件之间连接点的电压之间的电位差，向第一和第二晶体管的栅极供应信号的差分放大器，
所述参考电压产生电路输出来自第二晶体管和第一阻抗元件间连接点的参考电压，
所述第一和第二二极管每个都具有第一扩散区、第二扩散区、第三阱扩散区、第四扩散区、第五阱扩散区、第六阱扩散区、第一接触、第二接触、第三接触和第四接触。
CNB2005100966855A 2004-08-31 2005-08-31 半导体集成器件 Expired - Fee Related CN100405603C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004252757A JP2006073627A (ja) 2004-08-31 2004-08-31 半導体集積装置
JP2004252757 2004-08-31

Publications (2)

Publication Number Publication Date
CN1744321A true CN1744321A (zh) 2006-03-08
CN100405603C CN100405603C (zh) 2008-07-23

Family

ID=35943850

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100966855A Expired - Fee Related CN100405603C (zh) 2004-08-31 2005-08-31 半导体集成器件

Country Status (3)

Country Link
US (1) US7244991B2 (zh)
JP (1) JP2006073627A (zh)
CN (1) CN100405603C (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101355085B (zh) * 2007-07-27 2010-12-01 海力士半导体有限公司 半导体器件的竖直浮体单元及其制造方法
CN101458337B (zh) * 2007-12-12 2010-12-08 中国科学院微电子研究所 基于绝缘体上硅的双探头pmos辐射剂量计
CN102130128A (zh) * 2010-01-14 2011-07-20 S.O.I.Tec绝缘体上硅技术公司 具有垂直双极注入器的dram存储器单元
CN101937091B (zh) * 2007-12-12 2012-07-25 中国科学院微电子研究所 一种可调整量程的堆叠测量电路
CN103531537A (zh) * 2008-12-01 2014-01-22 三星电子株式会社 半导体装置

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007242950A (ja) * 2006-03-09 2007-09-20 Toshiba Corp 半導体記憶装置
US7851859B2 (en) * 2006-11-01 2010-12-14 Samsung Electronics Co., Ltd. Single transistor memory device having source and drain insulating regions and method of fabricating the same
US8547756B2 (en) 2010-10-04 2013-10-01 Zeno Semiconductor, Inc. Semiconductor memory device having an electrically floating body transistor
KR100801707B1 (ko) * 2006-12-13 2008-02-11 삼성전자주식회사 플로팅 바디 메모리 및 그 제조방법
US8264875B2 (en) 2010-10-04 2012-09-11 Zeno Semiconducor, Inc. Semiconductor memory device having an electrically floating body transistor
US8174886B2 (en) 2007-11-29 2012-05-08 Zeno Semiconductor, Inc. Semiconductor memory having electrically floating body transistor
US8130547B2 (en) 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US8014200B2 (en) 2008-04-08 2011-09-06 Zeno Semiconductor, Inc. Semiconductor memory having volatile and multi-bit, non-volatile functionality and methods of operating
US8018007B2 (en) * 2009-07-20 2011-09-13 International Business Machines Corporation Selective floating body SRAM cell
US10340276B2 (en) 2010-03-02 2019-07-02 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
JP5605028B2 (ja) * 2010-07-05 2014-10-15 株式会社デンソー 半導体装置
US20120313173A1 (en) * 2011-06-07 2012-12-13 Rf Micro Devices, Inc. Method for isolating rf functional blocks on silicon-on-insulator (soi) substrates
US8835900B2 (en) 2011-06-07 2014-09-16 International Business Machines Corporation Highly scaled ETSOI floating body memory and memory circuit
FR2980035B1 (fr) 2011-09-08 2013-10-04 Commissariat Energie Atomique Circuit integre realise en soi comprenant des cellules adjacentes de differents types
US8809905B2 (en) * 2011-12-28 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical BJT and SCR for ESD
US9208880B2 (en) 2013-01-14 2015-12-08 Zeno Semiconductor, Inc. Content addressable memory device having electrically floating body transistor
US9214932B2 (en) 2013-02-11 2015-12-15 Triquint Semiconductor, Inc. Body-biased switching device
US9203396B1 (en) 2013-02-22 2015-12-01 Triquint Semiconductor, Inc. Radio frequency switch device with source-follower
US8865561B2 (en) 2013-03-14 2014-10-21 International Business Machines Corporation Back-gated substrate and semiconductor device, and related method of fabrication
US9379698B2 (en) 2014-02-04 2016-06-28 Triquint Semiconductor, Inc. Field effect transistor switching circuit
US9318492B2 (en) 2014-04-02 2016-04-19 International Business Machines Corporation Floating body storage device employing a charge storage trench
WO2021002276A1 (ja) * 2019-07-02 2021-01-07 株式会社東海理化電機製作所 半導体集積回路
JP2021009962A (ja) * 2019-07-02 2021-01-28 株式会社東海理化電機製作所 半導体集積回路
JP2021009961A (ja) * 2019-07-02 2021-01-28 株式会社東海理化電機製作所 半導体集積回路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06151859A (ja) * 1992-09-15 1994-05-31 Canon Inc 半導体装置
JP2001036054A (ja) * 1999-07-19 2001-02-09 Mitsubishi Electric Corp Ｓｏｉ基板の製造方法
US6365932B1 (en) * 1999-08-20 2002-04-02 Denso Corporation Power MOS transistor
JP4216483B2 (ja) 2001-02-15 2009-01-28 株式会社東芝 半導体メモリ装置
JP2002299591A (ja) * 2001-03-30 2002-10-11 Toshiba Corp 半導体装置
JP4227341B2 (ja) * 2002-02-21 2009-02-18 セイコーインスツル株式会社 半導体集積回路の構造及びその製造方法
JP2003282878A (ja) * 2002-03-20 2003-10-03 Citizen Watch Co Ltd 半導体装置およびその製造方法
JP4162515B2 (ja) * 2002-03-25 2008-10-08 セイコーインスツル株式会社 半導体装置およびその製造方法
JP4282388B2 (ja) * 2003-06-30 2009-06-17 株式会社東芝 半導体記憶装置
JP3933608B2 (ja) * 2003-06-30 2007-06-20 株式会社東芝 半導体記憶装置及び半導体集積回路

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101355085B (zh) * 2007-07-27 2010-12-01 海力士半导体有限公司 半导体器件的竖直浮体单元及其制造方法
CN101458337B (zh) * 2007-12-12 2010-12-08 中国科学院微电子研究所 基于绝缘体上硅的双探头pmos辐射剂量计
CN101937091B (zh) * 2007-12-12 2012-07-25 中国科学院微电子研究所 一种可调整量程的堆叠测量电路
CN103531537A (zh) * 2008-12-01 2014-01-22 三星电子株式会社 半导体装置
CN102130128A (zh) * 2010-01-14 2011-07-20 S.O.I.Tec绝缘体上硅技术公司 具有垂直双极注入器的dram存储器单元
CN102130128B (zh) * 2010-01-14 2014-01-08 S.O.I.Tec绝缘体上硅技术公司 具有垂直双极注入器的dram存储器单元

Also Published As

Publication number Publication date
JP2006073627A (ja) 2006-03-16
US20060046408A1 (en) 2006-03-02
CN100405603C (zh) 2008-07-23
US7244991B2 (en) 2007-07-17

Similar Documents

Publication Publication Date Title
CN1744321A (zh) 半导体集成器件
CN1302556C (zh) 半导体存储器件及半导体集成电路
CN1196198C (zh) 半导体存储装置
JP4800700B2 (ja) 半導体装置およびそれを用いた半導体集積回路
CN1051644C (zh) 半导体器件
CN1945739A (zh) 半导体存储器件
KR101269785B1 (ko) ＳｅＯＩ상의 의사 인버터 회로
TW426999B (en) Integrated circuit memory devices having independently biased sub-well regions therein and methods of forming same
CN1210806C (zh) 半导体存储器
CN1453874A (zh) 薄膜存储器、阵列及其操作方法和制造方法
CN1551363A (zh) 半导体存储装置
TW201203247A (en) SRAM-type memory cell
KR101135826B1 (ko) 수직 바이폴라 인젝터를 갖는 ｄｒａｍ 메모리 셀
JP2005026366A (ja) 半導体記憶装置及び半導体集積回路
CN1252732C (zh) 半导体集成电路器件
CN1147674A (zh) 半导体存储器件及其制造方法
US8093683B2 (en) Semiconductor device
JP2011211213A (ja) 半導体装置およびそれを用いた半導体集積回路
US7675785B2 (en) Semiconductor storage device
JP2008517456A (ja) 高電圧印加用ｍｏｓｆｅｔおよびその製造方法
US6740556B1 (en) Method for forming EPROM with low leakage
CN1862813A (zh) 半导体装置
JP4071920B2 (ja) メモリセルを有する集積回路、およびその動作方法
TW503552B (en) Semiconductor including a protective circuit
JP2008109148A (ja) 半導体集積装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080723