KR100266521B1 - 포획전하들을 추출하는 비휘발성 반도체 메모리장치 - Google Patents

포획전하들을 추출하는 비휘발성 반도체 메모리장치 Download PDF

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Abstract

플래시 EERPRM을 초기화 하는 방법에 있어서, 메모리 셀 어레이의 다수의 메모리 셀 내에 소정의 데이터를 사전 프로그래밍하는 동작이 먼저 수행된 다음, 다수의 메모리 셀에 대한 소거 동작이 수행된다. 그 다음, 소거 동작이 정확히 수행되었는지에 대한 검증 동작이 수행된다. 사전 프로그래밍 동작, 소거 동작 및 검증 동작으로 이루어지는 초기화 동작시, 터널 산화막 내에 포획된 전자들 또는 정공들이 추출된다.

Description

포획 전하들을 추출하는 비휘발성 반도체 메모리 장치.
본 발명은 비휘발성 반도체 메모리 장치에 관한 것으로서, 특히 기록 및 소거 동작이 전기적으로 이루어질 수 있는, 플래시 EEPROM(electrically erasable programmable read only memory)과 같은 비휘발성 반도체 메모리 장치에 관한 것이다.
메모리 셀에 저장된 메모리 데이터가 집합적, 전기적으로 소거될 수 있는 플레시 EEPROM과 같은 종래의 비휘발성 반도체 메모리 장치에는, 메모리 구조 및 전자들의 터널링을 이용하는 소거 방법으로 인하여 초기화 동작시 메모리 셀들이 가끔 과잉 소거되어 과잉 소거된 메모리 셀의 임계 전압이 음(-)의 값을 갖게 되는, 즉 과잉 소거된 메모리 셀이 디플리션 상태로 되는 문제점이 있다.
이러한 문제를 해결하기 위하여, 예컨대 일본 특허 공개 공보(JP-a-Heisei 4-228193)에 개시된 바와 같이, 초기화동작에서 메모리 셀들이 집합적으로 초기화되기 전에, 모든 메모리 셀들에 대한 사전 프로그래밍 동작이 수행되어 전자들이 부동 게이트로 주입되도록 한다. 따라서, 소거 동작이 시작되기 전에 부동 게이트의 임계 전압은 7V 이상의 거의 균일한 값이 된다. 그 다음, 파울러-노드하임 터널링 현상을 이용하여 부동 게이트 내에 축적된 전하들을 추출하기 위하여, 메모리 셀들 각각의 트랜지스터의 게이트와 소스간에 고전압이 인가된다. 이러한 방법으로 플레시 EEPROM의 소거 동작이 수행된다.
상기 초기화 동작에 있어서 메모리 셀들이 필요 이상으로, 즉 과잉 소거되는 것을 방지하기 위하여 아래의 방법이 사용된다. 즉, 소거를 위하여 메모리 셀의 트랜지스터의 소스 라인에 인가되는 고전압 펄스(이하 "소거 펄스"라 한다)의 펄스폭은 실제로 메모리 셀을 소거하기 위하여 필요한 펄스 폭보다 짧게 된다. 이렇게 짧은 펄스 폭을 가진 소거 펄스가 소스 라인에 인가될 때마다, 메모리 셀 어레이 내 모든 메모리 셀의 메모리 데이터가 독출된다. 그 다음, 메모리 셀 어레이 내 모든 메모리 셀의 메모리 데이터가 소거되어 메모리 셀들이 소거 상태에 있는지의 여부를 결정한다. 하나 이상의 메모리 셀들이 소거 상태에 있지 않은 경우에는 짧은 펄스 폭을 가진 소거 펄스가 소스 라인에 한 번 더 인가된다. 모든 메모리 셀의 메모리 데이터가 소거되었는지의 여부를 결정하기 위하여 "소거 검증"동작으로 언급되는 테스트 동작이 수행된다. 이 동작은 "소거 테스트 I"로도 언급된다. 이러한 소거 검증 동작과 소스 라인에 소거 펄스를 인가하는 동작은 메모리 셀 어레이 내 모든 메모리 셀이 소거 상태가 될 때까지 반복된다.
모든 메모리 셀의 메모리 데이터가 소거된 후에, 과잉 소거된 메모리 셀이 존재하는지의 여부를 결정하는 동작이 수행된다. 이 동작은 "소거 테스트 II"로서 언급된다. 메모리 셀 어레이 내 모든 메모리 셀이 과잉 소거 상태에 있지 않은 경우에, 비휘발성 반도체 메모리 장치로부터 초기화 동작의 완료를 지시하는 데이터가 출력된다.
한편, 임의의 메모리 셀이 과잉 소거 상태에 있는 경우에는, 과잉 소거된 메모리 셀이 접속된 비트 라인에 접속된 메모리 셀들에 대한 사전 프로그래밍 동작이 낮은 게이트 전압을 사용하여 실시되어 메모리 셀들의 임계 전압들이 정상 독출 동작을 수행할 수 있는 레벨까지 다시 기록되도록 한다. 그 다음, 소거 검증 동작 1(소거 테스트 I)이 수행되는 전위보다 약간 더 높은 전위로부터 소거 검증 동작 2("소거 테스트 Ⅲ"로 언급됨)가 수행된다. 모든 메모리 셀이 소거 상태에 있는 경우에는 비휘발성 반도체 메모리 장치로부터 초기화 동작의 완료를 지시하는 데이터가 출력된다.
플레시 EEPROM에 있어서, 사전 프로그래밍 동작, 소거 동작, 소거 테스트 I, II 및 III으로 이루어지는 초기화 동작은 초기화 명령에 응답하여 자동적으로 수행된다.
도 1은 종래의 비휘발성 반도체 메모리 장치의 구조를 나타내는 블록도이다. 도 1을 참조하면, 종래의 비휘발성 반도체 메모리 장치에는 메모리 어레이(312), 어드레스 버퍼(306), X 어드레스 디코더(311), Y 선택 트랜지스터 그룹(310), 감지 증폭기(309), I/O 버퍼(307), 기록 회로(308) 및 제어 회로(313)으로 구성되어 있다. 메모리 어레이(312)는 데이터를 저장한다. 어드레스 버퍼(306)는 외부 어드레스 신호를 입력하고 내부 어드레스 신호를 출력한다. X 어드레스 디코더(311)는 어드레스 버퍼(306)으로부터 출력된 내부 어드레스 신호를 기초로 하여 워드 라인들(W1-Wn)중 하나를 선택한다. Y 선택 트랜지스터 그룹(310)은 내부 어드레스 신호를 기초로 하여 비트 라인들 중 하나를 선택한다. 감지 증폭기(309)는 X 어드레스 디코더(311) 및 Y 선택 트랜지스터 그룹(310)에 의해 선택된 메모리 셀로부터 독출된 데이터를 증폭한다. I/O 버퍼(307)는 감지 증폭기(309)의 출력을 데이터 입출력 핀으로 출력한다. 기록 회로(308)는 데이터 입출력 핀(301)으로부터 입력된 데이터를 X 어드레스 디코드(311) 및 Y 선택 트랜지스터 그룹(310)에 의해 선택된 메모리 셀 내에 기록한다. 제어회로(313)는 데이터 기록 동작을 위하여 칩 인에이블 신호, 출력 인에이블 신호 및 전원 전압 (Vpp)을 입력하며, 어드레스 버퍼(306), X 디코더(311), Y 선택 트랜지스터 그룹(310), 감지 증폭기(309), 기록 회로(308), I/O 버퍼(307)의 출력 동작을 제어하기 위한 내부 제어 신호들을 생성한다.
도 2a 및 2b는 종래의 비휘발성 반도체 메모리 장치의 동작을 나타내는 순서도이다. 도 2 및 2b를 참조하면, 초기화 명령이 자동적으로 입력될 때(단계802), 데이터 00H(16진수 표시)가 모든 메모리 셀 내에 기록되어 사전 프로그래밍된다(단계 804, 806 및 808). 데이터 00H가 최종 어드레스에 기록된 후(단계 806에서 "예"), 소거 동작이 수행된다.
소거 동작에 있어서, 메모리 셀 소거를 위해 소스 라인에 인가되는 소거 펄스의 펄스 폭은 실제로 메모리 셀을 소거하기 위하여 필요한 펄스 폭보다 짧게 된다. 이렇게 짧은 펄스 폭을 가진 소거 펄스가 소스 라인들에 1회 인가될 때마다, 메모리 셀 어레이(312) 내 모든 메모리 셀의 메모리 데이터는 이 데이터가 소거 상태로 되었는지의 여부를 결정하기 위하여 독출된다(단계810, 812, 816 및 818). 메모리 셀들이 소거 상태로 되었는지의 여부를 테스트하는 소거 테스트 I(단계812)에서, 소거에 실패한 임의의 메모리 셀이 존재하는 것으로 결정된 때, 소거 펄스의 인가 회수(Nel)는 Nel = Nel + 1로 "1" 만큼 증가하며, 회수(Nel)가 소정의 값보다 큰 것으로 결정된 때에 메모리 장치는 초기화 실패 상태에 있는 것으로 결정된다. 회수(Nel)가 소정 값보다 크지 않은 것으로 결정된 때에 소거 펄스는 단계810에서 메모리 장치에 다시 인가된다.
모든 메모리 셀이 정확히 소거된 것으로 결정된 때에는(단계 816), 즉 테스트가 최종 어드레스에 도달한 후에, 과잉 소거된 메모리 셀이 존재하는지의 여부를 테스트하는 소거 테스트 II가 수행된다(단계819, 820 및 822). 과잉 소거된 임의의 메모리 셀이 존재하는 것으로 결정된 때에는(단계 819), 소프트 기록 동작, 즉 낮은 게이트 전압으로 과잉 소거된 메모리 셀 내에 데이터를 기록하는 동작이 수행된다 (단계 824). 그 다음, 소거 테스트 II가 수행된다(단계 826). 단계826에서, 과잉 소거된 임의의 메모리 셀이 여전히 존재하는 것으로 결정된 때에는 회수(Ne2)가 Ne2 = Ne2 +1로 "1"만큼 증가한 다음, 회수(Ne2)가 소정의 값보다 큰지의 여부가 결정된다(단계828). 단계828에서, 회수(Ne2)가 소정의 값보다 큰 것으로 결정된 때에는 메모리 장치는 초기화 실패 상태에 있는 것으로 결정된다. 한편, 단계 828에서 회수(Ne2)가 소정의 값보다 크지 않은 것으로 결정된 때에는 단계 824에서 소프트 기록 동작이 다시 수행된다.
그 다음, 소거 테스트 II가 종료된 후, 소거 테스트 III가 수행된다(단계 834, 836 및 838). 소거 테스트 III 동안에 임의의 메모리 셀의 실패 상태에 있는 것으로 결정된 때에는 메모리 장치는 초기화 살패 상태에 있는 것으로 결정된다.
소거 테스트 III가 통과될 때, 메모리 셀들의 상태를 판독하기 위하여 상태 폴링 동작이 수행되며(단계840), 이어서 초기화 모드가 재설정된다(단계 842).
이러한 방식으로 초기화 동작이 자동적으로 종료된다.
종래의 자동 초기화 동작에 있어서는, 소거 동작이 수행되는 동안에 부동 게이트로부터 추출될 수 없는 전자들, 또는 기록 동작이 수행되는 동안에 부동 게이트 안으로 주입될 수 없는 전자들이 존재하는 문제점이 있다. 따라서, 이러한 전자들은 터널링 산화막 내에 포획되며(이러한 전자들은 "포획 전자"로서 언급된다), 이러한 전자들은 소거 및 기록 특성을 저하시키는 문제가 있다.
또한, 소거를 위해 메모리 셀의 소스에 고전압이 인가되는 경우에 터널 산화막 내에 정공들(holes)이 포획된다(이러한 정공들은 "포획 전공"로서 언급된다). 포획 정공들은 ROM에 대한 치명적인 에러인 데이터 유지 실패를 유발하는 문제가 있다.
본 발명은 상기 상황에 비추어 완성되었다. 따라서, 본 발명의 목적은 소거 동작 또는 기록 동작 동안에 터널 산화막 내에 포획된 전자들 또는 정공들이 추출될 수 있는, 전기적으로 소거 가능한 비휘발성 반도체 메모리 장치를 제공하는데 있다.
본 발명의 특징을 달성하기 위하여, 플레시 EEPROM을 초기화 하는 방법은 메모리 셀 어레이의 다수의 메모리 셀 내에 소정의 데이터를 사전 프로그래밍 하는 동작을 수행하는 단계; 상기 다수의 메모리 셀에 대한 소거 동작을 수행하는 단계; 상기 소거 동작이 정확히 수행되었는가를 검증하는 단계; 및 터널 산화막 내에 포획된 전자들 또는 정공들을 추출하는 단계를 포함한다.
다수의 메모리 셀 각각이 제어 게이트, 부동 게이트, 소스 및 드레인을 구비한 때에는, 제어 게이트 및 소스를 포획 전자들에 영향을 미치지 않는 전압들로 설정하고 드레인을 전원 전압보다 낮은 양의 전압으로 설정함으로써 포획 전자들을 추출하기 위한 추출 단계가 수행된다. 상기 방법은 사전 프로그래밍 동작, 소거 동작 및 검증 동작으로 구성된 초기화 동작이 소정의 회수만큼 수행되었는가를 결정하는 단계를 더 포함할 수 있으며, 초기화동작이 소정이 회수만큼 수행된 것으로 결정된 때에 추출 동작이 수행된다. 제어 게이트를 포획 정공들에 영향을 미치지 않는 전압으로 설정하고 드레인 및 소스를 음의 전압들로 설정함으로써 포획 정공들을 추출하기 위한 추출 단계가 수행될 수 있다. 상기 양 단계들이 수행될 수 있다.
본 발명의 다른 특징을 달성하기 위하여, 플레시 EEPROM은 다수의 메모리 셀로 구성된 메모리 셀 어레이, 메모리 셀 어레이의 다수의 메모리 셀 내에 소정의 데이터를 사전 프로그래밍하는 동작을 수행하기 위한 사전 프로그래밍부, 상기 다수의 메모리 셀에 대한 소거 동작을 수행하기 위한 소거부, 상기 소거 동작이 정확히 수행되었는가를 검증하기 위한 검증부, 추출 명령에 응답하여 터널 산화막 내에 포획된 전자들 또는 정공들을 추출하기 위한 추출부 및 상기 추출부에 추출 명령을 발하기 위한 제어부를 포함한다.
제1도는 종래의 비휘발성 반도체 메모리 장치의 구조를 나타내는 블록도.
제2a 및 b도는 제1도에 도시된 종래의 반도체 메모리 장치의 자동 초기화 동작을 나타내는 순서도.
제3도는 본 발명의 전기적으로 서거 가능한 비휘발성 반도체 메모리 장치의 구조를 나타내는 블록도.
제4도는 제3도에 도시된 비휘발성 반도체 장치의 메모리 셀 어레이 및 제어 회로의 구조를 나타내는 회로도.
제5도는 메모리 셀 어레이 내 메모리 샐의 트랜지스터에 인가되는 전압을 나타내는 표.
제6a 및 b도는 본 발명의 제1실시예에 따른 비휘발성 반도체 메모리 장치의 자동 초기화 동작을 나타내는 순서도.
제7a 및 b도는 본 발명의 제2실시예에 따른 비휘발성 반도체 메모리 장치의 자동 초기화 동작을 나타내는 순서도.
제8a 및 b도는 본 발명의 제3실시예에 따른 비휘발성 반도체 메모리 장치의 자동 초기화 동작을 나타내는 순서도.
제9a 및 b도는 본 발명의 제4실시예에 따른 비휘발성 반도체 메모리 장치의 자동 초기화 동작을 나타내는 순서도.
제10a도는 본 발명의 비휘발성 반도체 메모리 장치의 메모리 셀의 단면도.
b도는 본 발명의 제1전계 스트레스가 제10a도에 도시된 메모리 셀에 인가될 때의 등가 회로를 나타내는 회로도.
c도는 본 발명의 제2전계 스트레스가 제10a도에 도시된 메모리 셀에 인가될 때의 등가 회로를 나타내는 회로도.
* 도면의 주요부분에 대한 부호의 설명
6, 306 : 어드레스 버퍼 7, 307 : I/O 버퍼
8, 308 : 기록 회로 9, 309 : 감지 증폭기
10, 310 : Y 선택 트랜지스터 그룹 11, 311 : 어드레스 디코더
12, 312 : 메모리 어레이 13, 13a, 13b, 313 : 제어 회로
13-1, 13-2, 13-3 : 계수기 32 : 레벨 변환 회로
33 : 소거 펄스 생성 회로
이하, 첨부된 도면을 참조하여 본 발명의 비휘발성 반도체 메모리 장치가 상세히 설명될 것이다.
도 3은 본 발명의 비휘발성 반도체 메모리 장치의 구조를 나타내는 블록도이다. 도 3을 참조하면, 본 발명의 비휘발성 반도체 메모리 장치는 메모리 셀 어레이(12), 어드레스 버퍼(6), X 어드레스 디코더(11), Y 선택 트랜지스터 그룹(10), 감지 증폭기(9), I/O 버퍼(7), 기록 회로(8) 및 제어 회로들(13a, 13b)로 구성된 제어 회로(13)로 구성되어 있다.
도 4는 메모리 셀 어레이(12) 및 제어 회로(13b)의 구조를 나타내는 회로도이다. 메모리 셀 어레이(12)는 매트릭스 방식으로 배열된 다수의 메모리 셀(M00-Mnm)로 구성되며, 다수의 메모리 셀은 비트 라인들(d0-dm) 및 워드 라인들(W0-Wn)에 접속된다.
메모리 셀 각각은, 도 10a에 도시된 바와 같이, 소스 , 드레인, 터널링 산화막을 통해 채널 영역상에 형성된 부동 게이트(FG), 및 절연막을 통해 부동 게이트 상에 형성된 제어 게이트(CG)로 구성된다. 제어 게이트는 워드 라인들(W0-Wn)중 대응 라인에 접속된다. 드레인은 비트 라인들(d0-dm)중 대응 라인에 접속된다. 소스는 공통 소스 라인에 접속된다.
도 10a는 메모리 셀들 중 하나의 개략적인 단면도이다. 도 10a를 참조하면, 부동 게이트(FG)는 터널링 산화막을 통해 소스(S)와 드레인(D) 사이의 채널 영역상에 제공된다. 제어 게이트(CG)는 절연막을 통해 부동 게이트(FG)상에 제공된다. 커패시터 C1은 제어 게이트(CG)와 부동 게이트(FG) 사이에 위치한 커패시터이며, 커패시터 C2는 부동 게이트(FG)와 메모리 셀 소스(S) 사이에 위치한 커패시터이다. 커패시터 (C3)는 부동 게이트(FG)와 기판의 메모리 셀 채널 영역 사이에 위치한 커패시터이며, 커패시터 C4는 부동 게이트(FG)와 메모리 셀 드레인(D) 사이에 배치된 커패시터이다.
메모리셀 어레이(12)는 메모리 데이터를 저장한다. 어드레스 버퍼(6)는 외부 어드레스 신호를 입력하고 내부 어드레스 신호를 출력한다. X 어드레스 디코더(11)는 어드레스 버퍼(6)로부터 출력된 내부 어드레스 신호를 기초로 워드 라인들 (W0-Wn)중 하나를 선택한다. Y 선택 트랜지스터 그룹(10)은 내부 어드레스 신호를 기초로 비트 라인들(d0-dm) 중 하나를 선택한다. 감지 증폭기(9)는 X 어드레스 디코더(11) 및 Y 선택 트랜지스터 그룹(10)에 의해 선택된 메모리 셀로부터 독출된 데이터를 증폭한다. I/O 버퍼(7)는 감지 증폭기(9)의 출력을 데이터 입출력핀으로 출력한다. 기록 회로(8)는 데이터 입출력 핀(1)으로부터 입력된 데이터를 X 어드레스 디코더(11) 및 Y 선택 트랜지스터 그룹(10)에 의해 선택된 메모리 셀 내에 기록한다. 제어 회로(13a)는 데이터 기록 동작을 위해 칩 인에이블 신호, 출력 인에이블 신호 및 전원 전압(Vpp)을 입력한다. 또한, 제어 회로(13a)는 자동 초기화 명령을 수신하여, 어드레스 버퍼(6), X 디코더(11), Y 선택 트랜지스터 그룹(10), 감지 증폭기(9), 기록 회로(8), I/O 버퍼(7), 및 제어 회로(13b)의 동작들을 제어하기 위한 내부 제어 신호들을 생성한다.
도 4를 참조하면, 제어 회로(13b)는 제어 회로(13a)로부터의 소거 펄스 활성화 신호(ERaSE)에 응답하여 소거 펄스(ER*)를 생성하기 위한 소거 펄스 생성 회로(33), 소스 라인제어 회로(ER*)의 레벨을 고전압(Vpp)으로 변환시키기 위한 레벨 변환회로(32), 고전압(Vpp)에 접속된 P-채널 MOS 트랜지스터(MP1) 및 P-채널 MOS 트랜지스터의 드레인과 접지 사이에 접속된 N-채널 MOS 트랜지스터(MN1)로 구성된다. P-채널 MOS 트랜지스터(MP1)과 N-채널 MOS 트랜지스터(MN1) 사이의 노드는 메모리 셀 어레이(12) 내의 모든 메모리 셀에 공통인 소스 라인에 접속된다.
소거 펄스 생성 회로(33)에 의해 생성된 소스 라인 활성화 신호(ER*: "*"는 저레벨 활성 신호를 나타낸다)는 그대로 N-채널 MOS 트랜지스터(MN1)의 게이트에 인가된다. 레벨 변환 회로(32)는 신호 ER*에 응답하여 신호 ER*(Vpp)를 생성한다. 신호 ER*(Vpp)는 P-채널 MOS 트랜지스터(MP1)의 게이트에 인가된다. 따라서, 도 5에 도시된 바와 같이, 소거 펄스가 메모리 셀들에 인가될 때, 신호 ER*(Vpp) 및 신호 ER*은 모두 0V로 설정된다. 한편, 소거 펄스가 메모리 셀들에 인가되지 않은 경우에는 신호 ER*(Vpp)는 전압 Vpp로 설정되며, 신호 ER*은 전압 Vcc로 설정되며, 메모리 셀 소스 라인에는 고전압 펄스가 인가된다.
도 6a 및 6b는 제1실시예에 따른 비휘발성 반도체 메모리 장치의 동작을 나타내는 순서도이다. 도 6a 및 6b를 참조하면 제어 회로(13)에 자동 초기화 명령이 입력될 때, 초기화 모드가 설정된다(단계510). 데이터(00H)가 현재 지정된 바이트로 기록되거나 사전 프로그래밍된다(단계 502). 데이터를 기록하기 위하여, 워드 라인에는 전압(Vpp), 예컨대 12V가 인가된다. 사전 프로그래밍 동작이 수행될 때, 소거 신호 ER*은 비활성 상태이며 전압 Vcc로 설정된다. 레벨 변환 회로(32)는 전압 Vcc를 가진 ER*을 전압 Vpp를 가진 ER*(Vpp)로 변환한다. 따라서, Vpp의 ER*(Vpp) 및 Vcc의 ER*은 각각 P-채널 MOS 트랜지스터(MP1)의 게이트 및 N-채널 MOS 트랜지스터(MN1)의 게이트에 인가된다. 결과적으로, 메모리 셀 소스 라인은 접지, 즉 0V로 설정된다. 비트 라인은 6-7V 범위의 전압으로 설정된다. 기판은 접지로 설정된다. 단계 503에서, 현행 어드레스가 최종 어드레스인지를 결정한다. 대답이 "아니오" 인 경우에는 현행 어드레스를 "I" 만큼 증가시키기 위하여 단계 504가 수행된다. 그 다음, 단계502가 다시 수행된다. 대답이 "예"인 경우, 즉 데이터(00H)가 모든 바이트에 기록된 경우에는 단계 101이 수행된다.
단계 101에서, 터널링 산화막 내에 포획된 전자들을 추출하기 위하여 메모리 장치에 전계 스트레스(1)가 인가된다. 즉, 워드 라인 및 기판은 0V의 전압, 즉 접지 전위로 설정된다. 비트 라인들은 6-7V 범위의 전압으로 설정된다. 전계 스트레스(1)의 인가는 소거 펄스의 인가가 아니기 때문에, 메모리 셀 소스 라인은 접지 전위, 즉 0V로 설정된다. 메모리 장치에 전계 스트레스(1)가 인가되는 방식이 도 10b에 도시되어 있다.
전계 스트레스(1)가 인가된 후에, 단계 505에서 메모리 셀들의 소거 동작이 수행되어, 모든메모리 셀에 저장된 메모리 데이터가 소거된다. 즉, 소거 펄스 생성 회로(33)는 메모리 셀을 소거하기 위하여 실제적으로 필요한 시간보다 짧은 펄스 폭을 가진 0V의 소거 펄스 ER*을 생성한다. 0V의 소거 펄스 ER*은 0V의 ER*(Vpp)를 출력하는 레벨 변환 회로(32)에 인가된다. 0V의 신호 ER*(Vpp) 및 0V의 소거 펄스 ER*은 각각 P-채널 MOS 트랜지스터(MP1)의 게이트 및 N-채널 MOS 트랜지스터(MN1)의 게이트에 인가된다. 결과적으로, 메모리 셀 소스 라인은 Vpp의 전압, 즉 12V로 설정된다. 워드 라인은 접지에 접속되며, 기판도 접지에 접속된다.
그 다음, 검증 동작 I를 수행하기 위한 단계 506이 수행되어, 메모리 셀 어레이(12)내 모든 메모리 셀의 메모리 데이터가 소거되었는지의 여부를 결정한다. 검증 동작 I에서, 모든 메모리 셀의 메모리 데이터는 단계 507 및 508에서 어드레스가 갱신되는 동안에 순차적으로 독출된다. 메모리 데이터를 독출하는 경우에는, 소거 펄스가 생성되지 않기 때문에, 전술한 사전 프로그래밍 동작에서와 같이, 신호 ER*은 Vcc의 전압을 가진다. 결과적으로, 메모리 셀 소스 라인은 접지 전위로 설정된다. 워드 라인은 Vcc의 전압으로 설정되고, 비트 라인은 1V의 전압으로 설정되며, 기판은 접지 전위로 설정된다.
단계 506에서 소거 동작이 실패한 것으로 결정되는 경우에는 계수기(13-1)는 1만큼 증분된다. 그 다음, 계수기(13-1)의 계수(Ne1)가 소정의 회수보다 큰지의 여부를 결정하기 위하여 단계509가 수행된다. 대답이 "예"인 경우, 메모리 장치는 초기화 실패 상태에 있는 것으로 결정되며, 초기화 동작이 종료된다. 단계 509에서 대답이 "아니오"인 경우에는 단계509가 다시 수행되어 메모리 셀들에 소거 펄스가 인가된다.
단계 506에서 대답이 "예"인 경우에는 단계507에서 현행 어드레스가 최종 어드레스인지의 여부를 결정한다. 단계507에서 대답이 "아니오"인 경우에는 단계508이 수행되어 현행 어드레스가 "1" 만큼 증분된다. 단계507에서 대답이 "예"인 경우에는 단계 510이 수행된다.
단계510에서, 검증 동작 II가 수행되어 과잉 소거된 메모리 셀이 존재하는지의 여부를 결정한다. 지정된 메모리 셀이 과잉 소거된 메모리 셀인 경우에는 제어가 단계513으로 이동한다.
단계 510에서, 지정된 메모리 셀이 과잉 소거된 메모리 셀이 아닌 것으로 결정되는 경우에는, 단계 511에서 현행 어드레스가 최종 어드레스인지의 여부를 결정한다. 대답이 "아니오"인 경우에는 단계512가 수행되어 현행 어드레스가 "1"만큼 증분되며, 이어서 단계510이 다시 수행된다. 단계511에서 대답이 "예"인 경우에는 단계521이 수행된다.
단계513에서, 과잉 소거된 메모리 셀이 접속되는 비트 라인에 접속된 메모리 셀들 내에 메모리 데이터가 기록된다. 이때, 메모리 데이터는 메모리 셀들의 트랜지스터들의 게이트들에 저전압이 인가되는 상태에서 기록된다. 그 다음, 메모리 셀들에 대한 검증 동작이 II가 수행되어 과잉 소거 상태가 제거되었는지의 여부를 결정한다. 대답이 "아니오" 인 경우에는 계수기(13-2)는 "1" 만큼 증분되며, 단계515에서 계수기(13-2)의 계수(Ne2)가 소정의 최대 회수보다 큰지의 여부를 결정한다. 대답이 "예"인 경우에는 메모리 장치가 초기화 실패 상태에 있는 것으로 결정되면서 초기화 동작이 종료된다. 단계515에서 대답이 "아니오"인 경우에는 단계513이 다시 수행된다.
단계 514에서 대답이 "예" 인 경우, 즉, 과잉 소거 상태가 제거된 경우에는 단계516에서 현행 어드레스가 최종 어드레스인지를 결정한다. 대답이 "아니오"인 경우에는 현행 어드레스는 "1" 만큼 증분되며, 이어서 단계 514가 다시 수행된다.
단계516에서, "예" 인 것으로 결정되는 경우에는 단계 518, 519 및 520에서 모든 메모리 셀에 대한 검증 동작 III이 수행된다. 단계 518의 검증 동작시 임의의 메모리 셀이 정확히 소거되지 않은 것으로 밝혀지는 경우에는 메모리 장치는 초기화 실패 상태에 있는 것으로 결정되며, 초기화동작이 종료된다. 검증 동작이 III이 완료되면, 단계 521에서 수행된다.
단계512에서 상태 폴링 동작이 수행된다. 그 다음, 초기화의 완료를 지시하는 데이터가 출력된 후에 단계522에서 초기화 모드가 재설정된다.
이러한 방식으로, 터널링 산화막 내에 포획된 전자들이 추출될 수 있다.
그 다음, 본 발명의 제2실시예에 따른 비휘발성 반도체 메모리 장치가 설명될 것이다. 제2실시예에 따른 메모리 장치는 제1실시예에서와 동일한 구조를 갖는다. 또한, 동작도 제1실시예에서와 거의 동일하다. 따라서, 동일한 단계들은 동일한 참조 번호가 부여되어 설명이 생략되며, 제1실시예와 다른 점만이 설명될 것이다.
도 7 및 7b는 본 발명의 제2실시예에 따른 반도체 메모리 장치의 초기화 동작을 나타내는 순서도이다. 제2실시예에서 단계 101은 수행되지 않는 대신에, 도 7a에 도시된 바와 같이, 단계 507에서 대답이 "예" 인 경우에 단계 201이 수행된다.
단계 201에서 메모리 장치에 전계 스트레스(2)가 인가된다. 이를 위하여 워드 라인들은 0V의 전압으로 설정된다. 메모리 셀 소스 라인, 비트 라인들 및 기판은 음의 전압들로 설정된다. 전계 스트레스(2)가 인가되는 방식은 도 10c에 도시되어 있다. 이러한 방식으로, 터널링 산화막 내에 포획된 정공들이 추출될 수 있다.
그 다음, 본 발명의 제3실시예에 따른 비휘발성 반도체 메모리 장치가 설명될 것이다. 제3실시예의 메모리 장치는 제1실시예에서와 동일한 구조를 갖지만, 동작은 제1실시예에서와 다르다.
도 8a 및 8b는 제3실시예에 따른 반도체 메모리 장치의 초기화 동작을 나타내는 순서도이다. 제3실시예에서, 단계 101은 수행되지 않는 대신에, 도 8a에 도시된 바와 같이, 단계 503에서 대답이 "예'인 경우에 단계301 내지 304가 수행된다.
단계 301에서, 계수기(13-3)의 계수(N)가 소정의 값, 즉 100과 동일한지의 여부를 결정한다. 대답이 "아니오"인 경우에는 계수기(13-3)는 1만큼 증분된 후, 단계 505가 수행된다. 단계 301에서 대답이 "예" 인 경우에는 제1실시예에서와 같이 메모리 장치에 전계 스트레스(1)가 가해지다. 즉, 워드 라인들, 메모리 셀 소스 라인, 및 기판은 접지 전위로 설정된다. 비트 라인들은 6-7V 범위의 전압으로 설정된다. 이러한 방식으로, 터널링 산화막 내에 포획된 전자들이 포획 상태에서 벗어나 추출될 수 있다. 계수기(13-3)는 메모리 장치에 대한 전원이 오프된 경우에도 계수(N)를 유지할 수 있다. 따라서, 이 실시예에서, 초기화 동작이 100회 수행될 때마다, 메모리 장치에 전계 스트레스(1)가 인가된다.
그 다음, 본 발명의 제4실시예에 따른 비휘발성 반도체 메모리 장치가 설명될 것이다. 제4실시예의 메모리 장치는 제1실시예와 동일한 구조를 갖지만, 그 동작은 제1실시예의 동작과 다르다.
도 9a 및 9b는 제4실시예에 따른 반도체 메모리 장치의 초기화 동작을 나타내는 순서도이다. 제4실시예에서, 단계101은 수행되지 않는 대신에, 도 9a에 도시된 바와 같이, 단계507에서 대답이 "예"인 경우에 단계401 내지 404가 수행된다.
단계 401에서, 계수기(13-3)의 계수가 소정의 값, 즉 100과 동일한지의 여부를 결정한다. 대답이 "아니오"인 경우에는 계수기(13-3)는 1만큼 증분된 후, 단계 510이 수행된다. 단계410에서 대답이 "예"인 경우에는 제1실시예에서와 같이 메모리 장치에 전계 스트레스(2)가 인가된다. 즉, 워드 라인들은 0V의 전압으로 설정된다. 메모리 셀 소스 라인, 비트 라인들 및 기판은 음의 전압들로 설정된다. 이러한 방식으로, 터널링 산화막 내에 포획된 정공들이 포획 상태에서 벗어나 추출될 수 있다.
전술한 바와 같이, 본 발명에 따르면, 초기화 동작이 수행될 때마다, 또는 초기화 동작이 소정의 회수로 수행되는 경우에 전계 스트레스를 인가함으로써 터널링 산화막 내에 포획된 전하들은 포획 상태에서 벗어나 추출될 수 있다. 결과적으로, 기록 및 소거 특성 저하가 방지되며, ROM에 치명적인 저장 실패 또는 임계 전압의 감소 등도 방지될 수 있다.
또한, 당해 분야의 전문가들은 제1 내지 제4실시예들이 조합될 수 있음을 이해할 것이다.

Claims (12)

  1. 플레시 EEPROM의 초기화 방법에 있어서, 제어 게이트. 부동 게이트, 소스 및 드레인을 각각 구비한 메모리 셀 어레이의 다수의 메모리 셀 내에 소정의 데이터를 기록하는 단계; 상기 다수의 메모리 셀에 대한 소거 동작을 실시하는 단계; 상기 소거 동작이 정확히 수행되었는지를 검증하는 단계; 및 터널 산화막 내에 포획된 전자들 또는 정공들을 추출하는 단계를 포함하는 플레시 EEPROM 초기화 방법.
  2. 제1항에 있어서, 상기 추출 단계는 상기 제어 게이트 및 상기 소스를 상기 포획된 전자들에 영향을 미치지 않는 전압들로 설정하고 상기 드레인을 전원 전압보다 낮은 양(+)의 전압으로 설정함으로써 상기 포획된 전자들을 추출하기 위하여 실시되는 플레시 EEPROM 초기화 방법.
  3. 제2항에 있어서, 상기 기록 동작이 소정의 회수만큼 실시되었는지를 결정하는 단계를 더 포함하며, 상기 추출 단계는, 상기기록 동작이 상기 소정의 회수만큼 실시된 것으로 결정된 때에 실시되는 플레시 EEPROM 초기화 방법.
  4. 제1항 내지 3항 중 어느 한 항에 있어서, 상기 추출 단계는, 상기 제어 게이트를 상기 포획된 정공들에 영향을 미치지 않는 전압으로 설정하고 상기 드레인 및 상시 소스를 음(-)의 전압들로 설정함으로써 상기 포획된 정공들을 추출하기 위하여 실시되는 플레시 EEPROM 초기화 방법.
  5. 제4항에 있어서, 상기 소거 동작이 소정의 회수만큼 실시되었는지를 결정하는 단계를 더 포함하며, 상기 추출 단계는, 상기 소거 동작이 상기 소정의 회수만큼 실시된 것으로 결정된 때에 실시되는 플레시 EEPROM 초기화 방법.
  6. 플레시 EEPROM에 있어서, 제어 게이트, 부동 게이트, 소스 및 드레인을 각각 구비한 다수의 메모리 셀로 구성된 메모리 셀 어레이; 상기 메모리 셀 어레이의 상기 다수의 메모리 셀 내에 소정의 데이터를 기록하는 동작을 수행하기 위한 기록 수단; 상기 다수의 메모리 셀에 대한 소거 동작을 수행하기 위한 소거 수단; 상기 소거 동작이 정확히 수행되었는지를 검증하기 위한 검증 수단; 추출 명령에 응답하여, 터널 산화막 내에 포획된 전자들 또는 정공들이 추출하기 위한 추출 수단; 및 상기 추출 수단에 상기 추출 명령을 발하기 위한 제어 수단을 포함하는 플레시 EEPROM.
  7. 제6항에 있어서, 상기 추출 수단은 상기 추출 명령에 응답하여 상기 제어 게이트 및 상기 소스를 상기 포획된 전자들에 영향을 미치지 않는 전압들로 설정하고 상기 드레인을 전원 전압보다 낮은 양의 전압으로 설정하는 플레시 EEPROM.
  8. 제7항에 있어서, 상기 제어 수단은 상기 기록 동작 후 상기 소거 동작 전에 상기 추출 수단에 대하여 상기 추출 명령을 발하는 플레시 EEPROM.
  9. 제7항에 있어서, 상기 제어 수단은 상기 기록 동작이 소정의 회수만큼 수행되었는지를 결정하기 위한 결정 수단을 포함하며, 상기 제어 수단은 상기 기록 동작이 상기 소정의 회수만큼 수행된 것으로 결정된 때에 상기 추출 수단에 대하여 상기 추출 명령을 발하는 플레시 EEPROM.
  10. 제6항 내지 9항중 어느 한 항에 있어서, 상기 추출 수단은 상기 추출 명령에 응답하여 상기 제어 게이트를 상기 포획된 정공들에 영향을 미치지 않는 전압으로 설정하고 상기 드레인 및 상기 소스를 음의 전압들로 설정하는 플레시 EEPROM.
  11. 제10항에 있어서, 상기 제어 수단은 상기 소거 동작 후에 상기 추출 수단에 대하여 상기 추출 명령을 발하는 플레시 EEPROM.
  12. 제10항에 있어서, 상기 제어 수단은 상기 소거 동작이 소정의 회수만큼 수행되었는지를 결정하기 위한 결정 수단을 포함하며, 상기 제어 수단은 상기 소거 동작이 상기 소정의 회수만큼 수행된 것으로 결정된 때에 상기 추출 수단에 대하여 상기 추출 명령을 발하는 플레시 EEPROM.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6064596A (en) * 1997-12-26 2000-05-16 Samsung Electronics Co., Ltd. Nonvolatile integrated circuit memory devices and methods of operating same
US6981091B2 (en) * 2001-10-25 2005-12-27 Xilinx,Inc. Using transfer bits during data transfer from non-volatile to volatile memories
JP3980874B2 (ja) * 2001-11-30 2007-09-26 スパンション エルエルシー 半導体記憶装置及びその駆動方法
US7599228B1 (en) * 2004-11-01 2009-10-06 Spansion L.L.C. Flash memory device having increased over-erase correction efficiency and robustness against device variations
JP2007035214A (ja) * 2005-07-29 2007-02-08 Renesas Technology Corp 不揮発性半導体記憶装置
JP2007193862A (ja) 2006-01-17 2007-08-02 Toshiba Corp 不揮発性半導体記憶装置
JP2007257827A (ja) * 2007-04-27 2007-10-04 Spansion Llc 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ保持方法
JP2009266356A (ja) * 2008-04-30 2009-11-12 Toshiba Corp Ｎａｎｄ型フラッシュメモリ
JP2010170591A (ja) * 2009-01-20 2010-08-05 Toshiba Corp 不揮発性半導体記憶装置及びその駆動方法
JP4881401B2 (ja) * 2009-03-23 2012-02-22 株式会社東芝 Ｎａｎｄ型フラッシュメモリ
JP2010231872A (ja) * 2009-03-30 2010-10-14 Toppan Printing Co Ltd 不揮発性半導体メモリ装置
JP5347649B2 (ja) * 2009-03-30 2013-11-20 凸版印刷株式会社 不揮発性半導体メモリ装置
US8947940B2 (en) * 2012-01-30 2015-02-03 Freescale Semiconductor, Inc. Structure and method for healing tunnel dielectric of non-volatile memory cells
JP6378123B2 (ja) * 2015-04-02 2018-08-22 株式会社東芝 半導体記憶装置
JP6144741B2 (ja) * 2015-09-28 2017-06-07 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体メモリ

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2645122B2 (ja) * 1989-01-20 1997-08-25 株式会社東芝 不揮発性半導体メモリ
US5077691A (en) * 1989-10-23 1991-12-31 Advanced Micro Devices, Inc. Flash EEPROM array with negative gate voltage erase operation
EP0458212B1 (en) * 1990-05-22 1996-12-27 Nec Corporation High speed non-volatile programmable read only memory device fabricated by using selective doping technology
JP2709751B2 (ja) * 1990-06-15 1998-02-04 三菱電機株式会社 不揮発性半導体記憶装置およびそのデータ消去方法
JP2790735B2 (ja) * 1991-05-25 1998-08-27 ローム株式会社 不揮発性メモリ
US5452248A (en) * 1991-06-27 1995-09-19 Kabushiki Kaisha Toshiba Method of operating a nonvolatile semiconductor memory device
JPH06291327A (ja) * 1993-04-05 1994-10-18 Nec Corp 半導体不揮発性メモリ
US5563823A (en) * 1993-08-31 1996-10-08 Macronix International Co., Ltd. Fast FLASH EPROM programming and pre-programming circuit design
JP2725575B2 (ja) * 1993-10-28 1998-03-11 日本電気株式会社 不揮発性半導体記憶装置とその書き込み特性回復方法
US5485423A (en) * 1994-10-11 1996-01-16 Advanced Micro Devices, Inc. Method for eliminating of cycling-induced electron trapping in the tunneling oxide of 5 volt only flash EEPROMS
US5600593A (en) * 1994-12-06 1997-02-04 National Semiconductor Corporation Apparatus and method for reducing erased threshold voltage distribution in flash memory arrays

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