KR100394756B1

KR100394756B1 - 비휘발성 반도체 기억 장치

Info

Publication number: KR100394756B1
Application number: KR10-2001-0006176A
Authority: KR
Inventors: 노다준이찌로
Original assignee: 가부시끼가이샤 도시바
Priority date: 2000-02-09
Filing date: 2001-02-08
Publication date: 2003-08-14
Also published as: US20010017789A1; TW471157B; JP2001229680A; US6400604B2; JP3844930B2; KR20010100782A

Abstract

간단한 제어로 데이터 재기입을 가능하게 한 EEPROM을 제공한다.

메모리셀 어레이(1)의 비트선에는 페이지 어드레스 신호에 의해 선택되는 비휘발성 메모리셀에 기입해야 되는 1페이지분의 데이터를 보유하기 위한 페이지 버퍼(2)가 설치된다. 페이지 버퍼(2)에 1페이지분의 데이터를 1바이트씩 순차 로드하기 위해 페이지 어드레스 신호가 입력되면 1페이지 내의 컬럼 어드레스 신호 CAb를 순차 발생시키는 어드레스 레지스터(11)가 설치된다. 선택 게이트 회로(9)는 동작 모드에 따라서 외부로부터 공급되는 컬럼 어드레스와 어드레스 레지스터(11)로부터 발생되는 컬럼 어드레스를 전환한다. 제어 회로(13)는 재기입 모드에 있어서, 페이지 어드레스 신호에 의해 선택된 비휘발성 메모리셀에 대하여 일괄하여 데이터를 소거하고, 계속해서 페이지 버퍼(2)에 로드된 1페이지분의 데이터를 일괄하여 데이터를 기입하는 제어를 행한다.

Description

비휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}

본 발명은 데이터 재기입 가능한 비휘발성 반도체 기억 장치(EEPROM)에 관한 것으로, 특히 페이지 단위로 데이터 재기입을 행하는 EEPROM에 관한 것이다.

종래부터, 바이트 단위로 데이터 재기입을 행하는 EEPROM(바이트형 EEPROM)이 알려져 있다 (예를 들면, W. Johnson et al, "A16Kb Electrically Erasable Nonvolatile Memory", ISSCC Digest of Technical Papers, pp.152-153, Feb. 1982).

바이트형 EEPROM의 메모리셀 어레이는 도 11에 도시한 바와 같이, 하나의 메모리셀 MC가 하나의 선택 게이트 트랜지스터 SG를 통해 비트선 BL에 접속된다. 메모리셀 MC는 부유 게이트 아래의 게이트 절연막 중 드레인 집합의 부분에 재기입용의 터널 절연막이 형성된 FLOTOX(Floating Gate Tunneling Oxide) 구조를 갖는다. 메모리셀 MC의 제어 게이트선 CGL은 1바이트분의 메모리셀 MC에 공통으로 설치되고, 이것이 선택 스위치 S에 의해 선택되며, 바이트 단위에서의 데이터 재기입이 행해지도록 되어 있다.

바이트형 EEPROM에 비해 보다 큰 규모에서의 데이터 재기입에 적합한 것으로서 NAND형 EEPROM이 있다 (예를 들면, F. Masuoka et al, "A new Flash EEPROM cell using triple polysilicon technology", IEDM Technical Digest, pp. 464-467, Dec. 1984).

NAND형 EEPROM의 메모리셀 어레이는 도 12에 도시한 바와 같이, 예를 들면 16개의 메모리셀 MC0∼MC15가 직렬 접속되고, 그 일단은 선택 게이트 트랜지스터 SG1을 통해 비트선 BL에 접속되며, 타단은 선택 게이트 트랜지스터 SG2를 통해 공통 소스선 SL에 접속된다. 메모리셀 MC는 부유 게이트와 제어 게이트가 적층된 스택 게이트 구조를 지니고, 부유 게이트 아래는 전면 터널 절연막으로서, 부유 게이트와 채널 사이에서 FN 터널링에 의해 전자의 수수가 행해진다. 예컨대, 로우 방향의 128 바이트분의 메모리셀 MC의 제어 게이트가 공통으로 제어 게이트선 CGL0∼CGL15에 접속된다. NAND형 EEPROM에서는 1 페이지분의 기입 데이터를 로드할 수 있는 버퍼를 구비함으로써 페이지 단위에서의 데이터 기입이 가능하게 된다.

도 13은 바이트형 EEPROM에서의 데이터 재기입의 동작 타이밍을 나타내고 있다. 여기서는, 1바이트 내지 32바이트인 임의의 단위로 데이터 재입이 가능한 경우를 나타내고 있다. 칩 인에이블 신호를 "L"로 하여 칩을 선택한다. 그리고, 기입 인에이블 신호를 "L"로 할 때마다 재기입하고 싶은 어드레스 Add와 데이터 Data를 바이트 단위로 순차 입력한다. 재기입하고 싶은 어드레스 Add와 데이터 Data를 입력한 후, 일정한 페이지 윈도우 기간의 후에 자동적으로 재기입 동작이 시작되어 데이터 소거와 데이터 기입(프로그램)이 행해진다.

NAND형 EEPROM의 경우에는 통상 소거 단위와 기입 단위가 다르며, 데이터 재기입 동작은 독립된 데이터 소거 동작과 데이터 기입 동작에 의해 행해진다. 즉, 데이터 소거는 도 14에 도시한 타이밍으로 NAND 셀 블록 단위로 행해진다. 우선 칩 인에이블 신호를 "L"로 하여 칩을 선택한다. 그 후, 커맨드 래치 인에이블 신호 CLE를 "H", 기입 인에이블 신호를 "L"로 하여, I/O 단자로부터 블록 소거의 셋업 커맨드를 입력한다. 다음에 어드레스 래치 인에이블 신호 ALE를 "H"로 하고, 기입 인에이블 신호를 순차 "L"로 하여 소거하여야 할 블럭 어드레스를 I/O 단자로부터 직렬 입력한다. 그 후, 커맨드 래치 인에이블 신호 CLE를 "H", 기입 인에이블 신호를 "L"로 하여 소거 실행 커맨드를 I/O 단자로부터 입력하면, 데이터 소거가 행해진다. 데이터 소거에는 통상 소거 상태를 확인하는 소거 검증 판독 동작이 포함된다.

이상의 동작으로 블록 소거된 후, 그 블록 내로의 데이터 기입은 도 15에 도시한 동작 타이밍에 따라서 행해진다. 우선 칩 인에이블 신호를 "L"로 하여 칩을 선택한다. 그 후, 커맨드 래치 인에이블 신호 CLE를 "H", 기입 인에이블 신호를 "L"로 하여 I/O 단자로부터 데이터 기입의 셋업 커맨드를 입력한다. 다음에 어드레스 래치 인에이블 신호 ALE를 "H"로 하고, 기입 인에이블 신호를 순차 "L"로 하여 기입해야 할 페이지 어드레스를 I/O 단자로부터 순서대로 입력한다. 계속해서, 어드레스 래치 인에이블 ALE를 "L"로 하고, 기입 인에이블 신호를 순차 "L"로 하여 1페이지분의 기입해야 되는 데이터를 입력한다. 데이터 로드가 종료 후, 커맨드 래치 인에이블 신호 CLE를 "H", 기입 인에이블 신호를 "L"로 하여 기입 실행 커맨드를 I/O 단자로부터 입력하면, 선택된 페이지의 데이터 기입이 행해진다. 데이터 기입은 통상적으로 기입 상태를 확인하는 기입 검증 판독 동작이 포함된다.

바이트형 EEPROM은 1비트의 기억에 메모리셀과 선택 게이트 트랜지스터의 2 소자를 필요로 하므로 단위 셀 면적이 크며, 대용량화, 저비용화가 어렵다고 하는 난점이 있다.

NAND형 EEPROM은 이와 같은 바이트형 EEPROM의 난점을 해소하는 것으로서 개발되었다. NAND형 EEPROM에서는 여러개(예를 들면 16개)의 메모리셀에 대하여 2개의 선택 게이트 트랜지스터가 설치되기 때문에, 1비트의 기억에 요하는 단위 셀 면적이 바이트형 EEPROM에 비해 매우 작아져서 대용량화, 저비용화가 가능하다. 따라서, 대용량의 파일 메모리 등에 적합하다.

그러나, NAND형 EEPROM의 경우, 통상 소거 단위와 기입 단위가 다르기 때문에 데이터 재기입에는 독립된 데이터 소거 동작과 데이터 기입 동작을 필요로 하여 데이터 재기입 제어가 용이하지 않다. 또한, 통상적으로는 커맨드 입력 방식이 채용되기 때문에 재기입 제어는 한층 복잡하게 된다. 예를 들면 데이터 기입 동작에서는, (1) 기입 셋업 커맨드 입력, (2) 페이지 어드레스 입력, (3) 데이터 입력, (4) 기입 실행 커맨드 입력이라는 일련의 입력 동작이 필요하게 된다. 또한, NAND형 EEPROM은 복수의 메모리셀이 직렬 접속되기 때문에, NOR형 EEPROM과 같은 고속 액세스 성능을 얻을 수 없다.

NAND형 EEPROM에 있어서, 데이터 소거를 페이지 단위로 행하는 것은 불가능하지는 않다. 그러나, 종래의 데이터 재기입 제어의 사양을 답습한 경우에는, 데이터 재기입 제어가 복잡하며 또한 고속 성능이 얻어지지 않는다고 하는 난점은 그대로 남는다.

본 발명은 간단한 제어에 의해 페이지 단위의 데이터 재기입을 가능하게 한 EEPROM을 제공하는 것을 목적으로 하고 있다.

본 발명에 따른 비휘발성 반도체 기억 장치는 비휘발성 메모리셀이 매트릭스 배열된 메모리셀 어레이와, 페이지 어드레스 신호에 의해 선택되는 비휘발성 메모리셀에 기입해야되는 페이지분의 데이터를 보유하기 위한 페이지 버퍼와, 이 페이지 버퍼에 1페이지분의 데이터를 복수 비트씩 순차 로드하기 위해, 상기 페이지 어드레스 신호가 입력되면 1페이지 내의 컬럼 어드레스 신호를 순차 발생하는 내부 컬럼 어드레스 발생 회로와, 상기 페이지 어드레스 신호에 의해 선택된 비휘발성 메모리셀에 대하여 일괄하여 데이터를 소거하고, 계속해서 상기 페이지 버퍼에 로드된 1페이지분의 데이터를 일괄하여 데이터를 기입하는 데이터 재기입 모드를 제어하는 제어 회로를 포함하는 것을 특징으로 한다.

본 발명에 따르면, 페이지 어드레스의 지정과 1페이지분의 데이터 로드를 행함으로써, 페이지 단위로 데이터 소거와 계속되는 데이터 기입을 포함하는 데이터 재기입 동작이 자동적으로 행해지도록 하고 있다. 따라서, 데이터 재기입의 제어가 통상의 NAND형 EEPROM이나 바이트형 EEPROM에 비해 간단해진다.

본 발명에 있어서, 데이터 재기입 모드는 데이터 기입 후에 기입 상태를 확인하는 검증 판독 동작을 포함하는 것이 바람직하다.

또한 본 발명에 있어서, 페이지 버퍼로의 1페이지분의 데이터를 복수 비트씩순차 로드할 때 임의의 복수 비트의 데이터를 로드한 후, 일정 시간 경과하더라도 다음의 복수 비트의 데이터가 공급되지 않는 경우에 데이터 재기입 모드가 리세트되도록 데이터 로드 대기 시간이 설정되는 것이 바람직하다.

본 발명에 있어서, 내부 컬럼 어드레스 발생 회로는 구체적으로는, 제어 회로의 제어에 의해 초기화와 인크리먼트가 행해져서 컬럼 어드레스 신호를 발생시키는 어드레스 레지스터에 의해 구성된다.

또한, 데이터 재기입 모드에 있어서 내부 컬럼 어드레스 발생 회로로부터 발생되는 컬럼 어드레스 신호와, 데이터 판독 모드에 있어서 외부 단자로부터 공급되는 컬럼 어드레스 신호를 전환하여 컬럼 디코더로 전송하기 위해서는, 선택 게이트 회로가 필요해진다.

본 발명에 있어서, 메모리셀 어레이에는 1페이지분의 비휘발성 메모리셀의 제어 게이트가 제어 게이트선에 공통 접속되며, 각 비휘발성 메모리셀의 드레인이 제1 선택 게이트 트랜지스터를 통해 비트선에 접속되고, 소스가 제2 선택 게이트 트랜지스터를 통해 공통 소스선에 접속된, 3 트랜지스터의 메모리셀 유닛이 이용되는 것이 바람직하다.

도 1은 본 발명의 실시예에 따른 EEPROM의 블록 구성을 나타내는 도면.

도 2는 본 발명의 실시예의 메모리셀 어레이의 등가 회로를 나타내는 도면.

도 3은 본 발명의 실시예의 메모리셀 어레이의 레이아웃을 나타내는 도면.

도 4는 도 3의 A-A' 및 B-B' 단면을 나타내는 도면.

도 5는 본 발명의 실시예의 데이터의 재기입의 기본 동작 플로우를 나타내는 도면.

도 6은 본 발명의 실시예의 데이터 재기입 동작의 타이밍도.

도 7은 본 발명의 실시예의 상세한 내부 타이밍 신호를 나타내는 도면.

도 8은 데이터 재기입 모드에 있어서의 도 1의 어드레스 레지스터의 제어 신호를 나타내는 도면.

도 9는 본 발명의 실시예에 있어서의 각 동작의 전위 관계를 나타내는 도면.

도 10은 데이터 로드에 대기 시간을 설정한 경우의 동작 타이밍도.

도 11은 바이트형 EEPROM의 셀 어레이 등가 회로를 나타내는 도면.

도 12는 NAND형 EEPROM의 셀 어레이 등가 회로를 나타내는 도면.

도 13은 바이트형 EEPROM의 데이터 재기입 동작 타이밍도.

도 14는 NAND형 EEPROM의 데이터 소거 모드의 타이밍도.

도 15는 NAND형 EEPROM의 데이터 기입 모드의 타이밍도.

도 16은 본 발명의 다른 실시예에 따른및신호의 입력 방법을 나타내는 도면.

도 17은 다른 실시예에 따른및신호의 입력 방법을 나타내는 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 메모리셀 어레이

2 : 페이지 버퍼

3 : 컬럼 게이트

4 : 감지 증폭기 회로

5 : I/O 버퍼

6 : 로우 디코더

7 : 로우 어드레스 버퍼

8 : 컬럼 어드레스 버퍼

9 : 선택 게이트 회로

10 : 컬럼 디코더

11 : 어드레스 레지스터

12 : 승압 회로

13 : 제어 회로

이하, 도면을 참조하여, 본 발명의 실시예를 설명한다.

도 1은 본 발명의 실시예에 따른 EEPROM의 블록 구성을 나타낸다. 메모리셀 어레이(1)는 도 2에 도시한 바와 같이, 비휘발성 메모리셀 MC를 매트릭스 배열하여 구성된다. 메모리셀 MC의 드레인은 선택 게이트 트랜지스터 SG1을 통해 비트선 BL에 접속되고, 소스는 선택 게이트 트랜지스터 SG2를 통해 공통 소스선 SL에 접속된다. 즉, 메모리셀 MC와 선택 게이트 트랜지스터 SG1, SG2의 3트랜지스터에 의해 메모리셀 유닛이 구성되어 있다.

로우 방향의 메모리셀 MC의 제어 게이트는 제어 게이트선 CGL에 공통으로 접속된다. 마찬가지로 로우 방향의 선택 게이트 트랜지스터 SG1, SG2의 게이트 전극은 선택 게이트선 GSL, SSL에 공통으로 접속된다. 본 실시예의 경우, 제어 게이트선 CGL에 따른 1024개(128 바이트분)의 메모리셀 MC의 범위가, 데이터 재기입의 단위가 되는 1페이지이다.

메모리셀 어레이(1)의 비트선 BL에는 데이터 재기입 시에 1페이지분의 기입해야 되는 데이터를 로드하는 페이지 버퍼(2)가 설치되어 있다. 구체적으로 페이지 버퍼(2)는 각 비트선 BL마다 접속된 데이터 래치에 의해 구성된다. 비트선 BL은 또한 컬럼 디코더(10)에 의해 제어되는 컬럼 게이트(3)에 의해 1컬럼씩 선택되고, 감지 증폭기 회로(4) 및 I/O 버퍼(5)에 접속된다. 여기서 1컬럼이 1바이트인 경우를 설명하지만, 1워드(16비트)여도 좋고, 혹은 다른 적당한 복수 비트 단위여도 좋다. 데이터 재기입 시에는 입출력 단자 I/O0∼I/O7로부터 1바이트분씩 순차 공급되는 1페이지분의 데이터가 1바이트씩 I/O 버퍼(5)를 통해 컬럼 게이트(3)에 의해 선택된 컬럼마다 페이지 버퍼(2)에 로드된다. 또한 데이터 판독 시에는 컬럼 게이트(3)에 의해 선택된 1바이트의 판독 데이터가 감지 증폭기 회로(4)에서 검지 증폭되고, I/O 버퍼(5)를 통해 입출력 단자 I/O0∼I/O7로 추출된다.

메모리셀 어레이(1)의 제어 게이트선 CGL 및 선택 게이트선 GSL, SSL을 선택하는 것이 로우 디코더(6)이다. 페이지 어드레스 신호 PA는 외부 단자로부터 로우 어드레스 버퍼(7)에 수신되어 래치된다. 이 래치된 페이지 어드레스 신호는 로우 디코더(6)에 의해 디코드되어, 선택된 페이지의 제어 게이트선 CGL 및 선택 게이트선 GSL, SSL에 동작 모드에 따라서 소정의 전위가 제공된다.

데이터 판독 모드에 있어서는, 외부로부터 공급되는 컬럼 어드레스 신호 CA가 컬럼 어드레스 버퍼(8)에 의해 수신되어 내부 컬럼 어드레스 신호 CAa가 얻어진다. 한편, 데이터 재기입 모드에 있어서는 내부 컬럼 어드레스 신호 CAb를 자동 발생시키는 컬럼 어드레스 발생 회로로서, 어드레스 레지스터(11)가 설치되어 있다. 어드레스 레지스터(11)는 데이터 재기입 모드에 있어서, 제어 회로(13)로부터 발생되는 컬럼 어드레스 리세트 신호 CA-RS에 의해 초기화되고, 컬럼 어드레스 인크리먼트 신호 CA-INC에 의해 순차 갱신되는 내부 컬럼 어드레스 신호 CAb를 발생시킨다.

데이터 판독 모드에 있어서 컬럼 어드레스 버퍼(8)에 수신되는 내부 컬럼 어드레스 신호 CAa와, 데이터 재기입 모드에 있어서 어드레스 레지스터(11)로부터 발생되는 내부 컬럼 어드레스 신호 CAb는 선택 게이트 회로(9)에 의해 선택되어 컬럼 디코더(10)로 전송된다. 선택 게이트 회로(9)는 제어 회로(13)로부터 발생되는 제어 신호 E/W 에 의해 전환 제어가 이루어진다.

제어 회로(13)에는, 칩 인에이블 신호, 기입 인에이블 신호및 출력 인에이블 신호가 동작 모드에 따라서 입력된다. 제어 회로(13)는 오실레이터나 카운터를 포함하며, 제어 입력 신호의 논리에 따라서 어드레스 레지스터(11)를 제어하는 컬럼 어드레스 리세트 신호 CA-RS, 컬럼 어드레스 인크리먼트 신호 CA-INC, 선택 게이트 회로(9)를 제어하는 제어 신호 E/W 등을 발생시킨다.

승압 회로(12)는 동작 모드에 따라서 기입 전위 Vpgm, 소거 전위 Vera 등을 발생시킨다. 이 승압 회로(12)도 제어 회로(13)에 의해 제어된다. 제어 회로(13)는 그 밖에, 데이터 재기입 모드에서의 자동 데이터 재기입의 시퀀스 제어를 행하는 각종 내부 타이밍 신호를 발생시킨다.

도 3은 메모리셀 어레이(1)의 레이아웃을 나타내며, 도 4의 (a), (b)는 각각 도 3의 A-A' 및 B-B' 단면을 나타내고 있다. p형 실리콘 기판(30)에 n형 웰(31)이 형성되고, n형 웰(31) 내에 셀 어레이 영역이 되는 p형 웰(32)이 형성되어 있다. 이와 같은 웰 구조의 기판에, 스트라이프형의 소자 분리 절연막(33)이 예를 들면 STI 기술에 의해 형성된다. 소자 분리 절연막(33)에 의해 끼워진 p형 웰(32) 상에, 터널 절연막(34)을 통해 제1층 게이트막에 의해 부유 게이트(35)가 형성되고, 부유 게이트(35) 상에 절연막(36)을 통해 제2층 게이트막에 의해 제어 게이트(37)가 형성되어 스택 게이트 구조의 메모리셀 MC가 만들어진다.

부유 게이트(35)는 각 메모리셀 MC마다 분리된다. 제어 게이트(37)는 로우 방향으로 연속적으로 패턴 형성되고, 이것이 제어 게이트선 CGL로 된다. 선택 게이트 트랜지스터 SG1, SG2는 메모리셀 MC와 마찬가지의 구조를 갖지만, 제1층 게이트막과 제2층 게이트막이 적당한 개소에서 단락되어 일체로서 패턴 형성되며, 선택게이트선 GSL, SSL이 형성된다. 메모리셀 MC 및 선택 게이트 트랜지스터 SG1, SG2의 소스, 드레인 확산층(38)은 제어 게이트선 CGL 및 선택 게이트선 GSL, SSL에 자기 정합적으로 확산 형성된다. 소자 형성된 기판은 층간 절연막(39)으로 덮어지고, 이 위에 비트선(40)이 배치된다.

본 실시예에 따른 3트랜지스터의 메모리셀 유닛을 갖는 EEPROM은 페이지 단위에서의 데이터 재기입을 행하는 것과, 1페이지의 데이터 재기입 동작 중에 데이터 소거와 데이터 기입 및 그 후의 기입 검증 판독의 일련의 동작을 포함하는 것과, 데이터 재기입 모드가 커맨드 입력에 의하지 않고서 간단한 외부 제어 신호에 의해 제어되는 것 등을 특징으로 한다.

도 5는 데이터 재기입 모드의 기본 동작 플로우를 나타내고 있다. 데이터 재기입 모드에 들어가면, 우선 1페이지분의 기입 데이터가 페이지 버퍼(2)에 로드된다(S1). 그 후, 페이지 어드레스에 의해 선택된 페이지의 데이터가 일괄 소거된다(S2). 계속해서, 소거된 페이지의 메모리셀에, 페이지 버퍼(2)에 로드되어 있는 데이터가 일괄 기입된다(S3). 기입이 끝나면, 다음에 기입 검증 판독이 행해진다(S4). 기입 검증 판독은 바이트 단위로 행해진다.

검증 판독 시에, 기입이 충분한 메모리셀에 대하여 페이지 버퍼(2)가 대응하는 데이터를 반전시킨다. 이 결과, 선택된 페이지에 기입 불충분의 메모리셀이 하나인 동안에는 페일(fail)의 플래그가 설정되고, 선택된 페이지의 모든 메모리셀이 기입 충분으로 되면 검증 결과가 패스로 되어 페일의 플래그가 설정되지 않게 된다. 이렇게 하여, 1페이지분의 검증 판독이 끝난 후, 검증 결과가 패스로 되었는지의 여부가 기입 루프수가 최대에 도달하였는지의 여부와 함께 판정된다(S5). 판정이 YES이면 재기입 동작은 종료되고, 페일의 플래그가 설정되어 있으며 기입 루프수가 최대에 도달하고 있지 않은 경우에는 재기입 종료의 판정은 NO로 되어 데이터 기입이 재차 행해진다(S3). 이 재기입 동작에서는 페이지 버퍼(2)의 데이터가 기입 충분의 개소에서는 잘 기입되어 있기 때문에, 실질적으로는 기입 불충분이었던 비트에 대해서만 기입 동작이 재차 행해진다. 또, 페일의 플래그가 설정되어 있는데도 불구하고, 기입과 기입 검증의 반복 루프수가 최대에 도달하였기 때문에 기입 종료라고 판정된 경우에는 재기입 실패에 의해 강제 종료된다.

도 6은 이상의 데이터 재기입 모드의 동작 타이밍도이다. 우선 칩 인에이블 신호를 "L"로 하여 칩을 선택한다. 출력 인에이블 신호는 재기입 동작의 동안 "H"로 보유된다. 칩이 선택된 후, 기입 인에이블 신호="L"로 할 때마다 1페이지의 바이트수분의 데이터를 순차 입력한다. 어드레스는 최초에 기입 인에이블 신호를 "L"로 할 때 페이지 어드레스 신호 PA만을 입력한다. 이에 따라, 내부 페이지 어드레스 신호 PA는 어드레스 버퍼(7)에 래치되어, 재기입 동작이 종료할 때까지 보유된다.

외부 컬럼 어드레스 신호 CA의 입력은 행하지 않고, 그 어드레스 단자는 데이터 재기입 동작의 동안 "L"로 보유된다. 재기입 모드에 있어서, 내부 컬럼 어드레스 신호는 어드레스 레지스터(11)로부터의 출력이 이용된다. 내부 컬럼 어드레스 신호는 최초의 기입 인에이블 신호의 상승 하강으로, 제어 회로(13)로부터발생되는 컬럼 어드레스 리세트 신호 CA-RS에 의해 어드레스 레지스트(11)에 있어서 선두 컬럼 어드레스 Col.1에 세트(초기화)된다. 최초의 기입 인에이블 신호가 상승하면, 제어 회로(13)는 레디/비지 신호 "L"(=Busy)을 외부로 출력한다. 그리고, 이후 기입 인에이블 신호가 "L"이 될 때마다, 제어 회로(13)로부터 발생되는 인크리먼트 신호 CA-INC에 의해 인크리먼트되어, 순차 내부 컬럼 어드레스 Col.2, Col.3, …이 자동적으로 발생된다. 또한, I/O 버퍼(5)는 기입 인에이블 신호에 동기하여 제어되어, 1바이트씩 I/O 단자로부터 공급되는 기입 데이터를 입력한다. 입력된 데이터는 인크리먼트되는 내부 컬럼 어드레스 신호에 의해 1컬럼씩 페이지 버퍼(2)에 저장된다.

도 8은 기입 인에이블 신호에 기초하여 상술한 컬럼 어드레스 리세트 신호 CA-RS 및 컬럼 어드레스 인크리먼트 신호 CA-INC를 발생하는 타이밍도를 나타내고 있다. 또한 도 8에는 내부 컬럼 어드레스 신호의 전환을 행하는 선택 게이트 회로(9)의 제어 신호 E/W를 나타내고 있다. 이것은, 칩 인에이블 신호의 "L"과 기입 인에이블 신호의 "L"의 논리로 상승하여 재기입 동작의 동안 "H"를 보유하는 신호로서, 역시 제어 회로(13)에서 만들어지고, 그 동안 어드레스 레지스터(11)로부터의 내부 컬럼 어드레스 신호 CAb가 선택되게 된다.

1페이지분의 데이터가 로드되고, 내부 컬럼 어드레스가 최종 어드레스까지 인크리먼트되면 자동적으로 실제의 데이터 재기입 동작에 들어간다. 재기입 동작시간 T는 미리 타이머에 의해 설정되어 있다. 이 재기입 동작에서는 보유되어 있는 내부 어드레스 신호에 의해 지정된 페이지의 모든 메모리셀의 데이터 일괄 소거, 계속해서 소거된 페이지의 모든 메모리셀에 대한 일괄 데이터 기입이 행해져서 자동 검증 기능이 있는 경우에는 검증 판독이 행해진다. 데이터 재기입 동작이 종료하면, 제어 회로(13)는 레디/비지 신호 "H" (= Ready)를 내보낸다.

또, 검증 판독 동작에 있어서는, 1바이트 단위로 감지 증폭기 회로(4)에 의해 데이터 판독을 행하기 위해 제어 회로(13)에 의해 내부 컬럼 어드레스의 초기화와 인크리먼트 동작이 행해진다.

도 7은 데이터 로드 후의 자동적인 소거, 기입 및 검증 판독의 제어를 행하는 내부 신호를 나타내고 있다. N회의 데이터 로드가 종료하여, 내부 컬럼 어드레스가 최종 어드레스까지 인크리먼트되면, 컬럼 어드레스 엔드 신호 CA-END가 "H"로 되어 이것을 수신하여 데이터 로드 엔드 펄스 Data load END가 나온다. 이 데이터 로드 엔드 펄스 Data load END 에 의해 유발되어, 소거 펄스 Erase가 발생된다. 이 소거 펄스 Erase의 펄스 시간 T1은 미리 타이머 설정되어 있고, 이 펄스 시간 T1 내에서 선택된 페이지의 일괄 소거가 행해진다. 소거 펄스 Erase는 구체적으로는, 도 1에 있어서의 승압 회로(12)의 제어 펄스이고, 이것에 대응하여, 승압된 소거 전위 Vera의 펄스가 발생되게 된다. 또 이 소거 동작 내에 소거 검증 동작을 포함하여도 좋다.

소거 동작이 종료하면, 소거 엔드 펄스 Erase END가 나와, 이것에 의해 유발되어 기입 펄스 Program="H"가 발생된다. 이 기입 펄스 Program의 펄스 시간 T2도 미리 타이머 설정되어 있다. 이 기입 펄스 Program은 구체적으로는, 도 1에 있어서 승압 회로(12)를 제어하는 펄스이며, 이것에 대응하여 승압된 기입 전위 Vpgm의 펄스가 발생되게 된다. 기입 동작이 종료하면, 기입 엔드 펄스 Program END가 나온다. 이것에 의해 유발되어 기입 검증 신호 Verify가 "H"로 되어 검증 판독 동작이 행해진다. 검증의 결과가 기입 불충분이면 검증 페일 펄스 Verify FAIL이 나와, 재차 기입과 검증을 반복한다.

검증 결과가 패스, 또는 루프수가 최대가 되면 검증 엔드 펄스 Verify END가 나와, 이것에 의해 유발되어 리커버리 신호 Recovery가 나온다. 이 리커버리 신호 Recovery에 기초하여 칩 내부가 초기화된다. 그리고 리커버리 엔드 펄스 Recovery END가 나오면, 레디/ 비지 신호를 "H" (레디 상태)로 하여 재기입 모드가 종료한다.

또, 데이터 로드 종료 후의 기입 인에이블 신호의 접수를 금지하기 위해서는 도 7에 도시한 바와 같이, 데이터 로드 엔드 펄스 Data load END에 기초하여 재기입 동작 종료까지 "H"를 보유하는 접수 금지 신호를 발생시키면 좋다. 이에 따라, N회의 데이터 로드 후의 데이터 로드를 무시할 수가 있다.

도 7에 도시한 내부 신호는 전부 제어 회로(13)에 포함되는 내부 타이밍 신호 발생 회로 및 타이머 회로에 의해 만들어진다. 그 상세는 도시하지 않지만, 내부 타이밍 신호는 기본적인 논리 게이트나 플립플롭, 시프트 레지스터, 인크리멘털 회로 등의 조합으로 실현할 수 있고, 타이머는 시스템 클럭을 카운트하는 카운터에 의해 구성된다.

도 9는 실시예에서의 3트랜지스터형 메모리셀 유닛의 각 동작 모드에 있어서의 전위 관계의 일례를 나타내고 있다. 기본적인 전위 관계는 NAND형 EEPROM과 마찬가지이지만, NAND형 EEPROM과 달리 선택 블록 내에서 비선택 메모리셀을 도통 트랜지스터로서 이용하기 위한 중간 전위(패스 전위)를 필요로 하지 않는다.

재기입 모드에 있어서의 데이터 소거 동작에서는 셀 어레이의 p형 웰에 소거 전위 Vera가 제공되고, 선택 페이지의 제어 게이트선 CGL에 0V, 그 양측의 선택 게이트선 GSL, SSL은 부유로 된다. 비선택 페이지에서는 제어 게이트선, 선택 게이트선이 모두 부유로 된다. 비트선 BL 및 공통 소스선 SL은 p형 웰에 제공되는 소거 전위 Vera에 의해 이제부터 pn 접합의 빌트 인 전압 Vb만큼 저하된 전위로 된다. 이에 따라, 선택 페이지의 모든 메모리셀에서는 부유 게이트의 전자가 FN 터널링에 의해 채널로 방출되어, 임계치가 낮은 소거 상태("1" 데이터 상태)가 된다.

데이터 기입 동작에서는 미리 비트선 BL에 데이터 "1", "0"에 따라서 전원 전위 Vcc, 0V가 제공되고, 선택 페이지의 비트선측 선택 게이트선 GSL에 Vcc, 공통 소스선측 선택 게이트선 SSL에 0V가 제공된다. 이에 따라, 비트선 전위에 따라서, 메모리셀의 채널이 Vcc-Vth (Vth는 선택 게이트 트랜지스터의 임계치 전압), 0V에 예비 충전된다. "1" 데이터의 비트선에 따른 메모리셀에서는 비트선측의 선택 게이트 트랜지스터가 오프로 된다. 비선택 페이지에서는 제어 게이트선, 선택 게이트선 모두 0V로 된다.

그리고 p형 웰은 0V로서, 선택 페이지의 제어 게이트선 CGL에 기입 전위 Vpgm이 제공된다. 이 때, "O" 데이터가 제공된 비트선에 따른 선택 페이지의 메모리셀에서는 부유 게이트와 채널 사이에 큰 전계가 걸려, 채널로부터 부유 게이트에FN 터널링에 의해 전자 주입되고, 임계치 전압이 높은 기입 상태("0" 데이터 상태)로 된다. "1" 데이터가 제공된 비트선에 따르는 선택 페이지의 메모리셀에서는 부유 채널이 제어 게이트와의 용량 결합에 의해 전위 상승하여 전자 주입은 생기지 않아 "1" 상태가 보유된다.

데이터 판독 동작은 칩 인에이블 신호="L"로 한 후, 출력 인에이블 신호="H"로 하여 동작 개시한다. 데이터 판독 시에 도 1에 있어서는, 외부로부터 어드레스 버퍼(8)에 의해 수신되는 컬럼 어드레스 신호 CAa가 이용되도록 제어 회로(13)에 의해 선택 게이트 회로(9)가 전환 제어된다. 선택 페이지의 선택 게이트선 GSL, SSL에 Vcc, 제어 게이트선 CGL에 0V가 제공되고, 컬럼 어드레스에 의해 선택된 1바이트의 데이터가 감지 증폭기 회로(4)에 의해 검지되어, I/O 버퍼(5)를 통해 I/O 단자로 추출된다. 비선택 페이지에서는 제어 게이트선, 선택 게이트선 모두 0V로 된다.

본 실시예에 따르면, 다음과 같은 효과가 얻어진다.

(a) 데이터 소거 단위와 기입 단위를 모두 페이지 단위로 하여, 페이지 어드레스를 입력하고, 기입해야 되는 1페이지분의 데이터를 로드하면, 자동적으로 소거, 기입 및 기입 검증의 일련의 동작이 자동적으로 행해진다. 따라서, 통상의 NAND형 EEPROM에서와 같이 소거 모드와 기입 모드를 각각 제어할 필요가 없다.

(b) 컬럼 어드레스 신호는 내부적으로 자동 발생시키고 있기 때문에, 바이트형 EEPROM에서와 같이 데이터 로드마다 어드레스 신호를 입력한다고 하는 복잡한조작이 필요 없다. 즉, 페이지 어드레스 신호를 한번 입력하면, 데이터 로드마다의 어드레스 입력을 필요로 하지 않는다.

(c) 통상의 NAND형 EEPROM에서의 커맨드 입력 방식에 있어서와 같은, 복잡한 제어 입력 동작이 필요 없다. 데이터 재기입 제어는 기본적으로, 기입 인에이블 신호에 기초하여 페이지 어드레스 입력과 데이터 로드만으로 행해지기 때문에, 제어가 매우 간단하다.

또한 본 실시예에서는 3트랜지스터의 메모리셀 유닛을 이용함으로써 다음과 같은 효과가 얻어진다.

(d) 통상의 NAND형 EEPROM에서와 같이, 기입이나 판독 동작에 있어서, 선택 블록 내에서 비선택 메모리셀을 도통시키기 위한 제어, 즉 비선택의 제어 게이트선에 패스 전압을 제공하는 제어가 필요 없다. 이 때문에 메모리셀에 무용의 스트레스가 걸리지 않아 신뢰성이 높아진다.

(e) 통상의 NAND형 EEPROM에서는 상술한 바와 같이, 비선택 메모리셀의 도통, 비도통을 고려해야만 하기 때문에 소거나 기입의 임계치 제어가 엄격하게 요구된다. 구체적으로는, 과잉 소거나 과잉 기입이 없도록 임계치 분포를 좁은 범위로 제어하는 것이 요구된다. 따라서, 기입이나 소거의 제어는 어렵고, 시간도 걸린다. 이것에 대하여 본 실시예의 경우, 비선택 메모리셀을 도통 트랜지스터로서 이용하지 않기 때문에, 엄격한 임계치 제어가 요구되지 않아 기입이나 소거도 용이하다. 이러한 의미에서 기입 검증 동작을 생략하는 것도 가능하다.

(f) 통상의 NAND형 EEPROM과 같이 전류 패스가 길게 되지 않아 고속 동작이가능하게 된다.

상기 실시예에 있어서, N회의 데이터 로드 동작이 도중에서 중단된 경우에는 일정한 대기 시간을 갖고서 재기입 모드가 리세트되도록 하여도 좋다. 도 10은 그와 같은 제어를 행하는 경우의 타이밍도이다. 도 10에 도시한 바와 같이, 각 기입 인에이블 신호의 상승 엣지로부터의 데이터 대기 시간 T3을 미리 설정해 놓도록 한다. 임의의 기입 인에이블 신호의 상승 하강으로부터, 대기 시간 T3 내에 다음의 기입 인에이블 신호와 데이터가 공급되면, 앞에서 설명한 바와 같이, 순차 1페이지분의 데이터 로드가 이루어진다.

그리고, 도 10에 파선으로 도시한 바와 같이, 예정된 기입 인에이블 신호의 입력이 데이터 로드 대기 T3 내에 없는 경우에는, 리세트 신호 RESET가 발생되도록 한다. 이 리세트 신호 RESET에 의해 지금까지 로드된 데이터, 어드레스 버퍼(7)에 보유된 페이지 어드레스, 또 그 때까지 인크리먼트된 컬럼 어드레스가 보유된 어드레스 레지스터(11)를 전부 리세트한다. 이에 따라, 메모리 시스템의 고속성을 확보하는 것이 가능하게 된다.

또 상기 실시예에 있어서, 칩 인에이블 신호와 기입 인에이블 신호는 단자의 교체가 가능하며, 예를 들면 도 16에 도시한 바와 같이, 기입 인에이블의 단자에 N 사이클분의 "L"을 제공하고, 칩 인에이블 신호의 단자에 반복하여 "L"을 넣을 수가 있다. 혹은 도 17에 도시한 바와 같이, 칩 인에이블와 기입 인에이블의 단자에 동기하여 반복 "L"을 입력하여도 좋다.

여기까지의 실시예에서는, 3트랜지스터의 메모리셀 유닛을 이용한 경우를 설명하였지만, 본 발명의 수법은 통상의 NAND형 EEPROM이나 바이트형 EEPROM의 셀 어레이 구성의 것에도 적용이 가능하다. 즉, NAND형 EEPROM에서도, 전위 관계의 설정에 의해 페이지 단위의 소거를 행하는 것은 가능하기 때문에, 컬럼 어드레스를 내부에서 자동적으로 발생시키도록 하여 데이터 재기입 모드 내에 페이지 단위의 소거와 기입, 및 검증을 포함시킨다고 하는 사양을 적용할 수가 있다. 바이트형 EEPROM에 대해서도 마찬가지이다.

이상 진술한 바와 같이 본 발명에 따르면, 페이지 어드레스의 지정과 데이터 로드를 행하는 것만으로, 페이지 단위의 데이터 소거와 데이터 기입, 및 필요에 따라서 기입 검증의 일련의 동작이 자동적으로 행해지도록 한, 제어가 간단한 데이터 재기입 모드를 갖는 EEPROM을 얻을 수 있다.

Claims

비휘발성 메모리셀이 매트릭스 형으로 배열된 메모리셀 어레이와,

페이지 어드레스 신호에 의해 선택되는 비휘발성 메모리셀에 기입해야 되는 1페이지분의 데이터를 보유하기 위한 페이지 버퍼와,

상기 페이지 버퍼에 1페이지분의 데이터를 복수 비트씩 순차 로드하기 위해, 상기 페이지 어드레스 신호가 입력되면 1페이지 내의 컬럼 어드레스 신호를 순차 발생시키는 내부 컬럼 어드레스 발생 회로와,

상기 페이지 어드레스 신호에 의해 선택된 비휘발성 메모리셀에 대하여 일괄하여 데이터를 소거하고, 계속해서 상기 페이지 버퍼에 로드된 1페이지분의 데이터를 일괄하여 기입하는 데이터 재기입 모드를 제어하는 제어 회로

를 포함하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
제1항에 있어서,

상기 데이터 재기입 모드는 데이터 기입 후에 기입 상태를 확인하는 검증 판독 동작을 포함하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
제1항에 있어서,

상기 페이지 버퍼로의 1페이지분의 데이터를 복수 비트씩 순차 로드할 때 임의의 복수 비트의 데이터를 로드한 후에 일정 시간이 경과하더라도 다음의 복수 비트의 데이터가 공급되지 않는 경우에 데이터 재기입 모드가 리세트되도록 데이터 로드 대기 시간이 설정되어 있는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
제1항에 있어서,

상기 내부 컬럼 어드레스 발생 회로는, 상기 제어 회로의 제어에 의해 초기화와 인크리먼트가 행해져 컬럼 어드레스 신호를 발생시키는 어드레스 레지스터인 것을 특징으로 하는 비휘발성 반도체 기억 장치.
제1항에 있어서,

상기 데이터 재기입 모드에서 상기 내부 컬럼 어드레스 발생 회로로부터 발생되는 컬럼 어드레스 신호와 데이터 판독 모드에서 외부 단자로부터 공급되는 컬럼 어드레스 신호를 전환하여 컬럼 디코더로 전송하는 선택 게이트 회로를 포함하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
제1항에 있어서,

상기 메모리셀 어레이는 1페이지분의 비휘발성 메모리셀의 제어 게이트가 제어 게이트선에 공통 접속되고, 각 비휘발성 메모리셀의 드레인이 제1 선택 게이트 트랜지스터를 통해 비트선에 접속되며, 소스가 제2 선택 게이트 트랜지스터를 통해 공통 소스선에 접속되어 있는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
비휘발성 메모리셀이 매트릭스 형으로 배열된 메모리셀 어레이와,

외부 단자로부터 공급되는 어드레스 신호를 수신하는 어드레스 버퍼 회로와,

상기 어드레스 버퍼 회로에 의해 수신되는 페이지 어드레스 신호에 의해 선택되는 비휘발성 메모리셀에 기입해야 되는 1페이지분의 데이터를 보유하기 위한 페이지 버퍼와,

상기 페이지 어드레스 신호에 의해 선택되는 비휘발성 메모리셀 중, 컬럼 어드레스 신호에 의해 선택되는 복수 비트의 데이터를 감지 증폭하는 감지 증폭기 회로와,

데이터 재기입 모드에서 상기 페이지 버퍼에 1페이지분의 데이터를 복수 비트씩 순차 로드하기 위해, 1페이지 내의 컬럼 어드레스 신호를 순차 발생시키는 내부 컬럼 어드레스 발생 회로와,

상기 내부 컬럼 어드레스 발생 회로에 의해 발생되는 컬럼 어드레스 신호와 상기 어드레스 버퍼 회로에 의해 수신되는 컬럼 어드레스 신호를 전환하는 선택 게이트 회로와,

상기 페이지 어드레스에 의해 선택된 비휘발성 메모리셀에 대하여 일괄하여 데이터를 소거하고, 계속해서 상기 페이지 버퍼에 로드된 1페이지분의 데이터를 일괄하여 기입하는 데이터 재기입 모드를 제어하는 제어 회로

를 포함하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.