JP2007510253A - 不揮発性メモリアレイの読み取り誤り検出のための方法、回路、及びシステム - Google Patents

不揮発性メモリアレイの読み取り誤り検出のための方法、回路、及びシステム Download PDF

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Abstract

本発明は、所与のプログラム状態にプログラムされたセルを読み取る際に使用される基準電圧を決定するための方法、回路、及びシステムである。本発明の幾つかの実施形態は、ＮＶＭブロック又はアレイでセルを動作する（例えば読み取る）際に使用される動作基準セルのセットを設定するためのシステム、方法、及び回路に関する。本発明の一部として、ＮＶＭブロック又はアレイのセルの少なくとも１つのサブセットを読み取ることができ、アレイに関連する所与の状態で見つけられたセルの数は、セルの少なくとも１つのサブセットのプログラム中に取得された１つ又はそれ以上のチェックサム値と比較することができる。所与のプログラム状態或いは隣接する状態に関連した読み取り検証スレショルド基準電圧は、この比較の結果に基づいて調整することができる。

Description

本発明は、一般に不揮発性メモリ（「ＮＶＭ」）セルの分野に関する。更に具体的には、本発明は、メモリセルアレイ内の１つ又はそれ以上のメモリセルを読み取るために１つ又はそれ以上の基準セルの基準電圧を選択するための方法及びシステムに関する。
ＮＶＭセルは一般に、１つ又はそれ以上の基準構造体又はセルを使用して動作（例えばプログラム、読み取り、及び消去）される。１つ又はそれ以上の基準構造体又はセルの各々は、動作されるメモリセルの条件又は状態を決定するために動作されるメモリセルに対して比較することができる。よく知られているように、ＮＶＭセルの状態は、そのスレショルド電圧、つまりセルが電流を通し始める電圧によって定義し決定することができる。ＮＶＭセルのスレショルド電圧レベルは通常、セルの電荷蓄積領域内に蓄積された電荷量に相関付けられる。種々のスレショルド電圧範囲が、ＮＶＭセルの種々の状態に関連付けられる。図１Ａは、バイナリＮＶＭセルの２つの状態、すなわち消去とプログラム状態の間の境界と、２つの状態間のバッファ領域とを描いたグラフである。
一般的に、ＮＶＭセルが特定の状態、例えば消去され、プログラムされ、或いはマルチレベルセル（「ＭＬＣ」）内の複数の可能なプログラム状態の１つにプログラムされた状態にあるかどうかを決定するために、セルのスレショルドレベルは、スレショルドレベルが設定された基準構造体又はセルのスレショルドレベルと比較され、或いは他の場合では、試験される特定の状態に関連した電圧レベルであることが知られている。ＮＶＭセルのスレショルド電圧を基準セルのスレショルド電圧と比較することは、センス増幅器又は類似の回路を使用して行われることが多い。ＮＶＭセルの状態を決定するために、１つ又はそれ以上の基準セル又は構造体のスレショルド電圧に対してＮＶＭのスレショルド電圧を比較するための種々の技術はよく知られており、本発明に適用可能である。基準セル又は構造体のスレショルド電圧レベルをＮＶＭセルに対して比較するための現在知られている、又は将来考案される何らかの方法又は回路は、本発明に適用可能である。
ＮＶＭセルを所望の状態にプログラムする場合、各プログラムパルスの後、ＮＶＭセルのスレショルド値は、「プログラム検証」レベルとして定義される電圧レベルに基準スレショルド値を設定している基準セルに対して比較することができる。所与の状態について「プログラム検証」レベルとして定義される電圧レベルに設定されたスレショルド電圧を有する基準セルは、プログラム（すなわち帯電）されるセルのスレショルド電圧と比較して、プログラムされているセルの電荷蓄積エリア又は領域が、所望の状態に「プログラムされた」とみなし得る条件でセルを配置するように十分帯電されたかどうかを決定することができる。
ＮＶＭセルを読み取る場合、該セルが特定の状態にあるかどうか決定するために、セルのスレショルド電圧は、特定の状態について「読み取り」レベルとして定義される基準スレショルド電圧を有する基準セルのスレショルド電圧に対して比較することができる。「読み取り」レベルは通常、動作中に起こる可能性のある電圧ドリフトを補償するために、「プログラム検証」レベルよりも低く且つ消去検証レベルよりも高く設定される。セルの論理状態は、セルのＶｔが読み取り基準のＶｔよりも高い場合には「０」に定められ、低い場合には「１」に定められる。
ＭＬＣでは、２つ又はそれ以上のプログラムレベルは、図１Ｂに示されるように同じセル上に共存することができる。セルが属する複数の論理状態の１つを決定するためにＭＬＣセルが読み取られる場合には、少なくとも２つの読み取り基準セルを使用しなければならない。読み取り動作中、ＭＬＣセルのスレショルドが読み取り基準セルによって定められる２つ又はそれ以上のスレショルド電圧によって境界付けられる３つ又はそれ以上の領域の１つであることが決定されるはずである。図１Ｂに示される通りである。ＭＬＣの所与の状態を定義する電圧スレショルド境界は通常、バイナリＮＶＭセルの電圧スレショルド境界よりもかなり小さい。ここで図１Ｂを参照すると、ＭＬＣの４つの異なるスレショルド電圧領域が示されており、各領域は、ＭＬＣのプログラム状態の１つか、又はＭＬＣの消去状態に関連付けられる。ＭＬＣではポテンシャルスレショルド電圧のほぼ固定された範囲（例えば３ボルトから９ボルト）を幾つかのサブ範囲又は領域に分割する必要があるので、ＭＬＣの各サブ範囲又は領域のサイズは通常、図１Ａに示されるように、バイナリセルだけが２つの電圧スレショルド領域を必要とするバイナリＮＶＭセルの領域よりも小さい。
ＮＶＭセルの電圧スレショルドが固定されたままであることは希である。スレショルド電圧ドリフトは、メモリセルのスレショルド電圧の大きな変動を生じる可能性のある現象である。これらの変動は、セルの電荷蓄積領域からの電荷のリーク、温度変化、及び近傍にあるＮＶＭセルの動作からの干渉に起因して生じる可能性がある。ここで図２を参照すると、１０サイクルと１０００サイクルにおいての、例示的なＭＬＣの２つのプログラム状態に関連したスレショルド電圧（Ｖｔ）のドリフトに起因する変化を時間の関数として示したグラフが示されている。グラフに見られるように、電圧ドリフトは、多数のセルにわたり生じる可能性があり、これらのセル全体に相関のあるパターンで生じる可能性がある。ドリフトの大きさ及び方向は、ＮＶＭがプログラム及び消去サイクルを受けた回数及びＭＬＣのプログラムのレベルに依存することが知られている。セル（Ｖｔ）の偏移は、上方向又は下方向のいずれかとすることができることも知られている。
メモリセルのスレショルド電圧の変動は、状態の誤った読み取りを生じる可能性があり、更にメモリアレイ内のデータの破損を生じる可能性がある。電圧ドリフトは、ＭＬＣセルにおいて、各プログラム状態に関連したＶｔ領域又はサブ範囲が一般的なバイナリセルのＶｔ領域又はサブ範囲に比べて小さい場合に特に問題となる。
ＮＶＭアレイのセルのスレショルド電圧のドリフトに起因するデータ損失及びデータ破損を低減するために、ＮＶＭアレイ内のセルのスレショルド電圧ドリフトを補償する必要がある。所与のＮＶＭアレイでは、基準スレショルド電圧が、読み取られるＮＶＭセルが受ける実際の電圧ドリフトに関係する幾らかの値だけ定められた検証スレショルドレベルからオフセットされている基準セルの１つ又はセットを提供することが望ましい。ＮＶＭアレイのセルのスレショルド電圧の変動に対応できる基準電圧レベルのセット、及び決定された基準電圧を有する設定基準セルのセットを決定する効率的で信頼性のある方法に対する必要性が存在することが十分に理解されている。
本発明は、基準電圧を決定するための方法、回路、及びシステムである。本発明の幾つかの実施形態は、ＮＶＭブロック又はアレイでセルを動作する（例えば読み取る）際に使用される動作基準セルのセットを設定するためのシステム、方法、及び回路に関する。本発明の一部として、ＮＶＭブロック又はアレイのセルの少なくとも１つのサブセットは、試験基準セルの２つ又はそれ以上のセットの各々を使用して読み取ることができ、ここで試験基準セルの各セットは、試験基準セルの互いのセットから少なくとも僅かにオフセットされた基準電圧を生成又は供給することができる。ＮＶＭブロックの少なくとも１つのサブセットを読み取るのに使用される試験基準セルの各セットについて、読み取り誤り率を計算又は決定することができる。比較的低い読み取り誤り率に関連した試験基準セルのセットは、ＮＶＭブロック又はアレイ内のセルのサブセットの外側にある他のセルを動作（例えば読み取る）する際に使用される動作基準セルのセットとして選択することができる。別の実施形態では、試験基準セルの選択されたセットを用いて、選択された試験セットとほぼ同じ基準電圧を有する基準セルの動作セットを設定することができる。
本発明の幾つかの実施形態によれば、ＮＶＭアレイ内のセルのセットのプログラム前又はプログラム中に、セルのセットに関連した１つ又はそれ以上の論理状態又はプログラム状態の各々にプログラムされるセルの数をカウントすることができ、更に、例えばチェックサムテーブルに記憶することができる。本発明の幾つかの実施形態の一部として、各論理状態又はプログラム状態以上に、及び／又は以下にプログラムされるセルの数をカウントでき、及び／又はＮＶＭセルのセットと同じアレイ上に或いはＮＶＭアレイと同じチップ上のメモリ内のいずれかにあるテーブルに記憶することができる。
プログラムされたセルのセットを読み取ると、本発明の幾つかの実施形態によれば、所与の論理状態又はプログラム状態にあることが判明したセルの数は、プログラム中に記憶された対応する値（例えば所与の状態にプログラムされたセルの数）に対して、又はプログラム中に記憶された値から得られた値（例えば所与の状態以上にプログラムされたセルの数から隣接するより高い論理状態以上にプログラムされたセルの数を引いた数）に対して比較することができる。所与の状態で読み取られたセルの数とプログラム中に決定／カウント／記憶された値に基づいた予測される数との間に差異がある場合、所与のプログラム状態に関連する読み取り検証基準スレショルド値を上方又は下方に調整して、検出された誤りを補償することができる。本発明の幾つかの実施形態によれば、隣接する論理状態の読み取り検証レベルはまた、所与の状態で検出された読み取り誤りを補償するために上方又は下方に移動させることができる。
例えば、本発明の幾つかの実施形態によれば、所与のプログラム状態で見つけられた（例えば読み取られた）セルの数が予想される値を下回る場合には、その所与の状態に関連する読み取り検証基準電圧を下げることができ、或いは所与の状態より上で読み取られたセルの数が予想される数を上回ることが分かった場合には、所与の状態より高く且つ隣接する論理状態に関連する読み取り検証基準を引き上げることができる。逆に、所与のプログラム状態で見つけられた（例えば読み取られた）セルの数が予想を上回る場合には、その所与の状態に関連する読み取り検証基準電圧を上げることができ、或いは所与の状態より上で読み取られたセルの数が予想される数を下回ることが分かった場合には、所与の状態より高く且つ隣接する論理状態に関連する読み取り検証基準を引き下げることができる。従って、セルのセットの読み取り検証基準電圧は、該セットに関連する状態の各々で見つけられ／読み取られたセルの数がセルのセットのプログラム中にカウントされた値から読み取られ或いは得られた数にほぼ等しくなるように選択することができ、この値はチェックサムテーブルに記憶しておくことができる。
本発明の幾つかの実施形態によれば、チェックサムテーブルは、ＮＶＭセルのセットと同じチップ上に存在することができ、本発明の別の実施形態によれば、コントローラは、上述の誤り検出及び読み取り検証基準値調整を行うように適合させることができる。チェックサムテーブルは、ＮＶＭセルのセットと同じＮＶＭアレイ内に記憶するか、或いは、例えばプログラム及び／又は読み取り中にコントローラによって使用されるレジスタ又はバッファ内のＮＶＭアレイと同じチップ上に存在する幾つかの他のメモリセル上に記憶することができる。本発明の他の実施形態によれば、専用の誤りコーディング及び検出回路を同じチップ上のコントローラ及び動作されるＮＶＭアレイと共に含めることができる。
本発明に関する主題は、添付の請求項において具体的に示され、明確に請求される。しかしながら、本発明は、動作の構成及び方法の両方、並びに目的、特徴、及び利点に関して添付図面と共に読めば以下の非限定的な詳細な説明を参照することによって最もよく理解することができる。
各図に示される要素は、これらの非限定的な例証を簡単且つ明瞭にするために、必ずしも縮尺通りに描かれていない点は理解されるであろう。例えば、要素の一部の寸法は、明瞭にするために他の要素に対して誇張されている場合がある。更に、適切と見なされる場合には、対応する要素又は類似の要素を示すために同じ参照符号を各図で重複している場合がある。
以下の詳細な説明では、本発明を完全に理解できるように多数の特定の詳細が記載される。しかしながら、当業者であれば、本発明がこれらの特定の詳細なしで実施できることを理解するであろう。他の場合では、公知の方法及び手順は、本発明を曖昧にしないために詳細には説明されていない。
本発明は、基準電圧を決定するための方法、回路、及びシステムである。本発明の幾つかの実施形態は、ＮＶＭブロック又はアレイ内でセルを動作する（例えば読み取る）のに使用される動作基準セルのセットを設定するためのシステム、方法、及び回路に関する。本発明の一部として、ＮＶＭブロック又はアレイのセルの少なくとも１つのサブセットは、試験基準セルの２つ又はそれ以上のセットの各々を使用して読み取ることができ、ここで試験基準セルの各セットは、試験基準セルの互いのセットから少なくとも僅かにオフセットされた基準電圧を生成することができ、或いは供給することができる。ＮＶＭブロックの少なくとも１つのサブセットを読み取るのに使用される試験基準セルの各セットについて、読み取り誤り率を計算することができ、或いは決定することができる。比較的低読み取り誤り率に関連する試験基準セルのセットは、ＮＶＭブロック又はアレイ内でセルのサブセットの外側にある他のセルを動作する（例えば読み取る）のに使用される動作基準セルのセットとして選択することができる。別の実施形態では、試験基準セルの選択されたセットを用いて、選択された試験セットとほぼ同じ基準電圧を有する基準セルの動作セットを設定（例えばプログラム）することができる。
ここで図３を参照すると、本発明の幾つかの実施形態によるＮＶＭブロック又はアレイを動作するのに使用される基準セルのセットを選択する方法の各ステップのフローチャートが示されている。本発明の幾つかの実施形態の一部として、関連する誤り検出機能を有し、試験基準セルのＮ個のセットに関連付けられる所与のＮＶＭブロック又はアレイにおいて、設定カウンタ「ｎ」が最初に１に設定することができる（ブロック３１０）。次いで、試験基準セルのｎ番目のセット（最初は１番目のセット）を用いて、ＮＶＭブロックの少なくとも１つのサブセットを読み取ることができる（ブロック３２０）。
ブロック３２０で読み取られたデータを用いて、試験基準セルのｎ番目のセットに関連した読み取り誤り率を決定することができる（ブロック３３０）。本発明の幾つかの実施形態によれば、ＮＶＭブロックの少なくとも１つのサブセットは、プログラム中に得られた追加の誤り検出データ／コードと共に、ソースデータがＮＶＭセルに格納されるＮＶＭブロックの予め定められた部分又はセグメントとすることができる。読み取り誤り率は、例えばパリティビット、チェックサム、ＣＲＣ、及び種々の他の技術の種々の誤り率サンプリング技術及び／又は誤り検出技術を使用して決定することができる。現在知られている、又は将来考案される何らかの誤り検出コーディング及び／又は評価技術は、本発明に適用可能である。
誤り率が試験基準セルのｎ番目のセットを使用してＮＶＭブロックの少なくとも１つのサブセットについて計算又は決定されると、試験基準セルのｎ番目のセットに関連する誤り率を記録することができる（ブロック３４０）。次いで、カウンタ「ｎ」は１つだけインクリメントすることができ（ブロック３５０）、該カウンタをチェックして、新しい「ｎ」がＮ＋１に等しいかどうか、すなわち試験基準セルセットの総数よりも大きな値であるかどうかを調べることができる（ブロック３６０）。新しい「ｎ」がＮ＋１よりも小さい（等しくない）場合には、ブロック３２０?３６０を繰り返すことができ、従って、ＮＶＭブロックの少なくとも１つのサブセットを読み取るための試験基準セルセットの各々の使用に関連する誤り率を決定し記録することができる。
カウンタ「ｎ」がＮ＋１に等しく、試験セットの各々に関連した誤り率が決定されると、比較的低い（例えば最も低い）読み取り誤り率に関連する基準試験セルのセットを選択することができる（ブロック３７０）。基準セルの選択されたセットを用いて、ＮＶＭブロック又はアレイ上でセルを動作させる（ブロック３８０）か、或いは選択されたセットの基準スレショルド電圧に基準スレショルド電圧がほぼ対応する基準セルの動作セットを設定することができ（ブロック３９０）、これにより設定された動作セットを用いてＮＶＭアレイ内でセルを動作させることができるようになる。
上記の説明は、セル又はアレイのＮＶＭブロックを動作する場合に使用される動作基準セルのセットを設定する方法の１つの実施形態を例示している。本発明の他の実施形態は、上記の説明から逸脱したものであってもよい点に留意されたい。選択された試験は、動作基準セットとして使用することができ、該試験を用いて、動作セットを選択又はプログラムすることができ、或いは調整可能な基準構造体のセットに関し基準レベルを調整することができる。更に本発明の方法は、現在公知とすることができるか、或いは将来考案される可能性のあるハードウェア及び／又はソフトウェアモジュールを含む種々のインプリメンテーションにおいて実施することができる。本発明の幾つかの実施形態によるＮＶＭブロック又はアレイのセルを動作するのに使用される動作基準セルのセットを設定する方法の可能な実施の一例を図４を参照して本明細書で以下に説明する。
ここで図４を参照すると、ＮＶＭアレイ４００と共に１つの可能な実施を示すブロック図が図示されている。本発明の幾つかの実施形態の一部として、ＮＶＭブロック又はアレイ４００を動作するための回路４０１は、コントローラ４１０、制御可能な電圧源４１２、センス増幅器４１４、及び試験基準セルの２つ又はそれ以上のセット４３２、４３４、及び４３６を含むことができる。試験基準セルの各セット４３２、４３４、及び４３６は、２つ又はそれ以上の試験基準セルを含むことができる。試験基準セルの各セット４３２、４３４、及び４３６は、試験基準セルの互いのセットから少なくとも僅かにオフセットされた基準電圧を有することができる。例えば、試験基準セルの各セット（例えば４３２）は、増分的にオフセットでき、これにより、各セットを、試験基準セルの前のセット（第１セットを除く）に関連する対応する一連のスレショルド電圧よりも僅かに高い一連のスレッショルド電圧に関連付けることができるようになる。別の実施例として、試験基準セルの第１セットが基準電圧を有するセル；すなわち、セル１＝４．２Ｖ、セル２＝５．２Ｖ、セル３＝６．２Ｖを含む場合、第２セットは、セル１＝４．３Ｖ、セル２＝５．３Ｖ、セル３＝６．３Ｖであるような基準電圧をオフセットしたセルを含むことができる。
図示された実施形態では、コントローラ４１０は、カウンタ「ｎ」を実装することができる（図示せず）。しかしながら、限定ではないが特徴的なカウンタモジュールを含む他のどのような構成も使用することができる。コントローラ４１０は、制御可能な電圧源４１２及びセンス増幅器４１４の動作を制御するように構成することができる。図３に示されるような本発明の幾つかの実施形態によれば、コントローラ４１０は、最初に基準試験設定カウンタ「ｎ」を１に設定することができる。次に、コントローラ４１０は、制御可能な電圧源４１２を動作し、試験基準セルのｎ番目のセット（最初は第１セット４３２）を使用して、ＮＶＭブロック又はアレイのセルの少なくとも１つのサブセット４０２を読み取ることができる。本発明の幾つかの実施形態の一部として、コントローラ４１０は、電圧源４１２に指令して、サブセットエリア４０２内のメモリセルの各々及び試験基準セルのｎ番目のセット（例えば４３２）からの１つ又はそれ以上の試験基準セルに段階的に増加する電圧パルスを印加することができる。サブセットエリア４０２内のメモリセルの各々のスレショルド電圧は、例えばセンス増幅器４１４を使用して、試験基準セルのｎ番目のセット（例えば４３２）内の試験基準セルの１つ又はそれ以上のスレショルド電圧に対して比較することができる。セルのスレショルド電圧を試験基準セルのｎ番目のセットからの基準セルのスレショルド電圧に対して比較することによって、セルのサブセット４０２内のセルの各々の状態を読み取り、又は決定することができる。メモリセルの状態を決定するために、メモリセルのスレショルド電圧を１つ又はそれ以上の基準セル及び／又は構造体のスレショルド電圧に対して比較する他の種々の技術はよく知られており、本発明の別の実施形態に従って実施することができる。
コントローラ４１０は、サブセットエリア４０２内のＮＶＭセルから読み取られたデータを受信することができる。コントローラ４１０は、データを処理することができ、サブセットエリア４０２内のメモリセルを読み取るのに使用される試験基準セルのｎ番目のセットに関連する読み取り誤り率を決定することができる。読み取り誤り率は、例えばパリティビット、チェックサム、ＣＲＣ、及び種々の他の技術のような種々の誤り率サンプリング及び／又は誤り検出技術を使用して決定することができる。必要とされる可能性のある何らかの付加的な要素を含む、サブセットエリア４０２及び／又はＮＶＭブロック４００の他の要素のいずれか及び／又は補助回路４０１は、誤り率サンプリング及び／又は一般的な誤り検出技術をサポートするように構成することができる。図示された実施形態では、サブセットエリア４０２は、パリティチェック誤り検出をサポートする１つ又はそれ以上のパリティビット（Ｐｎの記号がある）を含むことができる。コントローラ４１０は、サブセットエリア４０２から読み取られたデータを処理し、パリティチェック誤り検出に従って読み取り誤り率を決定するように構成することができる。本発明の別の実施形態では、別個の誤りコーディング及び検出回路（図示せず）を含むことができる。
計算されると、コントローラ４１０は、試験基準セル又は構造体の各セットについての読み取り誤り率を内部的に、又は指定された誤り率テーブル４１６のいずれかに記録することができ、この誤り率テーブルは、ＮＶＭブロック又はアレイの一部とすることができる。読み取り誤り率は、記録される読み取り誤り率の各々と該誤り率を作成するのに使用された試験基準セルのセットとの関連性を維持するような方法で記録することができる。
試験基準セルのｎ番目のセットに対し読み取り誤り率が設定された後、１つだけ「ｎ」をインクリメントするようにカウンタに指令することができる。「ｎ」の新しい値が試験基準セルセットの総数を超えていないかどうかチェックするために、コントローラ４１０に照会することができる。超えている場合、試験基準セルのセットの各々に関連する読み取り誤り率を決定及び記録するプロセスは、コントローラ４１０が中断させることができる。言い換えると、読み取り誤り率を決定及び記録するプロセスは、試験基準セルのＮ個のセット（例えば４３２、４３４、及び４３６）の各々について繰り返すことができる。
次に、コントローラ４１０は、記録された読み取り誤り率の中から比較的低い（例えば最も低い）読み取り誤り率を選択することができる。選択された比較的低い読み取り誤り率に関連する試験基準セルのセットは、ＮＶＭブロック又はアレイ４００のセルを動作するのに使用される動作基準セルのセットとして選択することができる。本発明の１つの任意選択的な実施形態によれば、コントローラ４１０はまた、選択された比較的低い読み取り誤り率に関連する選択された試験セットに用いられる基準電圧のセットを決定することができる。基準電圧のセットは、例えば、誤り率テーブル４１６に記録することができる。基準電圧のセットは記憶しておくことができ、これによりの基準電圧の記憶されたセットと試験基準セルの選択されたセット（例えば４３２）との関連性が維持されるようになる。
本発明の幾つかの実施形態によれば、各々が試験基準セルの異なるセットに関連している生成された読み取り誤り率の最も低いものが１つより多いことをコントローラ４１０が判断した場合（例えば２つ又はそれ以上の同等の読み取り誤り率が一様に最も低い誤り率であるとき）には、セットのうちのいずれがより低い読み取り誤り率を提供する可能性が高いかを決定するために、追加の処理を必要と場合がある。例えば、試験基準セルの２つ又はそれ以上のセットの各々について読み取り誤り率を生成及び記録するプロセスは、異なる判定条件に従って、或いはＮＶＭブロックの追加のサブセットに関して繰り返すことができる。或いは、最も低い読み取り誤り率の１つを任意に選択してもよい。
本発明の別の実施形態の一部として、試験基準セルのセット（例えば４３２、４３４、及び４３６）の中から比較的低い読み取り誤り率を提供することが予測されるセットを十分に選択することができる。この場合、例えば上述のように試験基準セルのセットの各々を使用してＮＶＭブロックの少なくとも１つのサブセットを読み取り、使用されたセットに関連する読み取り誤り率を生成した後で、読み取り誤り率をチェックすることができる。読み取り誤り率が所定のスレショルドを下回る場合、その読み取り誤り率に関連する試験基準セルのセットを選択して記録することができ、このようにすると試験セット全部をチェックする前に、読み取り誤り率の作成及び記録のプロセスを中断することができる。本発明の更に別の実施形態によれば、生成された読み取り誤り率のどれもが所定のスレショルドを下回らない場合には、最も低い誤り率は上述の検討に従って選択することができる。
本発明の別の実施形態では、試験基準セルの選択されたセットを用いて、選択された試験セットとほぼ同じ基準電圧を有する基準セルの動作セットを設定することができる。
ここで図５を参照すると、選択された試験セットとほぼ同じ基準電圧を有する動作基準セルのセットを設定し使用するためのＮＶＭアレイの１つの利用可能な構成が示されている。図５に示される補助回路４０１は、図４に示された補助回路とほぼ類似したものとすることができ、汎用基準セルのセット５２０及びオフセット回路５１０を加えて同様の方式で動作することができる。
最初に、補助回路４０１及びＮＶＭブロック４００は、試験基準セルの２つ又はそれ以上のセット４３２、４３４、及び４３６の各々と関連する読み取り誤り率を決定し、比較的低い（例えば最も低い）読み取り誤り率と関連する試験基準セルの２つ又はそれ以上のセット４３２、４３４、及び４３６の１つを選択するよう動作することができる。次に、試験基準セルの選択されたセットを用いて、汎用基準セルのセット５２０からの１つ又はそれ以上の汎用基準セルのオフセット値を決定することができる。オフセット値は、直接又はコントローラ４１０を介してオフセット回路５１０に入力することができる。オフセット回路５１０は、単独或いは制御可能な電圧源４１２と組み合わせて汎用基準セル５１０のセットから汎用基準セルの１つ又はそれ以上の基準電圧をオフセットするように適合させることができる。１つの実施形態では、オフセット回路５１０は汎用基準セルの基準電圧をオフセットするように構成することができ、これにより汎用基準セット５２０内の基準セルの基準電圧が選択された試験セット内の対応する基準セルにほぼ等しくすることができるようになる。
本発明の別の実施形態では、選択された試験セットに関連する基準電圧のセットは、コントローラ４１０によって取得することができる。上述のように、基準電圧のセットは、例えば誤り率テーブル４１６に記録することができる。この場合、基準電圧データのセットは、単純にテーブル４１６から関連したデータを検索することによって取得することができる。コントローラ４１０は、オフセット回路５１０に、基準電圧のセットに従って汎用基準セル５２０のセット内の基準セルの１つ又はそれ以上のスレショルド電圧をオフセットするよう指令することができる。本発明の更に別の実施形態では、コントローラ４１０は、オフセット回路５１０に、汎用基準セル５１０のセット内の汎用基準セルの１つ又はそれ以上の基準電圧をオフセットするよう指令することができ、その結果、汎用基準セル５１０のセットのスレショルド電圧が選択された試験セットのスレショルド電圧にほぼ等しくすることができるようになる。
本発明の別の実施形態によれば、オフセット回路５１０及び汎用基準セルのセット５２０は、基準セルのバンク（図示せず）に置き換えることができる。基準セルのバンクは、各々がバンク内の他の基準セルから増分的にオフセットされるバンク内の２つ又はそれ以上の基準セルを含むことができる。例えば、バンク内の各基準セルは、前の基準セル（第１基準セルを除く）のスレショルド電圧よりも僅かに高いスレショルド電圧を有することができる。
本発明の幾つかの実施形態によれば、選択されると、試験基準セルの選択されたセットを用いて、基準セルのバンク内の基準セルのどれが基準セルの動作セットを設定するのに使用されることになるかを判定することができる。基準セルのバンクからの基準セルの選択されたセットは、バンクからの選択されたセットが選択された試験セットとほぼ同じ基準電圧を有することができるように選択することができる。従って、バンクからの基準セルの選択されたセットは、選択された試験セットとほぼ同じ基準電圧を有する動作基準セルのセットを提供することができる。動作基準セルのセットは、ＮＶＭアレイを動作するのに使用することができる。
本発明の幾つかの実施形態によれば、ＮＶＭアレイ内のセルのセットのプログラムの前又はプログラム中に、セルのセットに関連した１つ又はそれ以上の論理状態又はプログラム状態の各々にプログラムされるセルの数をカウントすることができ、更に、例えばチェックサムテーブルに記憶することができる。本発明の幾つかの実施形態の一部として、各論理状態又はプログラム状態以上及び／又は以下にプログラムされるセルの数をカウントすることができ、及び／又はＮＶＭセルのセットと同じアレイ上或いはＮＶＭアレイと同じチップ上のメモリ内のいずれかにあるテーブルに記憶することができる。
プログラムされたセルのセットが読み取られると、本発明の幾つかの実施形態によれば、所与の論理状態又はプログラム状態にあることが判明したセルの数は、プログラム中に記憶された対応する値（例えば所与の状態にプログラムされたセルの数）に対して、又はプログラム中に記憶された値から得られた値（例えば所与の状態以上にプログラムされたセルの数から隣接するより高い論理状態以上にプログラムされたセルの数を引いた数）に対して比較することができる。所与の状態で読み取られたセルの数とプログラム中に決定／カウント／記憶された値に基づいた予想される数との間に差異がある場合、所与のプログラム状態に関連する読み取り検証基準スレショルド値を上方又は下方に調整して、検出された誤りを補償することができる。本発明の幾つかの実施形態によれば、隣接する論理状態の読み取り検証レベルは、所与の状態で検出された読み取り誤りを補償するために上方又は下方に移動させることができる。
例えば、本発明の幾つかの実施形態によれば、所与のプログラム状態で見つけられた（例えば読み取られた）セルの数が予想される値を下回る場合には、その所与の状態に関連する読み取り検証基準電圧を下げることができ、或いは、所与の状態より上で読み取られたセルの数が予想される数を上回ることが分かった場合には、所与の状態より高く且つ隣接する論理状態に関連する読み取り検証基準を引き上げることができる。逆に、所与のプログラム状態で見つけられた（例えば読み取られた）セルの数が予想を上回る場合には、その所与の状態に関連する読み取り検証基準電圧を上げることができ、或いは、所与の状態より上で読み取られたセルの数が予想される数を下回ることが分かった場合には、所与の状態より高く且つ隣接する論理状態に関連する読み取り検証基準を引き下げることができる。従って、セルのセットの読み取り検証基準電圧は、該セットに関連する状態の各々で見つけられ／読み取られたセルの数がセルのセットのプログラム中にカウントされた値から読み取られ或いは得られた数にほぼ等しくなるように選択することができ、この値はチェックサムテーブルに記憶しておくことができる。
本発明の幾つかの実施形態によれば、チェックサムテーブルは、ＮＶＭセルのセットと同じチップ上に存在することができ、本発明の別の実施形態によれば、コントローラは、上述の誤り検出及び読み取り検証基準値調整を行うように適合させることができる。チェックサムテーブルは、ＮＶＭセルのセットと同じＮＶＭアレイ内に記憶するか、或いは、例えばプログラム及び／又は読み取り中にコントローラによって使用されるレジスタ又はバッファ内のＮＶＭアレイと同じチップ上に存在する幾つかの他のメモリセル上に記憶することができる。本発明の他の実施形態によれば、専用の誤りコーディング及び検出回路を同じチップ上のコントローラ及び動作されるＮＶＭアレイと共に含めることができる。
次に図６を参照すると、誤り検出アルゴリズムに基づいてチェックサムを行い、チェックサムアルゴリズムの結果に基づいて基準セルのセットを選択するための、ＮＶＭアレイに関連した１つの可能な回路構成を示すブロック図が示されている。本発明の幾つかの実施形態によるチェックサムアルゴリズムの基本ステップを列挙したフローチャートを示す図７と共に図６を見ると、ＮＶＭセルのある数（例えば１０００セル）のプログラム前又はプログラム中のいずれかで、セルのセットに関連する各プログラム状態、それより上、又はそれより下のいずれかにプログラムされるセルの数をカウントする（ブロック６００）ことができることが示されている。カウント処理は、場合によってはコントローラ４１０で実行することができ、その結果をチェックサムテーブル４１８に記憶することができる。本発明の幾つかの他の実施形態によれば、チェックサム４１８テーブルは、ＮＶＭアレイと同じチップ上に記憶することができ、又は、ＮＶＭアレイ上に直接、或いは例えばＮＶＭアレイのプログラム及び又は読み取り中にコントローラ４１０によっても使用される記憶レジスタ又はバッファの別のメモリ上に記憶することができる。
次に図８Ａ及び図８Ｂを参照すると、本発明の幾つかの実施形態によるチェックサムアルゴリズムの一部としてチェックサム値をカウント、記憶、及び使用することができる方法の２つの実施例が示されている。図８Ａは、セルのセット用のチェックサム値が各論理状態又はプログラム状態より下にあるセルの数に基づくようにするセルのカウント処理を示しており、図８Ｂは、セルのセット用のチェックサム値が各論理プログラム状態より上にあるセルの数に基づくようにするセルのカウント処理を示している。この説明の目的のために、プログラム状態は消去状態以外のどのような論理状態としても定義することができる。図８Ａ及び図８Ｂに示されたものの他に、当業者であれば、ＮＶＭセルのセットに関連するプログラム状態の各々にプログラムされたセルの数を決定するのに使用されるチェックサム値を生成するための種々の方法及び装置があることを認識しているはずである。
セルのプログラムされたセットからセルを読み取っている間、コントローラ４１０又は他のある誤り検出回路（図示せず）は、読み取り中に各プログラム状態でカウントされたセルの数をプログラム中又はプログラム前に記憶されている対応するチェックサム値と比較することができる。例えば、セット内のセルの総数が１０００であり、第３プログラム状態で読み取られたセルの数は２３５で、更に、記憶されたチェックサム値の１つは、第３プログラム状態より下にプログラムされたセルの数が７５０であることを示している場合、第３プログラム状態にプログラムされたセルは２５０存在するはずであり、従って、第３プログラム状態にプログラムされたものとして読み取られているはずの１５セルがセットの読み取りに失敗したことを導き出すことができる（ブロック６１０）。
各プログラム状態に関連する読み取り検証基準スレショルド電圧は、ステップ６１０中の読み取りの際に検出された誤りに応答して調整することができる（ブロック６２０）。図７Ｂは、本発明の幾つかの実施形態による、チェックサムアルゴリズムを用いて１つ又はそれ以上のプログラム状態でのセルの読み取りに関連する基準電圧（例えば読み取り検証）を調整することができるステップを列挙したフローチャートを示している。図７Ｂを全体的に説明すると、所与のプログラム状態で見つけられたセルの数がチェックサム値から得られた値を上回る場合、その所与のプログラム状態に関連する読み取り検証スレショルド値を引き上げることができ、或いは、隣接するより高い状態に関連する読み取り検証基準レベルを引き下げることができることを示している。逆に、所与のプログラム状態で見つけられたセルの数が予想される数を下回る場合、所与のプログラム状態に関連する読み取り検証スレショルド値を引き下げることができ、或いは隣接する次に高い状態に関連する読み取り検証スレショルド値を引き上げることができる。
図７Ｂに関して、本発明の幾つかの実施形態によれば、所与のプログラム状態で見つけられた（例えば読み取られた）セルの数が予想される値を下回る場合、その所与の状態に関連する読み取り検証基準電圧を引き下げることができ、或いは、所与の状態より上で読み取られたセルの数が予想される数を上回ることが分かった場合、所与の状態より高く且つ隣接する論理状態に関連する読み取り検証基準を引き上げることができる。逆に、所与のプログラム状態で見つけられた（例えば読み取られた）セルの数が予想を上回る場合、その所与の状態に関連する読み取り検証基準電圧を引き上げることができ、或いは所与の状態より上で読み取られたセルの数が予想される数を下回ることが分かった場合、所与の状態より高く且つ隣接する論理状態に関連する読み取り検証基準を引き下げることができる。従って、セルのセット用の読み取り検証基準電圧は、セットに関連する状態の各々で見つけられた／読み取られたセルの数が、セルのセットのプログラム中にカウントされた値から読み取られ又は得られた数にほぼ等しくすることができるように選択でき、その値は、チェックサムテーブルに記憶しておくことができる。図７Ｂのステップは、各プログラム状態で読み取られたセルの数が他の実施形態で予想されるセルの数にほぼ相当するまで反復プロセスの一部として繰り返すことができ、幾つかの異なる状態にプログラムされたセルを並行してチェックすることができる。
本発明の幾つかの特徴を本明細書で例示し説明してきたが、多くの修正、置換、変更、及び均等物が当業者には想起されるであろう。従って、添付の請求項は、本発明の真の精神の範囲内にあるこのような修正及び変更の全てを保護するものとする点を理解されたい。
プログラム検証スレショルドレベルと読み取り検証スレショルドレベルの両方を見ることができる、バイナリＮＶＭセルの異なる状態に関連した異なるスレショルド電圧のグラフ図である。 各々がマルチレベルセル（ＭＬＣ）の異なるプログラム状態の境界に関連する種々のスレショルド電圧のグラフ図である。 １０サイクル及び１０００サイクルにおいての、例示的なマルチレベルセル（ＭＬＣ）の各プログラム状態に関連したスレショルド電圧（Ｖｔ）のＶｔドリフトに起因する測定された変化を時間の関数として示すグラフである。 本発明の幾つかの実施形態によるＮＶＭブロック又はアレイを動作する際に使用される基準セルのセットを選択する方法のフローチャート図である。 本発明の幾つかの実施形態による図３の方法の１つの実施をサポートするＮＶＭアレイに関連した１つの可能な回路構成を示すブロック図である。 選択された試験セットとほぼ同じ基準電圧を有する動作基準セルのセットを設定し使用するためのＮＶＭアレイに関連した１つの可能な回路構成を示すブロック図である。 本発明の幾つかの実施形態による誤り検出アルゴリズムに基づいてチェックサムを行い、チェックサムアルゴリズムの結果に基づいて基準セルのセットを選択するためのＮＶＭアレイに関連した１つの可能な回路構成を示すブロック図である。 本発明の幾つかの実施形態によるチェックサムアルゴリズムの基本ステップを列挙したフローチャートを示す図である。 本発明の幾つかの実施形態による、チェックサムアルゴリズムを使用して所与のプログラム状態でのセルの読み取りに関連した基準電圧（例えば読み取り検証）を調整することのできるステップを列挙したフローチャートを示す図である。 本発明の幾つかの実施形態によるチェックサムアルゴリズムの一部として記憶及び使用することができるチェックサム値のセットの実施例を示す図である。 本発明の幾つかの実施形態によるチェックサムアルゴリズムの一部として記憶及び使用することができるチェックサム値のセットの実施例を示す図である。

Claims (8)

  1. ＮＶＭセルのセットで読み取り誤りを検出する方法であって、
    セルの前記セットのプログラム中又はプログラム前に、前記ＮＶＭセルに関連する論理状態のセットの１つ又はそれ以上の論理状態にまで及び／又はそれより上にプログラムされるセルの数をカウントする段階と、
    所与の状態で読み取られたセルの数を、プログラム中又はプログラム前に行われた前記カウント段階に基づいて前記所与の状態にあるはずのセルの数に対応する値と比較する段階と、
    を含む方法。
  2. 前記カウント段階は、前記セルのセットに関連する各論理状態以上にプログラムされるセルの数をカウントする段階を含む請求項１に記載の方法。
  3. 前記比較段階は、所与の状態で読み取られたセルの数と、前記所与の状態以上にプログラムされた前記セットのセルの数及び前記所与の状態に隣接し且つそれよりも高い論理状態以上にプログラムされた前記セットのセルの数とを比較する段階を含む請求項１に記載の方法。
  4. 前記所与の状態以上にプログラムされた前記セットのセルの数から、前記所与の状態に対し高い隣接状態以上にプログラムされた前記セットのセルの数だけ差し引くことによって前記所与の状態にあるはずのセルの数を求める段階を更に含む請求項３に記載の方法。
  5. セルのセットの１つ又はそれ以上の読み取り検証基準レベルを調整する方法であって、
    前記セルのセットのプログラム中又はプログラム前に、前記ＮＶＭセルに関連する論理状態のセットの１つ又はそれ以上の論理状態にまで及び／又はそれより上にプログラムされるセルの数をカウントする段階と、
    所与の状態で読み取られたセルの数を、プログラム中又はプログラム前に行われた前記カウント段階に基づいて前記所与の状態にあるはずのセルの数に対応する値と比較する段階と、
    前記比較に基づいて前記所与の状態或いは隣接する状態に関連する読み取り検証レベルを引き上げる段階又は引き下げる段階のいずれかと、
    を含む方法。
  6. 前記カウント段階は、
    前記セルのセットに関連する各論理状態以上にプログラムされるセルの数をカウントする段階と、
    所与の状態で読み取られたセルの数を、前記所与の状態以上にプログラムされた前記セルのセットの数及び前記所与の状態に隣接し且つそれよりも高い論理状態以上にプログラムされた前記セットのセルの数と比較する段階と、
    を含む請求項５に記載の方法。
  7. 所与の論理状態で読み取られたセルの数が前記所与の状態で予想されるセルの数より少ない場合、その所与の状態に関連する読み取り検証レベルを引き下げることができるか、或いは前記隣接するより高い状態の読み取り検証レベルを引き上げることができることを特徴とする請求項６に記載の方法。
  8. 所与の論理状態で読み取られたセルの数が前記所与の状態で予想されるセルの数より多い場合、その所与の状態に関連する読み取り検証レベルを引き上げることができるか、或いは前記隣接するより高い状態の読み取り検証レベルを引き下げることができることを特徴とする請求項６に記載の方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011510428A (ja) * 2008-01-22 2011-03-31 サムスン エレクトロニクス カンパニー リミテッド メモリプログラミング装置および方法
JP2011238346A (ja) * 2011-06-16 2011-11-24 Sandisk Il Ltd フラッシュメモリ内のエラーから復旧するための方法
JP2013152737A (ja) * 2008-07-17 2013-08-08 Marvell World Trade Ltd 固体メモリデバイスにおけるデータ復帰

Families Citing this family (276)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US7372731B2 (en) * 2003-06-17 2008-05-13 Sandisk Il Ltd. Flash memories with adaptive reference voltages
EP1741108A1 (en) * 2004-04-22 2007-01-10 Koninklijke Philips Electronics N.V. Electronic circuit with memory for which a threshold level is selected
US20060108667A1 (en) * 2004-11-22 2006-05-25 Macronix International Co., Ltd. Method for manufacturing a small pin on integrated circuits or other devices
US7220983B2 (en) * 2004-12-09 2007-05-22 Macronix International Co., Ltd. Self-aligned small contact phase-change memory method and device
US7535765B2 (en) * 2004-12-09 2009-05-19 Saifun Semiconductors Ltd. Non-volatile memory device and method for reading cells
US7709334B2 (en) 2005-12-09 2010-05-04 Macronix International Co., Ltd. Stacked non-volatile memory device and methods for fabricating the same
EP1684307A1 (en) * 2005-01-19 2006-07-26 Saifun Semiconductors Ltd. Method, circuit and systems for erasing one or more non-volatile memory cells
US7238994B2 (en) 2005-06-17 2007-07-03 Macronix International Co., Ltd. Thin film plate phase change ram circuit and manufacturing method
US7321130B2 (en) * 2005-06-17 2008-01-22 Macronix International Co., Ltd. Thin film fuse phase change RAM and manufacturing method
US7696503B2 (en) * 2005-06-17 2010-04-13 Macronix International Co., Ltd. Multi-level memory cell having phase change element and asymmetrical thermal boundary
US7598512B2 (en) * 2005-06-17 2009-10-06 Macronix International Co., Ltd. Thin film fuse phase change cell with thermal isolation layer and manufacturing method
US7514367B2 (en) * 2005-06-17 2009-04-07 Macronix International Co., Ltd. Method for manufacturing a narrow structure on an integrated circuit
US8237140B2 (en) * 2005-06-17 2012-08-07 Macronix International Co., Ltd. Self-aligned, embedded phase change RAM
US7534647B2 (en) 2005-06-17 2009-05-19 Macronix International Co., Ltd. Damascene phase change RAM and manufacturing method
US7447077B2 (en) * 2005-08-05 2008-11-04 Halo Lsi, Inc. Referencing scheme for trap memory
US7397060B2 (en) 2005-11-14 2008-07-08 Macronix International Co., Ltd. Pipe shaped phase change memory
US7786460B2 (en) 2005-11-15 2010-08-31 Macronix International Co., Ltd. Phase change memory device and manufacturing method
US7635855B2 (en) * 2005-11-15 2009-12-22 Macronix International Co., Ltd. I-shaped phase change memory cell
US7394088B2 (en) * 2005-11-15 2008-07-01 Macronix International Co., Ltd. Thermally contained/insulated phase change memory device and method (combined)
US7414258B2 (en) 2005-11-16 2008-08-19 Macronix International Co., Ltd. Spacer electrode small pin phase change memory RAM and manufacturing method
US7479649B2 (en) * 2005-11-21 2009-01-20 Macronix International Co., Ltd. Vacuum jacketed electrode for phase change memory element
US7449710B2 (en) * 2005-11-21 2008-11-11 Macronix International Co., Ltd. Vacuum jacket for phase change memory element
US7829876B2 (en) * 2005-11-21 2010-11-09 Macronix International Co., Ltd. Vacuum cell thermal isolation for a phase change memory device
TWI318003B (en) * 2005-11-21 2009-12-01 Macronix Int Co Ltd Air cell thermal isolation for a memory array formed of a programmable resistive material
US7599217B2 (en) * 2005-11-22 2009-10-06 Macronix International Co., Ltd. Memory cell device and manufacturing method
US7688619B2 (en) 2005-11-28 2010-03-30 Macronix International Co., Ltd. Phase change memory cell and manufacturing method
US7459717B2 (en) 2005-11-28 2008-12-02 Macronix International Co., Ltd. Phase change memory cell and manufacturing method
US7521364B2 (en) * 2005-12-02 2009-04-21 Macronix Internation Co., Ltd. Surface topology improvement method for plug surface areas
US7605079B2 (en) * 2005-12-05 2009-10-20 Macronix International Co., Ltd. Manufacturing method for phase change RAM with electrode layer process
US7642539B2 (en) * 2005-12-13 2010-01-05 Macronix International Co., Ltd. Thin film fuse phase change cell with thermal isolation pad and manufacturing method
US7531825B2 (en) * 2005-12-27 2009-05-12 Macronix International Co., Ltd. Method for forming self-aligned thermal isolation cell for a variable resistance memory array
US8062833B2 (en) 2005-12-30 2011-11-22 Macronix International Co., Ltd. Chalcogenide layer etching method
US20070158632A1 (en) * 2006-01-09 2007-07-12 Macronix International Co., Ltd. Method for Fabricating a Pillar-Shaped Phase Change Memory Element
US7595218B2 (en) * 2006-01-09 2009-09-29 Macronix International Co., Ltd. Programmable resistive RAM and manufacturing method
US7741636B2 (en) * 2006-01-09 2010-06-22 Macronix International Co., Ltd. Programmable resistive RAM and manufacturing method
US7560337B2 (en) * 2006-01-09 2009-07-14 Macronix International Co., Ltd. Programmable resistive RAM and manufacturing method
WO2007080586A2 (en) * 2006-01-10 2007-07-19 Saifun Semiconductors Ltd. Rd algorithm improvement for nrom technology
US7825396B2 (en) * 2006-01-11 2010-11-02 Macronix International Co., Ltd. Self-align planerized bottom electrode phase change memory and manufacturing method
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US7432206B2 (en) * 2006-01-24 2008-10-07 Macronix International Co., Ltd. Self-aligned manufacturing method, and manufacturing method for thin film fuse phase change ram
US7456421B2 (en) * 2006-01-30 2008-11-25 Macronix International Co., Ltd. Vertical side wall active pin structures in a phase change memory and manufacturing methods
US7956358B2 (en) * 2006-02-07 2011-06-07 Macronix International Co., Ltd. I-shaped phase change memory cell with thermal isolation
US7910907B2 (en) 2006-03-15 2011-03-22 Macronix International Co., Ltd. Manufacturing method for pipe-shaped electrode phase change memory
US7554144B2 (en) 2006-04-17 2009-06-30 Macronix International Co., Ltd. Memory device and manufacturing method
US7928421B2 (en) 2006-04-21 2011-04-19 Macronix International Co., Ltd. Phase change memory cell with vacuum spacer
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US8129706B2 (en) * 2006-05-05 2012-03-06 Macronix International Co., Ltd. Structures and methods of a bistable resistive random access memory
US7773421B2 (en) * 2006-05-08 2010-08-10 Macronix International Co., Ltd. Method and apparatus for accessing memory with read error by changing comparison
US8077516B2 (en) * 2006-05-08 2011-12-13 Macronix International Co., Ltd. Method and apparatus for accessing memory with read error by changing comparison
US7471562B2 (en) * 2006-05-08 2008-12-30 Macronix International Co., Ltd. Method and apparatus for accessing nonvolatile memory with read error by changing read reference
US7608848B2 (en) * 2006-05-09 2009-10-27 Macronix International Co., Ltd. Bridge resistance random access memory device with a singular contact structure
KR101202537B1 (ko) * 2006-05-12 2012-11-19 애플 인크. 메모리 디바이스를 위한 결합된 왜곡 추정 및 에러 보정 코딩
WO2007132456A2 (en) * 2006-05-12 2007-11-22 Anobit Technologies Ltd. Memory device with adaptive capacity
WO2007132453A2 (en) 2006-05-12 2007-11-22 Anobit Technologies Ltd. Distortion estimation and cancellation in memory devices
WO2007132452A2 (en) * 2006-05-12 2007-11-22 Anobit Technologies Reducing programming error in memory devices
US7820997B2 (en) 2006-05-30 2010-10-26 Macronix International Co., Ltd. Resistor random access memory cell with reduced active area and reduced contact areas
US7732800B2 (en) 2006-05-30 2010-06-08 Macronix International Co., Ltd. Resistor random access memory cell with L-shaped electrode
US7696506B2 (en) 2006-06-27 2010-04-13 Macronix International Co., Ltd. Memory cell with memory material insulation and manufacturing method
US7785920B2 (en) * 2006-07-12 2010-08-31 Macronix International Co., Ltd. Method for making a pillar-type phase change memory element
US7442603B2 (en) * 2006-08-16 2008-10-28 Macronix International Co., Ltd. Self-aligned structure and method for confining a melting point in a resistor random access memory
US7567461B2 (en) * 2006-08-18 2009-07-28 Micron Technology, Inc. Method and system for minimizing number of programming pulses used to program rows of non-volatile memory cells
US8060806B2 (en) 2006-08-27 2011-11-15 Anobit Technologies Ltd. Estimation of non-linear distortion in memory devices
US7772581B2 (en) * 2006-09-11 2010-08-10 Macronix International Co., Ltd. Memory device having wide area phase change element and small electrode contact area
WO2008032326A2 (en) * 2006-09-12 2008-03-20 Saifun Semiconductors Ltd. Methods, circuits and systems for reading non-volatile memory cells
KR101470621B1 (ko) * 2006-09-27 2014-12-05 샌디스크 테크놀로지스, 인코포레이티드 셀 모집단 분포 보조 판독 마지닝을 갖는 메모리
US7504653B2 (en) 2006-10-04 2009-03-17 Macronix International Co., Ltd. Memory cell device with circumferentially-extending memory element
US7510929B2 (en) * 2006-10-18 2009-03-31 Macronix International Co., Ltd. Method for making memory cell device
US7527985B2 (en) * 2006-10-24 2009-05-05 Macronix International Co., Ltd. Method for manufacturing a resistor random access memory with reduced active area and reduced contact areas
US7388771B2 (en) 2006-10-24 2008-06-17 Macronix International Co., Ltd. Methods of operating a bistable resistance random access memory with multiple memory layers and multilevel memory states
US7863655B2 (en) * 2006-10-24 2011-01-04 Macronix International Co., Ltd. Phase change memory cells with dual access devices
US20080094885A1 (en) * 2006-10-24 2008-04-24 Macronix International Co., Ltd. Bistable Resistance Random Access Memory Structures with Multiple Memory Layers and Multilevel Memory States
JP5177991B2 (ja) * 2006-10-25 2013-04-10 株式会社東芝 不揮発性半導体記憶装置
WO2008053472A2 (en) 2006-10-30 2008-05-08 Anobit Technologies Ltd. Reading memory cells using multiple thresholds
US7821826B2 (en) 2006-10-30 2010-10-26 Anobit Technologies, Ltd. Memory cell readout using successive approximation
TWI307100B (en) 2006-11-07 2009-03-01 Macronix Int Co Ltd Memory and method for reading error checking thereof
US8067762B2 (en) 2006-11-16 2011-11-29 Macronix International Co., Ltd. Resistance random access memory structure for enhanced retention
US7924648B2 (en) 2006-11-28 2011-04-12 Anobit Technologies Ltd. Memory power and performance management
WO2008068747A2 (en) * 2006-12-03 2008-06-12 Anobit Technologies Ltd. Automatic defect management in memory devices
US7682868B2 (en) 2006-12-06 2010-03-23 Macronix International Co., Ltd. Method for making a keyhole opening during the manufacture of a memory cell
US20080137400A1 (en) * 2006-12-06 2008-06-12 Macronix International Co., Ltd. Phase Change Memory Cell with Thermal Barrier and Method for Fabricating the Same
US7473576B2 (en) * 2006-12-06 2009-01-06 Macronix International Co., Ltd. Method for making a self-converged void and bottom electrode for memory cell
US7476587B2 (en) * 2006-12-06 2009-01-13 Macronix International Co., Ltd. Method for making a self-converged memory material element for memory cell
US7697316B2 (en) 2006-12-07 2010-04-13 Macronix International Co., Ltd. Multi-level cell resistance random access memory with metal oxides
US7903447B2 (en) * 2006-12-13 2011-03-08 Macronix International Co., Ltd. Method, apparatus and computer program product for read before programming process on programmable resistive memory cell
US8344347B2 (en) * 2006-12-15 2013-01-01 Macronix International Co., Ltd. Multi-layer electrode structure
US7593263B2 (en) * 2006-12-17 2009-09-22 Anobit Technologies Ltd. Memory device with reduced reading latency
US7900102B2 (en) * 2006-12-17 2011-03-01 Anobit Technologies Ltd. High-speed programming of memory devices
US7718989B2 (en) * 2006-12-28 2010-05-18 Macronix International Co., Ltd. Resistor random access memory cell device
US7394698B1 (en) * 2006-12-28 2008-07-01 Macronix International Co., Ltd. Method and apparatus for adjusting a read reference level under dynamic power conditions
US7515461B2 (en) * 2007-01-05 2009-04-07 Macronix International Co., Ltd. Current compliant sensing architecture for multilevel phase change memory
US7433226B2 (en) * 2007-01-09 2008-10-07 Macronix International Co., Ltd. Method, apparatus and computer program product for read before programming process on multiple programmable resistive memory cell
US7751240B2 (en) * 2007-01-24 2010-07-06 Anobit Technologies Ltd. Memory device with negative thresholds
US8151166B2 (en) * 2007-01-24 2012-04-03 Anobit Technologies Ltd. Reduction of back pattern dependency effects in memory devices
US7663135B2 (en) 2007-01-31 2010-02-16 Macronix International Co., Ltd. Memory cell having a side electrode contact
US7619311B2 (en) * 2007-02-02 2009-11-17 Macronix International Co., Ltd. Memory cell device with coplanar electrode surface and method
US7701759B2 (en) * 2007-02-05 2010-04-20 Macronix International Co., Ltd. Memory cell device and programming methods
US7483292B2 (en) * 2007-02-07 2009-01-27 Macronix International Co., Ltd. Memory cell with separate read and program paths
US7463512B2 (en) * 2007-02-08 2008-12-09 Macronix International Co., Ltd. Memory element with reduced-current phase change element
US8138028B2 (en) * 2007-02-12 2012-03-20 Macronix International Co., Ltd Method for manufacturing a phase change memory device with pillar bottom electrode
US20080192544A1 (en) * 2007-02-13 2008-08-14 Amit Berman Error correction coding techniques for non-volatile memory
US7884343B2 (en) * 2007-02-14 2011-02-08 Macronix International Co., Ltd. Phase change memory cell with filled sidewall memory element and method for fabricating the same
US7619237B2 (en) * 2007-02-21 2009-11-17 Macronix International Co., Ltd. Programmable resistive memory cell with self-forming gap
US8008643B2 (en) * 2007-02-21 2011-08-30 Macronix International Co., Ltd. Phase change memory cell with heater and method for fabricating the same
KR100865830B1 (ko) * 2007-02-22 2008-10-28 주식회사 하이닉스반도체 메모리 소자의 독출 방법
US7956344B2 (en) * 2007-02-27 2011-06-07 Macronix International Co., Ltd. Memory cell with memory element contacting ring-shaped upper end of bottom electrode
CN101715595A (zh) * 2007-03-12 2010-05-26 爱诺彼得技术有限责任公司 存储器单元读取阈的自适应估计
KR100907218B1 (ko) * 2007-03-28 2009-07-10 삼성전자주식회사 읽기 레벨 제어 장치 및 그 방법
US7786461B2 (en) 2007-04-03 2010-08-31 Macronix International Co., Ltd. Memory structure with reduced-size memory element between memory material portions
US8610098B2 (en) * 2007-04-06 2013-12-17 Macronix International Co., Ltd. Phase change memory bridge cell with diode isolation device
US7755076B2 (en) 2007-04-17 2010-07-13 Macronix International Co., Ltd. 4F2 self align side wall active phase change memory
US8001320B2 (en) * 2007-04-22 2011-08-16 Anobit Technologies Ltd. Command interface for memory devices
US8429493B2 (en) 2007-05-12 2013-04-23 Apple Inc. Memory device with internal signap processing unit
US8234545B2 (en) * 2007-05-12 2012-07-31 Apple Inc. Data storage with incremental redundancy
WO2008140171A1 (en) * 2007-05-14 2008-11-20 Samsung Electronics Co., Ltd. Apparatus for reading data and method using the same
US8513637B2 (en) * 2007-07-13 2013-08-20 Macronix International Co., Ltd. 4F2 self align fin bottom electrodes FET drive phase change memory
US7925936B1 (en) 2007-07-13 2011-04-12 Anobit Technologies Ltd. Memory device with non-uniform programming levels
TWI402980B (zh) 2007-07-20 2013-07-21 Macronix Int Co Ltd 具有緩衝層之電阻式記憶結構
US7884342B2 (en) * 2007-07-31 2011-02-08 Macronix International Co., Ltd. Phase change memory bridge cell
US7729161B2 (en) * 2007-08-02 2010-06-01 Macronix International Co., Ltd. Phase change memory with dual word lines and source lines and method of operating same
US9018615B2 (en) * 2007-08-03 2015-04-28 Macronix International Co., Ltd. Resistor random access memory structure having a defined small area of electrical contact
US8259497B2 (en) 2007-08-06 2012-09-04 Apple Inc. Programming schemes for multi-level analog memory cells
US7619925B2 (en) * 2007-08-29 2009-11-17 Macronix International Co., Ltd. Virtual ground array memory and programming method thereof
US8178386B2 (en) * 2007-09-14 2012-05-15 Macronix International Co., Ltd. Phase change memory cell array with self-converged bottom electrode and method for manufacturing
US7642125B2 (en) * 2007-09-14 2010-01-05 Macronix International Co., Ltd. Phase change memory cell in via array with self-aligned, self-converged bottom electrode and method for manufacturing
US8098525B2 (en) * 2007-09-17 2012-01-17 Spansion Israel Ltd Pre-charge sensing scheme for non-volatile memory (NVM)
US7864588B2 (en) * 2007-09-17 2011-01-04 Spansion Israel Ltd. Minimizing read disturb in an array flash cell
US7864606B2 (en) * 2007-09-18 2011-01-04 Spansion Israel Ltd Method, device and system for regulating access to an integrated circuit (IC) device
US8174905B2 (en) * 2007-09-19 2012-05-08 Anobit Technologies Ltd. Programming orders for reducing distortion in arrays of multi-level analog memory cells
US7773413B2 (en) 2007-10-08 2010-08-10 Anobit Technologies Ltd. Reliable data storage in analog memory cells in the presence of temperature variations
US7551473B2 (en) * 2007-10-12 2009-06-23 Macronix International Co., Ltd. Programmable resistive memory with diode structure
US8068360B2 (en) * 2007-10-19 2011-11-29 Anobit Technologies Ltd. Reading analog memory cells using built-in multi-threshold commands
US8000141B1 (en) 2007-10-19 2011-08-16 Anobit Technologies Ltd. Compensation for voltage drifts in analog memory cells
US8527819B2 (en) * 2007-10-19 2013-09-03 Apple Inc. Data storage in analog memory cell arrays having erase failures
US7919766B2 (en) 2007-10-22 2011-04-05 Macronix International Co., Ltd. Method for making self aligning pillar memory cell device
US20090150595A1 (en) * 2007-10-24 2009-06-11 Avi Lavan Balanced programming rate for memory cells
US20090109755A1 (en) * 2007-10-24 2009-04-30 Mori Edan Neighbor block refresh for non-volatile memory
US8120960B2 (en) * 2007-11-07 2012-02-21 Spansion Israel Ltd. Method and apparatus for accessing a non-volatile memory array comprising unidirectional current flowing multiplexers
KR101509836B1 (ko) * 2007-11-13 2015-04-06 애플 인크. 멀티 유닛 메모리 디바이스에서의 메모리 유닛의 최적화된 선택
US7804083B2 (en) * 2007-11-14 2010-09-28 Macronix International Co., Ltd. Phase change memory cell including a thermal protect bottom electrode and manufacturing methods
US7945825B2 (en) * 2007-11-25 2011-05-17 Spansion Isreal, Ltd Recovery while programming non-volatile memory (NVM)
US8225181B2 (en) 2007-11-30 2012-07-17 Apple Inc. Efficient re-read operations from memory devices
US7646631B2 (en) * 2007-12-07 2010-01-12 Macronix International Co., Ltd. Phase change memory cell having interface structures with essentially equal thermal impedances and manufacturing methods
US8209588B2 (en) * 2007-12-12 2012-06-26 Anobit Technologies Ltd. Efficient interference cancellation in analog memory cell arrays
US8456905B2 (en) 2007-12-16 2013-06-04 Apple Inc. Efficient data storage in multi-plane memory devices
US8085586B2 (en) * 2007-12-27 2011-12-27 Anobit Technologies Ltd. Wear level estimation in analog memory cells
KR101436505B1 (ko) * 2008-01-03 2014-09-02 삼성전자주식회사 메모리 장치
US7879643B2 (en) * 2008-01-18 2011-02-01 Macronix International Co., Ltd. Memory cell with memory element contacting an inverted T-shaped bottom electrode
US7879645B2 (en) * 2008-01-28 2011-02-01 Macronix International Co., Ltd. Fill-in etching free pore device
US8158965B2 (en) 2008-02-05 2012-04-17 Macronix International Co., Ltd. Heating center PCRAM structure and methods for making
US8156398B2 (en) * 2008-02-05 2012-04-10 Anobit Technologies Ltd. Parameter estimation based on error correction code parity check equations
US7924587B2 (en) * 2008-02-21 2011-04-12 Anobit Technologies Ltd. Programming of analog memory cells using a single programming pulse per state transition
US7864573B2 (en) 2008-02-24 2011-01-04 Anobit Technologies Ltd. Programming analog memory cells for reduced variance after retention
US7929363B1 (en) * 2008-02-26 2011-04-19 Cypress Semiconductor Corporation Memory test and setup method
ITRM20080114A1 (it) * 2008-02-29 2009-09-01 Micron Technology Inc Compensazione della perdita di carica durante la programmazione di un dispositivo di memoria.
US8230300B2 (en) * 2008-03-07 2012-07-24 Apple Inc. Efficient readout from analog memory cells using data compression
US8059457B2 (en) * 2008-03-18 2011-11-15 Anobit Technologies Ltd. Memory device with multiple-accuracy read commands
US8400858B2 (en) 2008-03-18 2013-03-19 Apple Inc. Memory device with reduced sense time readout
US8084842B2 (en) 2008-03-25 2011-12-27 Macronix International Co., Ltd. Thermally stabilized electrode structure
US8030634B2 (en) 2008-03-31 2011-10-04 Macronix International Co., Ltd. Memory array with diode driver and method for fabricating the same
US7825398B2 (en) 2008-04-07 2010-11-02 Macronix International Co., Ltd. Memory cell having improved mechanical stability
US7791057B2 (en) * 2008-04-22 2010-09-07 Macronix International Co., Ltd. Memory cell having a buried phase change region and method for fabricating the same
US8077505B2 (en) * 2008-05-07 2011-12-13 Macronix International Co., Ltd. Bipolar switching of phase change device
US7701750B2 (en) 2008-05-08 2010-04-20 Macronix International Co., Ltd. Phase change device having two or more substantial amorphous regions in high resistance state
US8415651B2 (en) * 2008-06-12 2013-04-09 Macronix International Co., Ltd. Phase change memory cell having top and bottom sidewall contacts
KR101423052B1 (ko) * 2008-06-12 2014-07-25 삼성전자주식회사 메모리 장치 및 읽기 레벨 제어 방법
US8134857B2 (en) * 2008-06-27 2012-03-13 Macronix International Co., Ltd. Methods for high speed reading operation of phase change memory and device employing same
US20100019215A1 (en) * 2008-07-22 2010-01-28 Macronix International Co., Ltd. Mushroom type memory cell having self-aligned bottom electrode and diode access device
US7932506B2 (en) 2008-07-22 2011-04-26 Macronix International Co., Ltd. Fully self-aligned pore-type memory cell having diode access device
US8498151B1 (en) 2008-08-05 2013-07-30 Apple Inc. Data storage in analog memory cells using modified pass voltages
US7924613B1 (en) 2008-08-05 2011-04-12 Anobit Technologies Ltd. Data storage in analog memory cells with protection against programming interruption
US7903457B2 (en) * 2008-08-19 2011-03-08 Macronix International Co., Ltd. Multiple phase change materials in an integrated circuit for system on a chip application
US8169825B1 (en) 2008-09-02 2012-05-01 Anobit Technologies Ltd. Reliable data storage in analog memory cells subjected to long retention periods
US8949684B1 (en) 2008-09-02 2015-02-03 Apple Inc. Segmented data storage
US7719913B2 (en) 2008-09-12 2010-05-18 Macronix International Co., Ltd. Sensing circuit for PCRAM applications
US8482978B1 (en) 2008-09-14 2013-07-09 Apple Inc. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8000135B1 (en) 2008-09-14 2011-08-16 Anobit Technologies Ltd. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8324605B2 (en) * 2008-10-02 2012-12-04 Macronix International Co., Ltd. Dielectric mesh isolated phase change structure for phase change memory
US7897954B2 (en) * 2008-10-10 2011-03-01 Macronix International Co., Ltd. Dielectric-sandwiched pillar memory device
US8239734B1 (en) 2008-10-15 2012-08-07 Apple Inc. Efficient data storage in storage device arrays
US8713330B1 (en) 2008-10-30 2014-04-29 Apple Inc. Data scrambling in memory devices
US8036014B2 (en) * 2008-11-06 2011-10-11 Macronix International Co., Ltd. Phase change memory program method without over-reset
US8907316B2 (en) * 2008-11-07 2014-12-09 Macronix International Co., Ltd. Memory cell access device having a pn-junction with polycrystalline and single crystal semiconductor regions
US8664689B2 (en) 2008-11-07 2014-03-04 Macronix International Co., Ltd. Memory cell access device having a pn-junction with polycrystalline plug and single-crystal semiconductor regions
US8208304B2 (en) * 2008-11-16 2012-06-26 Anobit Technologies Ltd. Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N
US7869270B2 (en) 2008-12-29 2011-01-11 Macronix International Co., Ltd. Set algorithm for phase change memory cell
US8248831B2 (en) * 2008-12-31 2012-08-21 Apple Inc. Rejuvenation of analog memory cells
US8174857B1 (en) 2008-12-31 2012-05-08 Anobit Technologies Ltd. Efficient readout schemes for analog memory cell devices using multiple read threshold sets
US8089137B2 (en) * 2009-01-07 2012-01-03 Macronix International Co., Ltd. Integrated circuit memory with single crystal silicon on silicide driver and manufacturing method
US8107283B2 (en) * 2009-01-12 2012-01-31 Macronix International Co., Ltd. Method for setting PCRAM devices
US8030635B2 (en) 2009-01-13 2011-10-04 Macronix International Co., Ltd. Polysilicon plug bipolar transistor for phase change memory
US8064247B2 (en) 2009-01-14 2011-11-22 Macronix International Co., Ltd. Rewritable memory device based on segregation/re-absorption
US8924661B1 (en) 2009-01-18 2014-12-30 Apple Inc. Memory system including a controller and processors associated with memory devices
US8933536B2 (en) 2009-01-22 2015-01-13 Macronix International Co., Ltd. Polysilicon pillar bipolar transistor with self-aligned memory element
US8228701B2 (en) 2009-03-01 2012-07-24 Apple Inc. Selective activation of programming schemes in analog memory cell arrays
US8832354B2 (en) * 2009-03-25 2014-09-09 Apple Inc. Use of host system resources by memory controller
US8259506B1 (en) 2009-03-25 2012-09-04 Apple Inc. Database of memory read thresholds
US8238157B1 (en) 2009-04-12 2012-08-07 Apple Inc. Selective re-programming of analog memory cells
US8084760B2 (en) 2009-04-20 2011-12-27 Macronix International Co., Ltd. Ring-shaped electrode and manufacturing method for same
US8173987B2 (en) * 2009-04-27 2012-05-08 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
US8097871B2 (en) 2009-04-30 2012-01-17 Macronix International Co., Ltd. Low operational current phase change memory structures
US8351263B2 (en) * 2009-05-12 2013-01-08 Infinite Memory Ltd. Method circuit and system for operating an array of non-volatile memory (“NVM”) cells and a corresponding NVM device
US7933139B2 (en) * 2009-05-15 2011-04-26 Macronix International Co., Ltd. One-transistor, one-resistor, one-capacitor phase change memory
US8350316B2 (en) 2009-05-22 2013-01-08 Macronix International Co., Ltd. Phase change memory cells having vertical channel access transistor and memory plane
US7968876B2 (en) 2009-05-22 2011-06-28 Macronix International Co., Ltd. Phase change memory cell having vertical channel access transistor
US8159881B2 (en) * 2009-06-03 2012-04-17 Marvell World Trade Ltd. Reference voltage optimization for flash memory
US8809829B2 (en) * 2009-06-15 2014-08-19 Macronix International Co., Ltd. Phase change memory having stabilized microstructure and manufacturing method
US8406033B2 (en) 2009-06-22 2013-03-26 Macronix International Co., Ltd. Memory device and method for sensing and fixing margin cells
US8363463B2 (en) 2009-06-25 2013-01-29 Macronix International Co., Ltd. Phase change memory having one or more non-constant doping profiles
US8238149B2 (en) 2009-06-25 2012-08-07 Macronix International Co., Ltd. Methods and apparatus for reducing defect bits in phase change memory
US8479080B1 (en) 2009-07-12 2013-07-02 Apple Inc. Adaptive over-provisioning in memory systems
US7894254B2 (en) 2009-07-15 2011-02-22 Macronix International Co., Ltd. Refresh circuitry for phase change memory
US8110822B2 (en) 2009-07-15 2012-02-07 Macronix International Co., Ltd. Thermal protect PCRAM structure and methods for making
US8198619B2 (en) 2009-07-15 2012-06-12 Macronix International Co., Ltd. Phase change memory cell structure
US8407564B2 (en) * 2009-07-15 2013-03-26 Intel Corporation Prediction and cancellation of systematic noise sources in non-volatile memory
US8064248B2 (en) 2009-09-17 2011-11-22 Macronix International Co., Ltd. 2T2R-1T1R mix mode phase change memory array
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
US8178387B2 (en) 2009-10-23 2012-05-15 Macronix International Co., Ltd. Methods for reducing recrystallization time for a phase change material
JP2010055746A (ja) * 2009-12-07 2010-03-11 Toshiba Corp 記憶媒体再生装置、記憶媒体再生方法および記憶媒体再生プログラム
US8677054B1 (en) 2009-12-16 2014-03-18 Apple Inc. Memory management schemes for non-volatile memory devices
US8694814B1 (en) 2010-01-10 2014-04-08 Apple Inc. Reuse of host hibernation storage space by memory controller
US8572311B1 (en) 2010-01-11 2013-10-29 Apple Inc. Redundant data storage in multi-die memory systems
US8351258B1 (en) * 2010-01-22 2013-01-08 Marvell International Ltd. Adapting read reference voltage in flash memory device
KR101655306B1 (ko) 2010-02-24 2016-09-07 삼성전자주식회사 메모리 시스템 및 그것의 액세스 방법
US8694853B1 (en) 2010-05-04 2014-04-08 Apple Inc. Read commands for reading interfering memory cells
US8729521B2 (en) 2010-05-12 2014-05-20 Macronix International Co., Ltd. Self aligned fin-type programmable memory cell
US8310864B2 (en) 2010-06-15 2012-11-13 Macronix International Co., Ltd. Self-aligned bit line under word line memory array
US8572423B1 (en) 2010-06-22 2013-10-29 Apple Inc. Reducing peak current in memory systems
US8595591B1 (en) 2010-07-11 2013-11-26 Apple Inc. Interference-aware assignment of programming levels in analog memory cells
US9104580B1 (en) 2010-07-27 2015-08-11 Apple Inc. Cache memory for hybrid disk drives
US8645794B1 (en) 2010-07-31 2014-02-04 Apple Inc. Data storage in analog memory cells using a non-integer number of bits per cell
US8856475B1 (en) 2010-08-01 2014-10-07 Apple Inc. Efficient selection of memory blocks for compaction
US8694854B1 (en) 2010-08-17 2014-04-08 Apple Inc. Read threshold setting based on soft readout statistics
WO2012023102A1 (en) 2010-08-17 2012-02-23 Technion R&D Foundation Mitigating inter-cell coupling effects in non volatile memory (nvm) cells
US9021181B1 (en) 2010-09-27 2015-04-28 Apple Inc. Memory management for unifying memory cell conditions by using maximum time intervals
US8395935B2 (en) 2010-10-06 2013-03-12 Macronix International Co., Ltd. Cross-point self-aligned reduced cell size phase change memory
US8497705B2 (en) 2010-11-09 2013-07-30 Macronix International Co., Ltd. Phase change device for interconnection of programmable logic device
US8467238B2 (en) 2010-11-15 2013-06-18 Macronix International Co., Ltd. Dynamic pulse operation for phase change memory
US8987700B2 (en) 2011-12-02 2015-03-24 Macronix International Co., Ltd. Thermally confined electrode for programmable resistance memory
US9208022B2 (en) * 2012-03-29 2015-12-08 Intel Corporation Techniques for adaptive moving read references for memory cell read error recovery
KR101625000B1 (ko) * 2012-03-29 2016-05-27 인텔 코포레이션 메모리 셀을 위한 적응적 판독 기준 이동
US9299459B2 (en) 2012-09-07 2016-03-29 Macronix International Co., Ltd. Method and apparatus of measuring error correction data for memory
KR20140045168A (ko) 2012-10-08 2014-04-16 삼성전자주식회사 불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작방법
KR20140072637A (ko) * 2012-12-05 2014-06-13 삼성전자주식회사 비휘발성 메모리 장치 및 메모리 컨트롤러의 동작 방법
US9076545B2 (en) 2013-01-17 2015-07-07 Sandisk Tecnologies Inc. Dynamic adjustment of read voltage levels based on memory cell threshold voltage distribution
US10230396B1 (en) 2013-03-05 2019-03-12 Microsemi Solutions (Us), Inc. Method and apparatus for layer-specific LDPC decoding
US9813080B1 (en) 2013-03-05 2017-11-07 Microsemi Solutions (U.S.), Inc. Layer specific LDPC decoder
US9280412B2 (en) 2013-03-12 2016-03-08 Macronix International Co., Ltd. Memory with error correction configured to prevent overcorrection
US9136015B2 (en) 2013-04-24 2015-09-15 Apple Inc. Threshold adjustment using data value balancing in analog memory device
JP2014225310A (ja) * 2013-05-16 2014-12-04 株式会社東芝 不揮発性半導体記憶装置
US10319460B2 (en) * 2013-08-14 2019-06-11 Infineon Technologies Ag Systems and methods utilizing a flexible read reference for a dynamic read window
CN104966717B (zh) 2014-01-24 2018-04-13 旺宏电子股份有限公司 一种存储器装置及提供该存储器装置的方法
US9559113B2 (en) 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
US9159412B1 (en) 2014-07-15 2015-10-13 Macronix International Co., Ltd. Staggered write and verify for phase change memory
CN105632554B (zh) * 2014-11-03 2019-07-30 旺宏电子股份有限公司 存储装置的操作方法
US10332613B1 (en) 2015-05-18 2019-06-25 Microsemi Solutions (Us), Inc. Nonvolatile memory system with retention monitor
US9672906B2 (en) 2015-06-19 2017-06-06 Macronix International Co., Ltd. Phase change memory with inter-granular switching
US9799405B1 (en) 2015-07-29 2017-10-24 Ip Gem Group, Llc Nonvolatile memory system with read circuit for performing reads using threshold voltage shift read instruction
KR20170058066A (ko) * 2015-11-18 2017-05-26 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
US9886214B2 (en) 2015-12-11 2018-02-06 Ip Gem Group, Llc Nonvolatile memory system with erase suspend circuit and method for erase suspend management
US9747965B2 (en) 2015-12-28 2017-08-29 Headway Technologies, Inc. Adaptive reference scheme for magnetic memory applications
US9892794B2 (en) 2016-01-04 2018-02-13 Ip Gem Group, Llc Method and apparatus with program suspend using test mode
US9899092B2 (en) 2016-01-27 2018-02-20 Ip Gem Group, Llc Nonvolatile memory system with program step manager and method for program step management
US10283215B2 (en) 2016-07-28 2019-05-07 Ip Gem Group, Llc Nonvolatile memory system with background reference positioning and local reference positioning
US10291263B2 (en) 2016-07-28 2019-05-14 Ip Gem Group, Llc Auto-learning log likelihood ratio
US10236915B2 (en) 2016-07-29 2019-03-19 Microsemi Solutions (U.S.), Inc. Variable T BCH encoding
CN109215717B (zh) * 2017-07-05 2020-12-04 北京兆易创新科技股份有限公司 Nand型浮栅存储器的读取方法及装置
US10269422B2 (en) * 2017-09-08 2019-04-23 Cnex Labs, Inc. Storage system with data reliability mechanism and method of operation thereof
US10347317B2 (en) 2017-10-05 2019-07-09 Gyrfalcon Technology Inc. Method of self-testing and reusing of reference cells in a memory architecture
US10733047B2 (en) * 2018-09-28 2020-08-04 Sandisk Technologies Llc Hard and soft bit data from single read
US10658047B1 (en) * 2018-10-31 2020-05-19 Micron Technology, Inc. Implementing sticky read using error control success rate associated with a memory sub-system
US10756849B2 (en) 2019-01-21 2020-08-25 Apple Inc. Self referenced single-ended chip to chip communication
US10998041B1 (en) * 2020-05-07 2021-05-04 Western Digital Technologies, Inc. Calibrating non-volatile memory read thresholds
US11556416B2 (en) 2021-05-05 2023-01-17 Apple Inc. Controlling memory readout reliability and throughput by adjusting distance between read thresholds
US11847342B2 (en) 2021-07-28 2023-12-19 Apple Inc. Efficient transfer of hard data and confidence levels in reading a nonvolatile memory
US11972823B2 (en) * 2022-09-11 2024-04-30 Apple Inc. Mitigation of transistor reliability degradation within memory circuits

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000222892A (ja) * 1999-02-01 2000-08-11 Matsushita Electric Ind Co Ltd 半導体記憶装置のしきい値制御方法およびスクリーニング方法
JP2002025283A (ja) * 2000-06-27 2002-01-25 Hynix Semiconductor Inc フラッシュメモリ素子の消去方法
JP2002526828A (ja) * 1998-09-30 2002-08-20 フィーニックス テクノロジーズ リミテッド ブート・ブロックへの書き込みアクセスを可能にする時のブート・ブロック・コードの保護
WO2003041083A1 (en) * 2001-11-02 2003-05-15 Sandisk Corporation Error management for writable tracking storage units storing reference values

Family Cites Families (109)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4342102A (en) 1980-06-18 1982-07-27 Signetics Corporation Semiconductor memory array
US4389705A (en) 1981-08-21 1983-06-21 Mostek Corporation Semiconductor memory circuit with depletion data transfer transistor
US4388705A (en) 1981-10-01 1983-06-14 Mostek Corporation Semiconductor memory circuit
US4527257A (en) 1982-08-25 1985-07-02 Westinghouse Electric Corp. Common memory gate non-volatile transistor memory
US4667217A (en) 1985-04-19 1987-05-19 Ncr Corporation Two bit vertically/horizontally integrated memory cell
US5268870A (en) 1988-06-08 1993-12-07 Eliyahou Harari Flash EEPROM system and intelligent programming and erasing methods therefor
US5172338B1 (en) 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
US5027321A (en) 1989-11-21 1991-06-25 Intel Corporation Apparatus and method for improved reading/programming of virtual ground EPROM arrays
EP0461904A3 (en) 1990-06-14 1992-09-09 Creative Integrated Systems, Inc. An improved semiconductor read-only vlsi memory
KR920006991A (ko) 1990-09-25 1992-04-28 김광호 반도체메모리 장치의 고전압발생회로
JP2987193B2 (ja) 1990-11-20 1999-12-06 富士通株式会社 半導体記憶装置
US6002614A (en) 1991-02-08 1999-12-14 Btg International Inc. Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell
US5218569A (en) 1991-02-08 1993-06-08 Banks Gerald J Electrically alterable non-volatile memory with n-bits per memory cell
US5142496A (en) 1991-06-03 1992-08-25 Advanced Micro Devices, Inc. Method for measuring VT 's less than zero without applying negative voltages
US5245572A (en) 1991-07-30 1993-09-14 Intel Corporation Floating gate nonvolatile memory with reading while writing capability
JP2965415B2 (ja) 1991-08-27 1999-10-18 松下電器産業株式会社 半導体記憶装置
KR960013022B1 (ko) 1991-09-11 1996-09-25 가와사끼 세이데쯔 가부시끼가이샤 반도체 집적회로
JP3358663B2 (ja) 1991-10-25 2002-12-24 ローム株式会社 半導体記憶装置およびその記憶情報読出方法
JP2564067B2 (ja) 1992-01-09 1996-12-18 株式会社東芝 センス回路を有する読み出し出力回路
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
JPH05290584A (ja) 1992-04-08 1993-11-05 Nec Corp 半導体記憶装置
US5657332A (en) 1992-05-20 1997-08-12 Sandisk Corporation Soft errors handling in EEPROM devices
JP2904645B2 (ja) * 1992-05-28 1999-06-14 株式会社東芝 不揮発性半導体メモリ
US5289412A (en) 1992-06-19 1994-02-22 Intel Corporation High-speed bias-stabilized current-mirror referencing circuit for non-volatile memories
US5450354A (en) 1992-08-31 1995-09-12 Nippon Steel Corporation Non-volatile semiconductor memory device detachable deterioration of memory cells
US5450341A (en) 1992-08-31 1995-09-12 Nippon Steel Corporation Non-volatile semiconductor memory device having memory cells, each for at least three different data writable thereinto selectively and a method of using the same
US5412238A (en) 1992-09-08 1995-05-02 National Semiconductor Corporation Source-coupling, split-gate, virtual ground flash EEPROM array
US5418743A (en) * 1992-12-07 1995-05-23 Nippon Steel Corporation Method of writing into non-volatile semiconductor memory
US5335198A (en) 1993-05-06 1994-08-02 Advanced Micro Devices, Inc. Flash EEPROM array with high endurance
US5463586A (en) 1993-05-28 1995-10-31 Macronix International Co., Ltd. Erase and program verification circuit for non-volatile memory
US5477499A (en) 1993-10-13 1995-12-19 Advanced Micro Devices, Inc. Memory architecture for a three volt flash EEPROM
US5828601A (en) 1993-12-01 1998-10-27 Advanced Micro Devices, Inc. Programmed reference
JP3076185B2 (ja) 1993-12-07 2000-08-14 日本電気株式会社 半導体メモリ装置及びその検査方法
EP0678871B1 (en) 1994-03-22 2000-05-31 STMicroelectronics S.r.l. Memory array cell reading device
US5568085A (en) 1994-05-16 1996-10-22 Waferscale Integration Inc. Unit for stabilizing voltage on a capacitive node
US5508968A (en) 1994-08-12 1996-04-16 International Business Machines Corporation Dynamic random access memory persistent page implemented as processor register sets
US5822256A (en) 1994-09-06 1998-10-13 Intel Corporation Method and circuitry for usage of partially functional nonvolatile memory
US5583808A (en) 1994-09-16 1996-12-10 National Semiconductor Corporation EPROM array segmented for high performance and method for controlling same
US5694356A (en) 1994-11-02 1997-12-02 Invoice Technology, Inc. High resolution analog storage EPROM and flash EPROM
US5537358A (en) 1994-12-06 1996-07-16 National Semiconductor Corporation Flash memory having adaptive sensing and method
US6353554B1 (en) 1995-02-27 2002-03-05 Btg International Inc. Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell
EP0740307B1 (en) 1995-04-28 2001-12-12 STMicroelectronics S.r.l. Sense amplifier circuit for semiconductor memory devices
KR100187656B1 (ko) 1995-05-16 1999-06-01 김주용 플래쉬 이이피롬 셀의 제조방법 및 그 프로그램 방법
CA2226015A1 (en) 1995-07-03 1997-01-23 Jeewika Chandanie Ranaweera Method of fabricating a fast programming flash e2prom cell
EP0753859B1 (en) 1995-07-14 2000-01-26 STMicroelectronics S.r.l. Method for setting the threshold voltage of a reference memory cell
US5633603A (en) 1995-12-26 1997-05-27 Hyundai Electronics Industries Co., Ltd. Data output buffer using pass transistors biased with a reference voltage and a precharged data input
US5748534A (en) 1996-03-26 1998-05-05 Invox Technology Feedback loop for reading threshold voltage
US5777923A (en) 1996-06-17 1998-07-07 Aplus Integrated Circuits, Inc. Flash memory read/write controller
US5712815A (en) 1996-04-22 1998-01-27 Advanced Micro Devices, Inc. Multiple bits per-cell flash EEPROM capable of concurrently programming and verifying memory cells and reference cells
US5847441A (en) 1996-05-10 1998-12-08 Micron Technology, Inc. Semiconductor junction antifuse circuit
WO2004090908A1 (ja) 1996-06-11 2004-10-21 Nobuyoshi Takeuchi ベリファイ機能を有する不揮発性記憶装置
DE69702256T2 (de) * 1996-06-24 2001-01-18 Advanced Micro Devices, Inc. Verfahren für einen merhfachen, bits pro zelle flash eeprom, speicher mit seitenprogrammierungsmodus und leseverfahren
KR100265574B1 (ko) 1996-06-29 2000-09-15 김영환 반도체 메모리장치의 감지증폭기
US6381670B1 (en) * 1997-01-07 2002-04-30 Aplus Flash Technology, Inc. Flash memory array having maximum and minimum threshold voltage detection for eliminating over-erasure problem and enhancing write operation
US5812456A (en) 1996-10-01 1998-09-22 Microchip Technology Incorporated Switched ground read for EPROM memory array
US5717632A (en) 1996-11-27 1998-02-10 Advanced Micro Devices, Inc. Apparatus and method for multiple-level storage in non-volatile memories
JP3532725B2 (ja) 1997-02-27 2004-05-31 株式会社東芝 半導体集積回路
JP3920415B2 (ja) 1997-03-31 2007-05-30 三洋電機株式会社 不揮発性半導体メモリ装置
US6252799B1 (en) 1997-04-11 2001-06-26 Programmable Silicon Solutions Device with embedded flash and EEPROM memories
US5805500A (en) 1997-06-18 1998-09-08 Sgs-Thomson Microelectronics S.R.L. Circuit and method for generating a read reference signal for nonvolatile memory cells
JP3189740B2 (ja) 1997-06-20 2001-07-16 日本電気株式会社 不揮発性半導体メモリのデータ修復方法
JP3039458B2 (ja) 1997-07-07 2000-05-08 日本電気株式会社 不揮発性半導体メモリ
IL125604A (en) 1997-07-30 2004-03-28 Saifun Semiconductors Ltd Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US5940332A (en) 1997-11-13 1999-08-17 Stmicroelectronics, Inc. Programmed memory with improved speed and power consumption
US5867429A (en) 1997-11-19 1999-02-02 Sandisk Corporation High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates
US5949728A (en) 1997-12-12 1999-09-07 Scenix Semiconductor, Inc. High speed, noise immune, single ended sensing scheme for non-volatile memories
US5946258A (en) 1998-03-16 1999-08-31 Intel Corporation Pump supply self regulation for flash memory cell pair reference circuit
JP3544859B2 (ja) * 1998-05-11 2004-07-21 富士通株式会社 不揮発性半導体メモリを使用した２次記憶装置
JP3999900B2 (ja) 1998-09-10 2007-10-31 株式会社東芝 不揮発性半導体メモリ
EP0987715B1 (en) 1998-09-15 2005-02-09 STMicroelectronics S.r.l. Method for maintaining the memory of non-volatile memory cells
US6044019A (en) 1998-10-23 2000-03-28 Sandisk Corporation Non-volatile memory with improved sensing and method therefor
US6233180B1 (en) 1999-02-04 2001-05-15 Saifun Semiconductors Ltd. Device for determining the validity of word line conditions and for delaying data sensing operation
US6147904A (en) 1999-02-04 2000-11-14 Tower Semiconductor Ltd. Redundancy method and structure for 2-bit non-volatile memory cells
US6128226A (en) 1999-02-04 2000-10-03 Saifun Semiconductors Ltd. Method and apparatus for operating with a close to ground signal
US6134156A (en) 1999-02-04 2000-10-17 Saifun Semiconductors Ltd. Method for initiating a retrieval procedure in virtual ground arrays
US6108240A (en) 1999-02-04 2000-08-22 Tower Semiconductor Ltd. Implementation of EEPROM using intermediate gate voltage to avoid disturb conditions
US6044022A (en) 1999-02-26 2000-03-28 Tower Semiconductor Ltd. Programmable configuration for EEPROMS including 2-bit non-volatile memory cell arrays
US6084794A (en) 1999-05-28 2000-07-04 Winbond Electronics Corp. High speed flat-cell mask ROM structure with select lines
US6469935B2 (en) 1999-08-05 2002-10-22 Halo Lsi Design & Device Technology, Inc. Array architecture nonvolatile memory and its operation methods
JP3912937B2 (ja) 1999-08-10 2007-05-09 スパンション インク 非導電性のチャージトラップゲートを利用した多ビット不揮発性メモリ
JP3348432B2 (ja) 1999-09-14 2002-11-20 日本電気株式会社 半導体装置および半導体記憶装置
US6331950B1 (en) 1999-10-19 2001-12-18 Fujitsu Limited Write protect input implementation for a simultaneous operation flash memory device
US6201737B1 (en) 2000-01-28 2001-03-13 Advanced Micro Devices, Inc. Apparatus and method to characterize the threshold distribution in an NROM virtual ground array
US6185143B1 (en) 2000-02-04 2001-02-06 Hewlett-Packard Company Magnetic random access memory (MRAM) device including differential sense amplifiers
US6205056B1 (en) 2000-03-14 2001-03-20 Advanced Micro Devices, Inc. Automated reference cell trimming verify
US6240040B1 (en) 2000-03-15 2001-05-29 Advanced Micro Devices, Inc. Multiple bank simultaneous operation for a flash memory
JP2002184190A (ja) 2000-12-11 2002-06-28 Toshiba Corp 不揮発性半導体記憶装置
JP2002216496A (ja) * 2001-01-16 2002-08-02 Umc Japan 半導体メモリ装置
TW550576B (en) * 2001-02-20 2003-09-01 Toshiba Corp Data writing method of semiconductor memory device and semiconductor device
JP4467815B2 (ja) 2001-02-26 2010-05-26 富士通マイクロエレクトロニクス株式会社 不揮発性半導体メモリの読み出し動作方法および不揮発性半導体メモリ
US6351415B1 (en) 2001-03-28 2002-02-26 Tower Semiconductor Ltd. Symmetrical non-volatile memory array architecture without neighbor effect
US6535434B2 (en) 2001-04-05 2003-03-18 Saifun Semiconductors Ltd. Architecture and scheme for a non-strobed read sequence
JP2002319287A (ja) 2001-04-20 2002-10-31 Fujitsu Ltd 不揮発性半導体メモリ
US6636440B2 (en) 2001-04-25 2003-10-21 Saifun Semiconductors Ltd. Method for operation of an EEPROM array, including refresh thereof
US6522585B2 (en) 2001-05-25 2003-02-18 Sandisk Corporation Dual-cell soft programming for virtual-ground memory arrays
US6574139B2 (en) 2001-06-20 2003-06-03 Fujitsu Limited Method and device for reading dual bit memory cells using multiple reference cells with two side read
KR100390959B1 (ko) * 2001-06-29 2003-07-12 주식회사 하이닉스반도체 센싱회로를 이용한 멀티레벨 플래시 메모리 프로그램/리드방법
US6643178B2 (en) 2001-07-31 2003-11-04 Fujitsu Limited System for source side sensing
US6525969B1 (en) 2001-08-10 2003-02-25 Advanced Micro Devices, Inc. Decoder apparatus and methods for pre-charging bit lines
US6469929B1 (en) 2001-08-21 2002-10-22 Tower Semiconductor Ltd. Structure and method for high speed sensing of memory arrays
US6456528B1 (en) * 2001-09-17 2002-09-24 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
US6510082B1 (en) 2001-10-23 2003-01-21 Advanced Micro Devices, Inc. Drain side sensing scheme for virtual ground flash EPROM array with adjacent bit charge and hold
TW506123B (en) 2001-10-24 2002-10-11 Macronix Int Co Ltd Multi-level NROM memory cell and its operating method
US6529412B1 (en) 2002-01-16 2003-03-04 Advanced Micro Devices, Inc. Source side sensing scheme for virtual ground read of flash eprom array with adjacent bit precharge
US6639844B1 (en) 2002-03-13 2003-10-28 Advanced Micro Devices, Inc. Overerase correction method
US6594181B1 (en) 2002-05-10 2003-07-15 Fujitsu Limited System for reading a double-bit memory cell
JP4113423B2 (ja) * 2002-12-04 2008-07-09 シャープ株式会社 半導体記憶装置及びリファレンスセルの補正方法
WO2007080586A2 (en) * 2006-01-10 2007-07-19 Saifun Semiconductors Ltd. Rd algorithm improvement for nrom technology

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002526828A (ja) * 1998-09-30 2002-08-20 フィーニックス テクノロジーズ リミテッド ブート・ブロックへの書き込みアクセスを可能にする時のブート・ブロック・コードの保護
JP2000222892A (ja) * 1999-02-01 2000-08-11 Matsushita Electric Ind Co Ltd 半導体記憶装置のしきい値制御方法およびスクリーニング方法
JP2002025283A (ja) * 2000-06-27 2002-01-25 Hynix Semiconductor Inc フラッシュメモリ素子の消去方法
WO2003041083A1 (en) * 2001-11-02 2003-05-15 Sandisk Corporation Error management for writable tracking storage units storing reference values

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011510428A (ja) * 2008-01-22 2011-03-31 サムスン エレクトロニクス カンパニー リミテッド メモリプログラミング装置および方法
KR101368694B1 (ko) 2008-01-22 2014-03-03 삼성전자주식회사 메모리 프로그래밍 장치 및 방법
JP2013152737A (ja) * 2008-07-17 2013-08-08 Marvell World Trade Ltd 固体メモリデバイスにおけるデータ復帰
US9032263B2 (en) 2008-07-17 2015-05-12 Marvell World Trade Ltd. Data recovery in solid state memory devices
JP2011238346A (ja) * 2011-06-16 2011-11-24 Sandisk Il Ltd フラッシュメモリ内のエラーから復旧するための方法

Also Published As

Publication number Publication date
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