CN1119813C - 非易失存储器器件 - Google Patents

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Abstract

非易失存储装置，在行方向有定间隔的程序/选择线，在与程序/选择线呈直角的列方向有定间隔的多个比特线，形成多个方块矩阵，与比特线同列方向上一对一匹配并与比特线相邻的多个控制线，多个单元，在一个方块内的一个单元有源极，漏极，沟道区域，选择/程序栅，浮置栅，控制栅，其中，同行上的多个单元中多个程序/选择栅共同接到一个程序/选择线上，同列上的多个单元中多个控制栅共同接到一个控制线上，同行上的多个单元中多个源极(漏极)与相邻行上的多个单元中漏极(源极)共同接到一个比特线上。

Description

非易失存储器器件
本发明涉及到一种非易失存储器器件。
为了跟上非易失存储器的应用近年来向诸如闪速EEPROM和闪速存储卡方面的延伸，需要对这种非易失存储器进行研制和开发。
通常，在使用作为消息存储媒体的诸如EEPROM和闪速EEPROM的非易失半导体存储器件的过程中，需要克服的一个最困难的缺点是这种存储器每个比特(二进制位)的高成本。并且，为将这种非易失存储器应用于便携式产品，需要低功耗的非易失存储器芯片。为了降低每个比特的成本，正在开展使每个单元具有多个比特的实际研究。
传统非易失存储器的存储密度以一对一方式对应于一定数量的存储单元。多比特单元在一个存储单元中存储两个比特以上的数据。由此，增加了在相同芯片区域上数据的密度而又没有减少存储单元的尺寸。
为了实现多比特单元，在每个存储单元上，大于2的阈值电压电平应当被进行编程。例如，为了在每个单元内存储两个比特的数据，相应的单元必须以22、即4个阈值电平进行编程。这里，4个阈值电平分别对应于00、01、10和11的逻辑状态。
在多级电平程序中，最至关重要的问题是相应的阈值电压电平的静态分布。分布值大约是0.5V。
当通过精确调节相应的阈值电平而减少分布时，可以对更多的电平进行编程，从而又增加每个单元中的比特数量。为了减少电压分布，存在有一种使用重复编程和和检验的编程方法。
根据这种方法，一系列的电压脉冲被施加给所述单元，以便以希望的阈值电平对非易失存储器进行编程。为了检验一个单元是否达到了所希望的阈值电平，在相应的编程电压脉冲之间进行一个读出操作。
在检验期间，当被检验的阈值电平达到了所希望的阈值电平时，编程停止。对于重复编程和检验的这种方法，由于程序电压的脉冲宽度有限，所以很难减少阈值电平的错误分布。另外，需要使用附加的电路执行重复编程和检验的算法，这又增加了芯片外围电路的区域。再有，这种重复的方法延长了编程时间。为了克服这个缺点，SunDisk有限公司的R.Cernea在1996年6月6日授权的美国专利No 5,422,842中建议了一种同时进行编程和检验的方法。
图1A示出了由Cernea建议的非易失存储器的符号和电路。如图1A所示，非易失存储单元由控制栅1、浮置栅2、源极3、沟道区域4和漏极5组成。
当足以引起编程的电压被施加给控制栅1和漏极5时，电流在漏极5和源极3之间流动。这个电流与一个基准电流进行比较，当这个电流达到了等于或小于所述基准电流的值时，产生编程完成信号，上述过程示于图1B。
在与现有技术编程相同的时间内对编程状态的自动检验在某种程度上可以弥补重复程序检验的缺点。
但是，R.Cernea既没有建议使用用于操作编程的单独的程序栅(PROGRAM GATE)，也没有建议使用下述的结构，即：在这种结构中，用于对编程电流和检测(或检验)电流的通路彼此完全分开。再有，利用施加给存储单元控制栅的电压是不能调节阈值电平的。因此，要使编程和检测操作都处于各自的最佳化是困难的。编程和监视的电流未分开引起对单元的阈值电压直接的控制。在1991年8月27日授权的美国专利No 5,043,940中披露了一种方法，该方法用于执行多级电平编程，在该方法中，施加给存储单元每一端的电压是固定的，而用于相应电平的基准电流是变化的。在这些方法中，如图1B所示，用于检测的基准电流和单元阈值电压之间的关系既不是显然的，也不是线性的。
因此，类似于前述现有技术的电流受控型编程方法具有一个缺点，就是不容易执行直接和有效地多级电平控制。
为了消除这些问题，该发明人建议了一种电压受控型编程方法(美国专利申请No 08/542,651)，在这种方法中，借助于施加给一个单元控制栅的电压，可以获得对所述单元阈值电压的精确控制。根据这种方法，一个单元阈值电压的移动与该控制栅电压的移动精确的一致。因此，阈值电压可以被进行最理想的调节。但是，在这种方法中，晶体管的沟道在编程一开始即被导通(即：反向)，从而使在其中有电流流过，并且在编程进行的过程中，漏极电流一直在减小，直到当编程停止时，该漏极电流达到预定基准电流为止，这样做的结果是在编程开始时流过的电流最大，此后减小。由此，要求很高的启动功耗。
同时，EEPROM和闪速EEPROM的单元结构可以根据浮置栅在沟道区域上的位置被分成两种类型。
第一种类型是简单叠栅式结构，在这种结构中，浮置栅完全覆盖在沟道区域上；第二种类型是分割沟道结构，在这种结构中，浮置栅仅覆盖源极和漏极之间沟道区域的一部分。其上不具有浮置栅的沟道区域被叫做选择晶体管，这个选择晶体管和浮置栅晶体管串联在一起构成了一个存储单元。
分割沟道型单元也被根据形成选择晶体管的方法分成两种类型。
这些类型是其中浮置栅晶体管的控制栅和选择晶体管的栅极被集成为一个的归并分割栅(merged-split-gate)单元，和其中浮置栅晶体管的控制栅与选择晶体管的栅极相互分开的分割栅单元。引入选择晶体管的目的是为了避免过擦除的问题，并使得无触点虚拟接地阵列的形成更加容易。此外，引入分割栅单元的目的是使来自源的热电子注入更加容易。
图2A示出了传统的简单叠层栅型非易失存储单元，图2B示出了传统的分割沟道型非易失存储单元。图2A和2B示出了传统非易失存储单元的结构并示出了相关的擦除处理。在图2A中，标号6表示控制栅，标号7表示浮置栅，标号8表示源极，标号9表示漏极，标号10表示沟道区域和标号11表示用于在擦除中使用的一个栅极。在图2B中，标号13表示控制栅，标号14表示浮置栅，标号15表示源极，标号16表示漏极，标号17表示沟道区域和标号18表示用于在擦除中使用的一个栅极。
参看图2A和2B，由于擦除栅11和18是一些在编程操作中不需要的栅，所以，图2A和2B中所示传统单元中的每一个都变成了与双多栅极结构相同的结构。总之，在到目前为止的所有现有技术中，由于只利用控制栅、源极和/或漏电极进行编程，所以，在一个存储单元内执行程序电流和检验(或检测)电流通路的分离是困难的，这就产生了很难进行直接和有效多级电平控制的缺点。
分割沟道单元使用热电子注入方式作为编程方法，其中，归并分割栅单元使用漏极侧热电子注入方法，分割栅单元使用源极侧热电子注入方式。与其它的EEPROM类似，都使用了FN一隧道进行擦除。
使用热电子注入机理的分割沟道单元比起隧道的情况在编程工作电流方面具有更大的功耗。并且，归并分割栅单元在执行两次将不同种类的离子注入漏极区以更好地进行热载流子注入方面是有困难的，分割栅单元在使选择晶体管和浮置栅晶体管之间的氧化膜的厚度最佳化从而使能更好的进行热载流子注入以及使最初读出电流适当流动并避免由于氧化膜老化而引起的读出电流减小方面是有困难的。
再有，在传统的分割沟道单元中，电子注入(编程＝数据写入)是通过靠近一个沟道的氧化栅薄膜注入热载流子加以执行的，电子擦除(数据删除)或者是通过除选择栅或控制栅以外的第三栅极执行的，或者是通过靠近一个沟道的氧化栅薄膜执行的，或者是通过控制栅执行的。
再有，虽然由同一个发明人提供的非易失存储单元和对该单元进行编程的方法(美国专利申请No 08/537,327)是一个适用于电压控制型编程方法应用的元件，但是，它还具有关于编程功耗的缺点。
因此，本发明的目的就是要提供一种非易失存储器件，它基本上可以排除由于相关技术的限制和缺点而引起的一个或多个问题。
本发明的一个目的就是要提供一种非易失存储器件，这种非易失存储器件不仅允许在两级电平或多级电平编程期间对编程进行同时检验，而且在编程的最初阶段启动电平被关断，并在编程期间监视沟道状态，和在所述单元被关断以后在预定的沟道状态下停止编程。
本发明的另一个目的就是要提供一种非易失存储装置，在该非易失存储装置中，借助于在两级电平或多级电平编程期间施加到控制栅上的电压调节每个阈值电平，并且，每个阈值电平和施加到控制栅上的相应电压彼此具有线性关系。
本发明的再一个目的就是要提供一种经过改善的分割沟道型非易失存储装置，该非易失存储装置使用隧道进行编程和擦除。
本发明的再一个目的就是要提供一种非易失存储装置，该非易失存储装置使编程中的电流损失最小，并允许编程和阈值电压状态监视。
本发明其它特性和优点将在下面的描述中体现出来，这些特性或优点中的有些可在本描述中看到，有些可以通过本发明的实践学到。本发明的这些目的和其它的优点可以通过在所写说明书和权利要求书以及附图中特别指出的结构实现和达到。
为了实现这些和其它的优点和根据本发明的目的，作为实施例和大致的描述，非易失存储装置包括以预定间隔在行方向上配置的多个程序/选择线，和在与程序/选择线成直角的列方向上以预定间隔配置的多个比特线。多个控制线与所述比特线同方向地被配置在靠近比特线处。多个比特线和多个程序/选择线形成了多个方形部分的一个矩阵。在每个方形部分中配置有一个单元，并且，用于同一行上多个单元的控制栅被共同地连接到相应的控制线上，用于同一列上多个单元的程序/选择线被共同地连接到相应的程序/选择线上，并且，靠近在行方向上其它单元的源(或漏)极的多个单元的每一个的漏(或源)极被共同地连接到相应的比特线上。
应当理解，前述的一般描述和下面的详细描述都是举例和解释性的，并将对所要求的发明做进一步的解释。
附图被用于提供对本发明的进一步理解，并构成本说明书的一部分，所述附图示出了本发明的最佳实施例，并与说明书一起解释附图的原理。
在这些附图中：
图1A示出了最普通的非易失存储单元；
图1B的曲线用于解释图1A所示非易失存储单元的自动检验编程原理；
图2A示出了现有技术简单叠层栅结构的非易失存储单元；
图2B示出了现有技术分割沟道结构的非易失存储单元；
图3A示出了根据本发明一个最佳实施例的非易失存储单元；
图3B示出了从其功能角度来看的图3A所示非易失存储单元；
图3C示出了从编程角度来看的在图3A所示非易失存储单元中的电流通路；
图4示出了用于时非易失存储单元进行编程的电流检测方法的过程；
图5A-5H示出了在图4不同节点处的波形；
图6的流程图示出了根据本发明的单电平或多级电平编程处理；
图7A示出了图3A所示非易失存储单元的电容等效电路；
图7B示出了将被进行编程的阈值电平和相应施加的控制栅电压之间的关系，以及在多级电平编程中用于每一电平的最初浮置栅电压和基准电流之间的关系；
图7C示出了在多级电平编程中一个晶体管的导通/截止点以及编程结束点和漏极电流之间的关系；
图8A用于解释使用根据本发明的电压检测方法对非易失存储单元进行编程的过程；
图8B示出了表示图8A所示电压检测器另一个实施例的电路；
图9A示出了根据本发明一个最佳实施例的非易失存储装置的电路；
图9B示出了馈送给图9A所示非易失存储装置中多个线内每一个线的电压的表格。
下面，参照附图对本发明的最佳实施例进行描述，这些附图仅示出了本发明的一些例子。
图3A示出了根据本发明一个最佳实施例的非易失存储单元的电路，包括：一个程序/选择栅极，用于选择用于使用外部提供的电荷载流子的一电平编程和至少两级电平的多级电平编程的一个单元；一个浮置栅，用于存储在擦除过程中使用的电荷载流子并用于在编程过程中向编程/选择栅提供电荷载流子；一个控制栅，用于控制在编程过程中从浮置栅向程序/选择栅提供电荷载流子的量；和一个具有浮置栅、程序/选择栅、沟道区域、源极和漏极的晶体管单元，用于在擦除过程中经过沟道区域在浮置栅中存储电荷载流子并用于在编程过程中检验从浮置栅提供给程序/选择栅的电荷载流子的数量。
图3B的电路从功能的角度上示出了图3A所示非易失存储单元，包括：程序/选择栅31；在擦除过程中被充电到最高阈值电压的浮置栅32，用于存储负电荷(电子)，和在编程过程中将存储的负电荷提供给程序/选择栅；一个控制栅33，用于控制从浮置栅32向用于编程的程序/选择栅31提供电荷的量；一个在擦除过程中被充电到最高阈值电压的存储晶体管34，用于在浮动栅32中存储电子；和一个选择晶体管35，用于在编程的最初阶段电平选择一个单元并检验从浮动栅32向程序/选择栅31所提供的电子数量。
参看图3B，存储晶体管34包括浮置栅32、源极36、漏极37和在源极36和漏极37之间的沟道区域38。选择晶体管包括程序/选择栅31、漏极37和沟道区域38。由于选择晶体管35和存储晶体管34共享另一个沟道区域38、源极36和漏极37，所以，图3A和图3B是相同的。图3B中的隧道二极管TD仅将从浮置栅32中抽取的电荷载流子提供给程序/选择栅31。
从对图3A所示的非易失存储单元进行编程的角度来讲，图3C所示的系统使用控制栅33、程序/选择栅31和浮置栅32执行两级电平或多级电平编程，并监视在两级电平或多级电平编程期间从浮置栅32经过选择晶体管35中的沟道区域38提供给程序/选择栅31的负电荷的数量，以检验编程的完成。因此，控制栅33，浮动栅32和程序/选择栅31仅执行两级电平或多级电平编程的功能，另一方面，选择晶体管35仅执行监视从浮置栅32馈给程序/选择栅31的电荷数量的功能。以及在包含有多个单元的非易失存储装置中，程序/选择栅31还被用做一个装置，该装置用于选择编程中的多个单元。即：用于编程的区域与用于检验的区域被完全分割开来，在擦除过程中，这两个区域经过浮置栅32连接起来，而在编程过程中，这两个区域经过在用于编程的单元选择过程中的程序/选择栅连接起来。实际上，在制造非易失存储单元的过程中，位于编程区域内的浮置栅32和程序/选择栅31形成了一个具有允许在两者之间配置隧道的薄电解质层的隧道二极管。因此，通过经过隧道二极管的隧道机理执行编程。与此相比较，如已经解释过的，现有技术的非易失存储单元不能使用程序/选择栅31，和经过晶体管34的漏极37和沟道区域38与检验一起执行编程。因此，从这个角度来看，本发明与现有技术是有区别的。
下面将解释用于执行对图3A-3C所示非易失存储单元进行两级电平或多级电平编程的方法。在这个解释中，所述编程被规定为是数据写入操作，而擦除被规定为是将处于一个擦除块内的所有数据引入到一个相同的状态。因此，擦除字可以被规定用于至少2比特或更多比特的数据块，数据擦除可以是一个状态，在该状态下，非易失存储单元的阈值电压或高或低，并且，擦除可以被规定为或者是将电子注入到浮置栅中，或者是从所述浮置栅中抽取电子。在本发明中，阈值电压最高的状态被规定为擦除。
在对非易失存储单元进行编程的方法中，有电压检测方法和电流检测方法。首先解释电流检测方法。
图4示出了一种用于对非易失存储单元进行编程的电流检测方法的过程。图4所示包括第一电源39、第二电源40、第三电源41、第四电源42、电流检测器43和图3A-3B所示的非易失存储单元100。未解释的符号PS表示从外部施加的第i级电平编程开始信号，VST表示编程停止信号。
第一电源39向非易失存储单元100的控制栅33提供电压Vc，i(i＝0，1，2，……，n-1)，用于在多级电平编程期间第i级电平的多级电平编程。因此，电压Vc，i具有随每一电平编程变化的值。第二电源40向程序/选择栅31提供电压Vps用于两级电平或多级电平的编程。这个电压Vps总是恒定的正电压。第三电源41包括一个在漏极37处的电位VD，用于在两级电平或多级电平编程期间监视编程状态，即：用于监视漏极37处的电流ID，i(t)，第四电源42向电源42提供电压Vs。所述电压Vs是地电压或低于VD的电压。未解释的符号ID，i(t)是流经漏极37的电流。
在第i级阈值电平编程期间，当流经漏极37的电流ID，i(t)达到一个基准电流值IREF(例如，阈值电压Ith)时，电流检测器43发出一个编程停止信号VST。时间Tpi表示完成编程的时间。电流检测器43的基准电流IREF取决于非易失存储单元的电子特性。这个基准电流IREF可以被规定为是阈值电压Ith。在漏极37处的电流ID，i(t)可以被重新规定为是取决于时间的电流值。这个电流ID，i(t)表示在第i级电平编程期间由在浮置栅32处的电压VF，i(t)确定的在漏极37处的电流，这个电流具有与在编程的最初阶段处沟道的关断状态(＝亚阈状态)相一致的非常小的漏电流，并且当编程进行时保持这种关断状态，直到电流值急剧增加使所述沟道导通为止。当增加的电流值达到电流检测器43的基准电流IREF时，电流检测器43产生一个编程停止信号VTS。
在前述的基础上，参考图4、5A-5H和6解释用于采用漏极电流检测两级电平或多级电平编程的过程。
图5A-5H示出了图4中不同节点处的波形，图6的流程图示出了根据本发明的两级电平或多级电平编程过程。假定将要被编程的单元在编程之前处于擦除状态，在这个时间的擦除状态是最高电平。并且，进一步假定在图3A，3B和3C和4中示出的在该单元的晶体管是N型FET(场效应晶体管)，且其中的每一个都具有在一个P型基片上形成的n型沟道。当然，这些晶体管也可以假定是具有在n型基片上形成的P型沟道的P型FET。在这种情况下，如果被施加电压的极性被相反设置并且相应节点的符号和阈值电压被以相反方式规定的话，那么，可以执行与上述情况相同的操作。
根据如图5A所示的用于两级电平或多级电平编程的外部编程开始信号Ps的施加，设定提供给控制栅33的正电压VC，i以用于第i级电平编程。在与设定正电压VC，i的同时，电流检测器43准备对在浮置栅32处的电荷数量的变化进行检验。在施加图5A所示编程开始信号Ps的同时，图5B所示的正电压Vps和图5C所示的负电压VC，i被从第一电源39和第二电源40分别提供给控制栅33和程序/选择栅31。因此，隧道电压Vtun，i(t)在程序/选择栅31和浮置栅32之间被充电，从而将负电荷从浮置栅32提供给程序/选择栅，以用于第i级电平的编程。即，电子开始从浮置栅32被抽取从隧道向程序/选择栅31。
在分别向控制栅33和程序/选择栅31施加电压VC，i和Vps的同时，或者是在施加这些电压之后，分别来自第三电源41和第四电源42的漏极电压Vd和源极电压Vs被施加给漏极37和源极36。电流检测器43被驱动。在将电压VC，i、Vps和Vd分别施加给控制栅33、程序/选择栅31和漏极37的基础上，图5D所示在浮置栅上用于第i级阈值电平编程的电压VF，i(t)被充电。此时，VC，i和Vps被提供，从而使最初浮置栅电压VF，i关断FET的沟道区域38，即，在浮置栅32处，最初电压低于阈值电压VF TH。
因此，在最初阶段没有电流流过漏极37。当进行编程时，电子被从浮置栅32中抽取出来以增加浮置栅电压VF，i(t)。当浮置栅电压达到图5D所示的阈值电压VF TH时，图5E所示的电流ID，i(t)流过漏极37，由于在编程进行过程中电子从浮置栅32向程序/选择栅31流动，所以，该电流在最初阶段最小，然后随着浮置栅电压的增加而增加。在第i级阈值电平编程期间，电流检测器43监视这个漏极电流ID，i(t)。当该漏极电流ID，i(t)达到图5E所示的预定值IREF(例如，阈值电压)时，将它作为第i级阈值电平编程的操作被完成，如图5F所示，产生一个编程停止信号VST。
这里，虽然已经解释了电流检测器43监视在所述漏极处的电流ID，i(t)，但是，还可以解释在图5D所示的编程过程中实际监视在浮置栅32处的电压或电荷量的变化。并且，对电流ID，i(t)的监视还可以被解释为对在沟道区域38内导电性的监视。
参看图4，编程停止信号VST被施加给第一和第二电源39和40，响应这个编程停止信号VST，第一和/或第二电源39和40分别向控制栅33和程序/选择栅31提供负电压VC，i和正电压Vps。即，一旦在时间t＝tp，i处检测到电流ID，i(t)高于阈值电流Ith，那么，第i级阈值电平编程便被完成。因此，时间tp，i表示第i级阈值电平被编程的时间。
在这种情况下，如图5E所示，当漏极电流ID，i(t)达到所述基准电流IREF时，浮置栅电压达到与所述基准电流IREF相应的基准电压VF REF。因此，基准电流IREF实际上被预先设置成与在浮置栅32处的阈值电压VF TH相对应的值，该值是在制造非易失存储器时确定的。即，参看图3，由于用于检验的存储场效应晶体管34包括浮置栅32和源极36，所以，这个阈值电压VF TH实际上对应于沟道区域38的阈值电压。应当注意，编程完成时间、即，总是浮置栅电压达到阈值电压VF TH的时间，对于任何阈值电平编程来讲都是相同的。这是特性之一，该特性使得本发明区别于R.Cernea的现有技术。
图5H示出了当第i级阈值电平分别是一和二时，在控制栅33处阈值电压VC TH，1和VC TH，2的变化。图5H还示出了在多级电平编程期间，随着电平阶次的增加在控制栅33处阈值电压VC TH，i的减小，这是通过在编程期间减小电压VC，i执行的。这里，第一和第二电平编程时间tp，1和tp，2不同于其它电平的原因是由于各电平的控制栅电压VC，i和阈值电压VC TH，i是不同的。
同时，图5G示出了在当所述第i级阈值电平分别是第一和第二电平时的情况下，从最初的电荷量QF，0(0)到第一阈值电平编程被完成时的电荷量QF， 1(tp，1)和到第二阈值电平编程被完成时的电荷量QF.2(tp，2)在浮置栅32处的电荷量的变化。可以看到，当在浮置栅32处的电压VF，1(t)和VF，2(t)达到了浮置栅32处与基准电流IREF(t＝tp.1，t＝tp，2)对应的基准电压VF REF时，在浮置栅32处的电荷量分别从最初量QF，0(0)减小到量QF，1(tp，1)和量QF，2(tp，2)。在完成了编程以后，QF，1(tp，1)和QF，2(tp，2)的值被保持。
图7A示出了图3A所示非易失存储器的电容等效电路。
参看图7A，下面将解释在从第一电源39施加给控制栅33的电压VC，i和相应电平阈值电压之间的关系，这个关系体现了本发明的特殊效果。图7A示出了图3A所示非易失存储器的电容等效电路。在图7A中，CC表示在控制栅33和浮置栅32之间的电容，CPS表示在程序/选择栅31浮置栅32之间的电容，CD表示在漏极37和浮置栅32之间的电容，和CS表示在源极36和浮置栅32之间的电容。
这些电容的和CT可用下述等式(1)表示：
CT＝CC+Cps+CD+CS+CB……………(1)
各个电容的耦合系数可由下述等式(2)规定：dC＝CC/CT，dC＝CC/CT，dPS＝CPS/CT，αS＝CS/CT和dB＝CB/CT……………(2)
在这种情况下，为方便起见，假定所述基片和源极电压是地电压。
参见图7A，编程期间在浮置栅32处的电压可以利用下述等式(3)表示：VF(t)＝αCVC+αpsVps+αDVD(t)+QF(t)/CT
 ＝αC[VC-VC TH(t)]+αpVp+αDVD(t)……(3)其中，QF(t)表示在浮置栅32处的电荷量。在编程过程中，在控制栅33处的阈值电压VC TH(t)用下述等式(4)规定： V C TH ( t ) = - Q F ( t ) C C . . . . . ( 4 )
换言之，在等式(4)中，VC TH(t)表示在时间t时在控制栅33处测量的阈值电压移动。所述阈值电压移动涉及到在控制栅处测量到的阈值电压，并且是由累积在浮置栅处的电荷引起的。当漏极电流ID(t)达到在电流检测器43处的基准电流IREF(例如，阈值电流Ith)时，在控制栅33处测量的阈值电压VC TH(t)被规定为在控制栅33处的电压。如所解释的，阈值电流Ith可以被任意规定(例如，Ith＝1μA)。在浮置栅32处的阈值电压VF TH是如图3所示由浮置栅32、源极36和漏极37组成的存储场效应晶体管的固有阈值电压，该阈值电压取决于在制造图3所示非易失存储单元过程中诸如沟道离子注入和栅绝缘器厚度等制造条件。因此，浮置栅32的阈值电压VF TH总是一个常数。但是，在控制栅33处的阈值电压VF TH取决于在浮动栅32处电荷QF的数量。
如已经解释的，当在浮置栅32的电压VF(t)减小到在浮置栅32处的基准电压VF REF(例如，阈值电压VF TH)时，每一电平的编程都被强迫停止。值得注意的是，在漏极电压VD是恒定的情况下，电流ID(t)取决于在浮置栅32处的电压，并与在浮置栅32处的电压VF，i具有一对一的匹配关系。因此，与每一电平相关的编程停止时间点对应于电流ID(t)达到阈值电流Ith的时间点，还对应于编程被完成时的时间点tp。因此，在每个阈值电平编程的过程中，当编程完成时在浮置栅32处的电压VF(tp)可以由下述等式表示：
VF(tP)＝VF TH＝αC[VC-VC TH(tp)]+αPSVPS+αdVd(tp)……(5)
考虑到从第一电源39提供给控制栅33的电压Vc来重新安排等式(5)，得到下述等式(6)： V C TH ( tp ) = V C + α PS V PS + α D V D - V F REF α C = V C + V 1 - - - ( 6 )
其中，V1被规定为： V 1 = α PS V PS + α D V D - V F REF d c - - - ( 7 )
如果对下述三个参数、即：程序/选择栅电压Vps、漏极电压VD和基准电压VF REF进行调节，以使在每个电平编程完成时V1是个固定的常数，那么，控制栅电压Vc的移动和阈值电压VC TH的移动之间的关系彼此是线性的。
使V1成为一个固定常数的最简单的方式是将程序/选择栅电压Vps和漏极电压VD中的每一个作为固定常数提供给每一电平编程，并使得基准电压VF REF成为一个常数以用于每个电平编程。使基准电压VF RFF成为一个常数与使基准电流IREF成为一个常数是一样的。但是，如等式(5)所表达的那样，只有在程序/选择栅电压Vps和漏极电压VD中的每一个电压的值在完成每个电平编程时分别都是相同的情况下，它才满足所述目的。也就是说，虽然程序/选择栅电压Vps和漏极电压VD可以根据时间变化，但是，只有当它们在完成每个电平编程时的值分别相同时，它才适用于所述目的。从等式(5)还可以看到，在每个电平的控制栅电压VC也可以是根据时间变化的。在这种情况下，等式(5)中的VC是每个电平编程完成时的值。
如上面所解释的，通过使V1成为一个常数以用于每个电平编程，控制栅电压VC，i需要第i级阈值电平编程可以根据等式(6)做如下表示：
VC TH，I＝VC，i+V1(其中i＝0，1，2，3，……n-1)…(8)
从这个等式可以看到，将要被编程的阈值电平和施加给相应阈值电平的控制栅电压具有斜率为1的线性关系。类似的，根据等式(4)，浮置栅32处的电荷量与控制栅电压也呈线性关系。
如上所述，由于V1是个常数，所以，在多级电平编程期间施加给控制栅33的电压的第i级电平移动ΔVC，i可以直接用下述等式表示：
ΔVC，i＝ΔVC TH，i…………(9)
从等式(8)和(9)可以看出，在两级电平或多级电平编程中，通过控制栅电压的移动可以精确地控制阈值电压的移动。可以知道，当等式(7)中所示的常数被设定为零时，控制栅电压正好变成了所述的阈值电压。
在上述结论被应用于非易失存储器的编程时，可以有下述两种监视编程的方法。
第一种方法是沟道ON-TO-OFF(通-断)方法，在该方法中，在编程的最初阶段沟道被导通，以使最大漏极电流流过，和在编程进行过程中电子被注入到浮置栅，以使得浮置栅电压随着漏极电流的随后减小而减小，直到当编程停止时所述漏极电流达到预定电流为止。
第二种方法是与沟道ON-TO-OFF(通-断)方法相反的沟道OFF-TO-ON(断-通)方法，在该方法中，电压被施加给每个电极，它不仅用于在编程的最初阶段使沟道截止，即不仅使浮置栅电压降低到低于浮置栅阈值电压VFTH，而且用于使到漏极的电子到达浮置栅。因此，当进行编程时，在浮置栅内的电压上升，并达到所述沟道导通时在结束处高于浮置栅阈值电压VFTH的电压。编程停止点可以是沟道被导通的瞬间，也可以是在所述导通以后的任意时间。也就是说，基准电流可以是阈值电流，也可以是大于阈值电流的任意值。
在大于两级电平的多级电平编程中，当对应于每一电平的控制栅电压变化时，每个电平编程的最初浮动栅电压也是变化的。这个过程示于图7B。这里，对于每一电平编程来讲，VF REF(或IREF)是个常数，而当所述电平降低阶数时VC，i减小。和在导通之前的漏极电流为零，导通点和编程结束点取决于一个晶体管的特性。这个过程示于图7C。
有关ON-TO-OFF方法将由同一个发明人在美国专利申请No.08/542,651中进行描述。本发明仅涉及到前述的OFF-TO-ON方法，以及很容易应用该OFF-TO-ON方法的新非易失存储单元、装置和存储阵列。与ON-TO-OFF方法相比较，可以知道，该OFF-TO-ON方法可以具有非常小的功耗。和，在与阈值电压相对应的ON瞬间被检测为编程停止点的情况下，可以非常简单地实现一个读出放大器。
通过上述的理论推论，即，在OFF-TO-ON方法的编程过程中，当从处于最高电平的擦除状态向多个相应阈值电平中的一个阈值电平的移动ΔVC TH，i被确定时，和每一电平相关的编程可以通过施加一个通过减去从在编程中使用的已知最高电平VC，0值到所需电平的移动ΔVC TH，i而获得的值作为控制栅电压，而后等待利用一个检测电路(在该实施例的情况下是电流检测器43)实现自动完成编程。
企图在编程中使用隧道机理的情况下，一个正电压被施加到选择/程序栅31上，一个负电压被施加到控制栅33上，一个足以监视(读出)漏极37和源极36间的最小电压(例如，1V)使选择晶体管35导通并建立足以引起浮置栅32和程序/选择栅31间隧道的电场。由于隧道的状态(导电性)被监视，即，在编程期间漏电流是可能的，所以，选择晶体管34将导通。
下面，解释用于确定在最高电平编程中使用的控制栅电压VC，0和基准电流IREF的方法。
一旦一个给定存储单元所希望的最高电平电压VC TH，0、选择/程序栅电压Vps、漏极电压VD、源极电压Vs和基片电压VB被确定，就可以从等式(7)和(8)中导出下述两个参数，即：VC，0和基准电压VF REF。当选择/程序栅电压VPS、漏极电压VD和源极电压VS被固定时，所述VF RFF以一对一的方式和所述IREF相对应。然后，在存储单元被调节到所希望的最高电平电压VC TH，0之后，VC，0、VPS、VD、VS和VB被施加到存储单元上，并测量出最初漏极电流IG，0(0)。在这种情况下，考虑到编程时间来确定VC，0。一旦VC，0被确定，就可以利用前述的方法来确定IREF。可以利用除前述以外的各种方法来测量IRFF。
在到目前为止的解释当中，其中V1被表示为等式(7)的情况被设置为一个固定的常数。如果对等式(7)的参数进行调节，以如等式(8)所示的那样使V1对每个电平编程来讲都是个变量，那么，控制栅电压VC，i和相应的阈值电压VC TH，i之间将呈现非线性关系。因此，控制栅电压的移动和相应阈值电压的移动将具有彼此不同的值。在这种情况下，经验上只有当控制栅电压VC，i和相应的阈值电压VC TH，i之间呈非线性关系时，才能通过适当的调节用于每个电平的基准电流IREF，使用于每个电平的阈值电压可以被编程到所希望的值。
到目前为止，已经解释了用于单电平和多级电平编程的方法。
下面利用在前面作为例子的N型晶体管来解释使用前述编程方法的擦除方法。
如已经规定的，在本发明的编程方法中，擦除就是电荷载流子(或电子)向所述浮置栅的注入。因此，所述擦除可以利用热载流子注入或隧道进行。
在本发明中，擦除状态意味着阈值电压处于最高、即VC TH，0的情况。换言之，在给定擦除块内的所有非易失存储单元都在最高电平处进行编程。因此，可以根据下述步骤执行擦除操作。
首先，进行电子注入，以使得在所选块内所有单元的阈值电平高于0电平，即VC TH，0。然后，利用其中控制栅33的电压为VC，0的电平零，对所有所选择的单元进行编程。这里，如已经解释过的，VC，0可以取任何适当的值。
到目前为止的实施例中，尽管是以N型晶体管为例的，但是，在把本发明的编程方法用到P型晶体管的情况下，只要把所施加电压的极性交换一下，可以获得相同的结果。但是，在这种情况下，由于电子注入引起的浮置栅电压的减小使得所述晶体管脱离截止而变成导通。因此，在P型晶体管的情况下，电压将被施加给每个栅极和端口，从而使得在最初阶段沟道被关闭，并随着时间的流逝电子被注入到所述浮置栅中。
到目前为止已经在不考虑编程机理的情况下解释了本发明的概念，可以知道，本发明的概念适用于可用等式(3)表示的任何一种编程机理。
到目前为止所解释的是根据电流检测方法的编程过程。
下面参考图8A和图8B来解释根据电压检测方法的编程过程。根据电压检测方法的编程过程与根据电流检测方法的编程过程实际上几乎是相同的。图8A用于解释本发明使用电压检测方法的编程过程，除了使用电压检测器44代替了图4所示电流检测器43以外，这个编程过程与图4所示实际相同。
最简单形式的电压检测器44包括一个基准电源45和一个连接在基准电源45和漏极37之间的电阻46。或者，这个电压检测器44可以包括一个基准电源和一个连接在该基准电源和所述漏极之间的二极管。因此，电压检测器44在编程过程中监视漏极37的电压。在监视过程中，在检测到浮置栅32处的电压VF，i达到给定阈值电压VF TH时的漏极电压VD，TH的基础上，电压检测器44发出一个编程停止信号VST。在整个所有电平编程的过程中，漏极电压VD，TH是一个恒定值。与电流检测方法类似，如果第一电源39和/或第二电源40不再响应这个编程停止信号VST而停止提供控制栅电压VC，i和程序栅电压VP，那么，编程结束。
下面将解释由到目前为止已经解释过的经过改善的非易失存储单元构成的非易失存储装置的最佳实施例。图9A示出了一个由经过改善的非易失存储单元构成的非易失存储装置，图9B是一个表，它一般性地示出了馈送给图9A所示非易失存储装置中多个线内每一个线的电压。
参看图9A，本发明由经过改善的非易失存储单元构成的非易失存储装置包括多个在行方向上彼此以一定间隔隔开配置的程序/选择线51；多个在与所述多个程序/选择线51成直角的列方向上彼此以一定间隔隔开配置的比特线52以使所述程序/选择线51和比特线52形成多个方块的矩阵；多个控制线53以逐一匹配的方式配置在与比特线相同的列方向上，并靠近所述比特线52；多个单元54，其中的每一个单元被安置在一个方块内，并且，这些单元中的每一个单元具有一个源极、一个漏极、一个沟道区域、一个选择/程序栅，用于选择一个与编程相关的单元并借助于所接收的电荷载流子执行编程、一个浮置栅，用于在隧道二极管擦除中借助经过所述沟道区域的隧道存储电荷载流子，并用于在编程中经过隧道二极管向程序/选择栅提供所存储的载流子、和一个控制栅，用于控制从浮置栅向程序/选择栅提供电荷载流子量；其中，配置在相同行上的多个单元的多个程序/选择栅被共同地连接到多个程序/选择线中的一个线上，配置在相同列上的多个单元的多个控制栅被共同地连接到多个控制线中的一个线上，与配置在相邻行上的多个单元的多个漏极(或源极)一起，配置在相同行上的多个单元的多个源极(或漏极)被共同地连接到多个比特线中的一个线上。
图9B示出了一个表，该表示出了当图9A所示非易失存储装置分别工作于编程模式、擦除模式和读出模式时所要求电压的条件。
首先，关于图9A所示非易失存储装置工作于编程模式，10V被施加给被选择的程序/选择线，0V被施加给未选择的程序/选择线，-6V～-3V被施加给被选择的控制栅线，5V被施加给未被选择的控制栅线，1V被施加给被选择的第n个比特线BLn，0V被施加给被选择的第(n-1)个比特线BLn-1，1V被施加给未被选择的比特线(BLm中的一个比特线，用于m≥n+1)，0V被施加给其它未被选择的比特线(BLm中的其它比特线，用于m≥n+1)。
本发明的非易失存储装置能够以两种类型的机理被擦除。其中之一是隧道机理，另一种是热载流子注入机理。应用隧道机理可有两种擦除模式，其一是使用所述程序/选择线执行擦除，其二是利用所述比特线执行擦除。
关于非易失存储装置使用程序/选择线在擦除模式下的操作，-8V被施加给被选择的程序/选择线，0V被施加给未被选择的程序/选择线，8V被施加给被选择的控制线，0V被施加给未被选择的控制线，0V被施加给基片。所有被选择和未被选择的比特线都是浮置的。
关于非易失存储装置使用比特线在擦除模式下的操作，0V被施加给被选择的程序/选择线51，0V被施加给未被选择的程序/选择线51，10V被施加给被选择的控制线53，0V被施加给未被选择的控制线53，-5V被施加给被选择的比特线52，和0V被施加给基片。和，所有未被选择的比特线都是浮置的。
通过漏极或源极可以执行应用热载流子注入机理的擦除模式。
关于通过漏极55执行擦除模式，5V被施加给被选择的程序/选择线51，0V被施加给未被选择的程序/选择线51，12V被施加给被选择的控制线53，0V被施加给未被选择的控制线53，7V被施加给被选择的比特线52，和0V被施加给基片。未被选择的比特线52是浮置的。
关于通过源极应用热载流子注入机理执行非易失存储装置的擦除模式，2V被施加给被选择的程序/选择线51，0V被施加给未被选择的程序/选择线51，10V被施加给被选择的控制线53，0V被施加给未被选择的控制线53，5V被施加给被选择的比特线52，0V被施加给基片。未被选择的比特线52是浮置的。
关于图9所示非易失存储装置工作于读出模式，一个直流(DC)电源VCC被施加到被选择的程序/选择线51，0V被施加到未被选择的程序/选择线51，所述直流电源VCC被施加到被选择的控制线53，0V被施加到未被选择的控制线53，1V被施加到被选择的比特线52。1V被施加到未被选择的比特线(BLm中的一个比特线，用于m≥n+1)，和0V被施加到未被选择的其它比特线(BLm的其它比特线，用于m≥n+1)。
图9B所示的电压可以根据非易失存储单元的结构特性和电参数(例如，耦合比、隧道绝缘膜的厚度)改变。
如上所述，本发明在下述方面是有优点的。
首先，只有执行每个阈值电平编程所需的控制栅电压的变化有助于单电平或多级电平的编程。
其次，由于多个阈值电压电平中的每一个电平和相应多个控制栅电压中的每一个电压呈线性关系，并且阈值电压的移动与控制栅电压的移动相同，所以，精确调节每个电平阈值电压的移动是可能的。
第三，同时在非易失存储单元内执行编程和检验本身免除了对单独用于检验编程的电路的需要，这对于加快编程速度有帮助。
第四，由于当单元从截止变成导通时编程停止，所以，功耗非常小。
第五，不需要在擦除之前进行预编程。
第六，在本发明中，多级电平编程的精度、即被编程阈值电压的误差分布仅仅是由制造非易失存储器时固定的参数和所施加的偏压精确确定的。因此，本发明非易失存储器的相应电平的误差分布与大量的编程/擦除周期无关。即使在编程期间，该存储器也与在氧化层中电荷的收集、沟道迁移率、比特线电阻和不稳定或不可预见的电参数无关。
第七，本发明用于对非易失存储器进行编程的方法中利用控制栅电压的电压受控型比起电流受控型能够更容易、更精确地执行多级电平编程。
第八，利用只用于读出的低电压(例如，-1V)对源极和漏极充电就能够使其工作，这对于减小所述单元的尺寸是有好处的。
前面关于本发明最佳实施例的描述只用于示意和解释的目的，并没有试图使它成为穷举式的或试图将本发明限制到所披露的严格形式上，根据上面的技术可以作出多种修改和变化，或从本发明的实践当中获得多种修改和变化。上述的实施例仅是为了解释本发明的原理而选择和描述的，使得本专业技术领域内的普通技术人员可以利用在各个实施例中的本发明和具有各种修改的本发明的实际应用适用于所希望的特殊用途。下面这一点是希望的，即：权利要求以及与这些权利要求实质相同的内容确定了本发明的范围。

Claims (7)

1、一种非易失存储装置，包括：
在行方向上彼此以一定间隔隔开配置的多个程序/选择线；
在与所述多个程序/选择线呈直角的列方向上彼此以一定间隔隔开配置的多个比特线，以形成一个具有多个方块的矩阵；
以一对一匹配方式在与所述比特线相同的列方向上配置并与所述比特线相邻的多个控制线；
多个单元，其中的每一个单元配置在多个方块中的每一个方块之内，这些单元中的每一个都包括一个源极、一个漏极、一个沟道区域、一个选择/程序栅，用于选择一个编程的单元并借助于所接收的电荷载流子执行编程，一个浮置栅，用于在遂道二极管的擦除中借助于经过沟道区域的隧道存储电荷载流子，并在编程中将所存储的电荷载流子经过隧道二极管提供给程序/选择栅、和一个控制栅，用于控制从浮置栅提供给程序/选择栅的电荷载流子的数量；
其中，在相同行上配置的多个单元中的多个程序/选择栅被共同地连接到多个程序/选择线中的一个程序/选择线上，在相同列上配置的多个单元中的多个控制栅被共同地连接到多个控制线中的一个控制线上，和在相同行上配置的多个单元中的多个源极(或漏极)与在相邻行上配置的多个单元中的多个漏极(或源极)一起被共同连接到多个比特线中的一个比特线上。
2、根据权利要求1所述的非易失存储装置，其中，
在所述非易失存储装置工作于编程模式时，10V电压被施加到被选择的程序/选择线上，0V电压被施加到未被选择的程序/选择线上，-6V～-3V电压被施加到被选择的控制栅线上，5V电压被施加到未被选择的控制栅线上，1V电压被施加到被选择的第n个比特线BLn上，0V电压被施加到被选择的第(n-1)个比特线BLn-1上，1V电压被施加到未被选择的比特线(多个BLm中的一个比特线，用于m≥n+1)上，0V电压被施加到其它未被选择的比特线(BLm的其它个比特线，用于m≥n+1)上。
3、如权利要求1所述的非易失存储装置，其中，在非易失存储装置工作于使用应用隧道机理的程序/选择线的擦除模式时，-8V电压被施加到被选择的程序/选择线上，0V电压被施加到未被选择的程序/选择线上，8V电压被施加到被选择的控制线上，0V电压被施加到未被选择的控制线上，和0V电压被施加到基片上，并且，所有的比特线都是浮置的。
4、如权利要求1所述的非易失存储装置，其中，对于非易失存储装置经过应用隧道机理的比特线工作于擦除模式，0V电压被施加到被选择的程序/选择线上，0V电压被施加到未被选择的程序/选择线上，10V电压被施加到被选择的控制线上，0V电压被施加到未被选择的控制线上，-5V电压被施加到被选择的比特线上，和0V电压被施加到基片上，并且，未被选择的比特线都是浮置的。
5、如权利要求1所述的非易失存储装置，其中，对于应用于热载流子机理经过多个漏极执行非易失存储装置的擦除模式，5V电压被施加到被选择的程序/选择线上，0V电压被施加未被选择的程序/选择线上，12V电压被施加到被选择的控制线上，0V电压被施加到未被选择的控制线上，7V电压被施加到被选择的比特线上，和0V电压被施加到基片上，并且，未被选择的比特线是浮置的。
6、如权利要求1所述的非易失存储装置，其中，在执行经过应用热载流子注入机理的多个源极的非易失存储装置的擦除模式的过程中，2V电压被施加到被选择的程序/选择线上，0V电压被施加到未被选择的程序/选择线上，10V电压被施加到被选择的控制线上，0V电压被施加到未被选择的控制电线上，5V电压被施加到被选择的比特线上，0V电压被施加到基片上，以及未被选择的比特线是浮置的。
7、如权利要求1所述的非易失存储装置，其中，在非易失存储装置工作于读出模式过程中，一个直流(DC)电压被施加到被选择的程序/选择线上，0V电压被施加到未被选择的程序/选择线上，所述直流(DC)电压被施加到被选择的控制线上，0V电压被施加到未被选择的控制线上，1V电压被施加到被选择的比特线上，1V电压被施加到未被选择的比特线(BLm中的一个比特线，用于m≥n+1)上，0V被施加到未被选择的其它比特线(BLm的其它比特线，用于m≥n+1)上。
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