JP2004538597A - 改善された読み出しデバイスを有する半導体メモリおよびこれと関連する動作モード - Google Patents

Abstract

好適には１６〜３２個のメモリセルである、メモリセルのグループの選択トランジスタ（２）が、いずれの場合にも、メモリセル（４）のリード線に挿入される。読み出すために、行グループの選択トランジスタが開かれる一方で、すべての行のコントロールゲートは低電位であり、行グループを通って流れる読み出されるべき各列の電流は、測定および格納される。第２の工程において、読み出されるべき行のコントロールゲート（５）は、より高い読み出し電位にされ、その結果の電流は、前の電流と比較される。
【選択図】図２

Description

【技術分野】
【０００１】
本発明は、不揮発性１トランジスタフローティングゲートメモリの駆動回路および差動的読み出しの概念に関する。
【背景技術】
【０００２】
フローティングゲートメモリにおいて、情報は、１つ以上の高電圧を用いてメモリトランジスタのフローティングゲート上の電荷の量を変更することによって格納される。その結果、メモリトランジスタは、特定の条件下で電流を通すかまたは遮断する。セルの読み出し中、読み出されるべきでないすべてのメモリトランジスタのコントロールゲートが低電位（例えば、０ボルト）で保持される一方で、読み出されるべきセルのコントロールゲートは、より高い読み出し電位（例えば、１．８ボルト）にされる。この場合に問題となるのは、評価されるべきメモリトランジスタと同じ信号線上のフローティングゲートにおける正電位を有するメモリトランジスタが、低いコントロールゲート電圧によって読み出し電流にも影響を及ぼし得、従って、読み出されるべきメモリセルの読み出し結果を変更し得ることである。
【０００３】
これまで、この問題は、導通している情報状態を有することが意図されるセルにおいて、フローティングゲート電位は、選択されない状態のセルを通って電流が流れないように低くセットされることによって解決されてきた。これについての不利な点は、高電圧がパルスの形態で印加され、かつ、セルがすでに正確なフローティングゲート電位に達したか否かを決定するために、各パルスの後に測定される必要があるということである。さらに、過度に高いフローティングゲート電位が誤って達成された場合、回復メカニズムを提供することが必要である。さらに、セルにおける低いフローティングゲート電位は、読み出し電流、従って、読み出し速度を低減し、かつ読み出し窓を制限する。
【発明の開示】
【課題を解決するための手段】
【０００４】
本発明の目的は、これらの問題が回避されるフローティングゲートメモリの仕様を定めることである。
【０００５】
この目的は、請求項１の特徴を有するメモリセル配列の駆動回路を用いて、および、請求項４の特徴を有する動作モードを用いて達成される。改良点は、従属請求項から明らかになる。
【０００６】
駆動回路およびメモリセルを含む本発明の配列の場合、各場合について、メモリセルのグループ、好適には、１６〜３２個のメモリセル毎に１つの選択トランジスタがメモリセルのリード線に挿入されることによって、冒頭に略述された問題が回避される。メモリ内のメモリセルは、通常、マトリクス状の格子で配列され、かつ、行と列に細分されるので、説明を簡単にするために、メモリセルのグループは、好適な例示的実施形態において、行グループを形成することが想定される。しかしながら、列グループがこのように扱われることが意図されるか、または行および列の表記が交換される場合に、本発明による配列が対応して提供され得る。
【０００７】
読み出すために、行グループの選択トランジスタがオープンにされる一方で、すべての行のコントロールゲートは低電位であり、この行グループを通って流れる読み出されるべき各列の電流が測定かつ格納される。第２のステップにおいて、コントロールゲートまたは読み出されるべきコントロールゲート（単数または複数）は、より高い読み出し電位にされ、生じる電流は、前の電流と比較される。本発明による配列の場合、選択されないセルを通る漏れ電流は妨害的でない。なぜなら、セルが選択された場合の電流と、セルが選択されない場合の電流との間の差のみが、メモリセルの情報についての決定のためのベンチマークとみなされるからであえる。
【０００８】
本発明による配列の好適な例は、メモリセル配列の詳細を用いて読み出し動作の２つの工程を示す添付の図面１および２を参照して、以下に記載される。
【発明を実施するための最良の形態】
【０００９】
図１は、メモリセルアレイの詳細を示す。ここで、メモリトランジスタ１は、各場合について、選択トランジスタ２を用いてグループ毎に同時に選択され得る。図１は、各場合について、選択トランジスタ２にそれぞれ接続された１６〜３２個のメモリトランジスタの２つのグループを示す。図１の上部に示された選択トランジスタ２は、ゲート端子３に典型的には１．８ボルトの電位を印加することによって開けられ、これにより、関連したメモリトランジスタが読み出される。これらすべてのメモリトランジスタは、依然として０ボルトのゲート電位で遮断されているので、最初、出力電流Ｉ１のみが流れる。
【００１０】
図２は、読み出し動作の次の工程を示す。ここで、選択されたメモリトランジスタ４のゲート端子５に、同様に、典型的には１．８ボルトが印加される。従って、このトランジスタのメモリ内容が読み出され、これにより、ここで、出力電流Ｉ２が流れる。
【図面の簡単な説明】
【００１１】
【図１】記載なし
【図２】記載なし
【符号の説明】
【００１２】
１ メモリトランジスタ
２ 選択トランジスタ
３ 選択トランジスタのゲート端子
４ 選択メモリトランジスタ
５ 読み出されるべき行のコントロールゲート

Claims (4)

1. メモリセルにそれぞれ割り当てられたメモリトランジスタ（１）の配列と、
   メモリトランジスタを選択するため、および該メモリセルに情報アイテムを書き込むか、または該メモリセルから情報アイテムを読み出すために提供された駆動回路とを有する、メモリセル配列のための駆動回路であって、
   いずれの場合にも、メモリトランジスタのグループには、１つの選択トランジスタ（２）が割り当てられ、該選択トランジスタ（２）を用いて、該グループの該メモリトランジスタが同時に選択され得ることを特徴とする、駆動回路。
2. 駆動トランジスタを用いて、いずれの場合にも、選択され得る前記メモリトランジスタのグループは、１６〜３２個のメモリトランジスタを含む、請求項１に記載の駆動回路。
3. 前記グループのメモリトランジスタは、いずれの場合にも、前記メモリセル配列の行または列で配列される、請求項１または２に記載の駆動回路。
4. メモリセルにそれぞれ割り当てられたメモリトランジスタ（１）の配列と、
   メモリトランジスタの選択のため、および該メモリセルに情報アイテムを書き込むか、または、該メモリセルから情報アイテムを読み出すために提供された駆動回路と、
   メモリトランジスタのそれぞれのグループに割り当てられた少なくとも１つの選択トランジスタであって、該選択トランジスタを用いて、該それぞれのグループの該メモリトランジスタが同時に選択され得る、少なくとも１つの選択トランジスタとを有する、
   メモリセル配列のための駆動回路の動作モードであって、
   第１の工程において、行または列に配列されたメモリトランジスタのグループの該選択トランジスタはオープンになる一方で、該すべての行および列の該メモリトランジスタのゲート端子は、低電位であり、かつ、該グループを通って流れる読み出されるべき各列または行の電流は、測定および格納され、
   第２の工程において、該読み出されるべき行または列のゲート端子は、より高い読み出し電位にされ、生じる電流は、該測定された電流と比較されることを特徴とする、動作モード。