DE10137120A1

DE10137120A1 - Ansteuerschaltung für Speicherzellenanordnung und Betriebsart

Info

Publication number: DE10137120A1
Application number: DE10137120A
Authority: DE
Inventors: Holger Sedlak; Christian Peters
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-07-30
Filing date: 2001-07-30
Publication date: 2003-02-20
Anticipated expiration: 2021-07-31
Also published as: JP2004538597A; US6940755B2; WO2003015103A1; JP2006351201A; DE10137120B4; EP1412949A1; US20040218417A1; CN1537311A

Abstract

In die Zuleitungen zu den Speicherzellen (4) wird jeweils ein Auswahltransistor (2) für eine Gruppe von Speicherzellen, vorzugsweise 16 bis 32 Speicherzellen, eingefügt. Zum Lesen wird der Auswahltransistor zu einer Zeilengruppe geöffnet, während die Steuergates aller Zeiten auf niedrigem Potenzial sind, und der Strom für jede zu lesende Spalte, die durch diese Zeilengruppe führt, wird gemessen und gespeichert. Im zweiten Schritt wird das Steuergate (5) der zu lesenden Zeile auf das höhere Lesepotenzial gebracht und der resultierende Strom mit dem vorherigen verglichen.

Description

Die vorliegende Erfindung betrifft eine Ansteuerschaltung und ein differentielles Lesekonzept für nichtflüchtige Ein-Transistor-Floating-Gate-Speicher.
Bei einem Floating-Gate-Speicher wird die Information gespeichert, indem mit einer oder mehreren Hochspannungen die Ladungsmenge auf dem Floating-Gate des Speichertransistors geändert wird, so dass der Speichertransistor unter bestimmten Bedingungen Strom leitet oder sperrt. Beim Auslesen der Zelle werden die Steuergates aller nicht zu lesender Speichertransistoren auf einem niedrigen Potenzial (z. B. 0 Volt) gehalten, während das Steuergate der zu lesenden Zelle auf ein höheres Lesepotenzial (z. B. 1,8 Volt) gebracht wird. Problematisch dabei ist, dass Speichertransistoren mit einem positiven Potential auf dem Floating-Gate an der gleichen Signalleitung wie der zu bewertende Speichertransistor auch mit einer niedrigen Steuergatespannung zu einem Lesestrom beitragen können und damit das Leseergebnis für die zu lesende Speicherzelle verfälschen.
Bisher wurde das Problem dadurch gelöst, dass bei Zellen, die einen leitenden Informationszustand haben sollen, das Floating-Gate-Potenzial so niedrig eingestellt wurde, dass im nicht selektierten Zustand kein Strom durch sie fließt. Nachteilig daran ist, dass die Hochspannung pulsweise angelegt werden und nach jedem Puls gemessen werden muss, ob die Zelle schon das richtige Floating-Gate-Potenzial erreicht hat. Außerdem muss für den Fall, dass versehentlich ein zu hohes Floating-Gate-Potenzial erreicht wird, ein Recovery-Mechanismus vorgesehen werden. Zusätzlich wird durch das niedrige Floating-Gate-Potenzial in den Zellen der Lesestrom und damit die Lesegeschwindigkeit verringert und das Lesefenster eingeengt.
Aufgabe der vorliegenden Erfindung ist es, einen Floating- Gate-Speicher anzugeben, bei dem diese Probleme vermieden sind.
Diese Aufgabe wird mit der Ansteuerschaltung für eine Speicherzellenanordnungen mit den Merkmalen des Anspruches 1 bzw. mit der Betriebsart mit den Merkmalen des Anspruches 4 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
Bei der erfindungsgemäßen Anordnung aus Ansteuerschaltung und Speicherzellen werden die eingangs geschilderten Probleme vermieden, indem in die Zuleitungen zu den Speicherzellen jeweils ein Auswahltransistor für eine Gruppe von Speicherzellen, vorzugsweise 16 bis 32 Speicherzellen, eingefügt wird. Da die Speicherzellen in einem Speicher üblicherweise in einem matrixartigen Raster angeordnet und in Zeilen und Spalten unterteilt sind, wird zur Vereinfachung der Beschreibung angenommen, dass die Gruppe von Speicherzellen in einem bevorzugten Ausführungsbeispiel eine Zeilengruppe bildet. Die erfindungsgemäße Anordnung kann aber entsprechend vorgesehen sein, wenn eine Spaltengruppe in dieser Weise adressiert werden soll oder die Bezeichnungen von Zeilen und Spalten miteinander vertauscht sind.
Zum Lesen wird der Auswahltransistor zu einer Zeilengruppe geöffnet, während die Steuergates aller Zeilen auf niedrigem Potenzial sind, und der Strom für jede zu lesende Spalte, die durch diese Zeilengruppe führt, wird gemessen und gespeichert. Im zweiten Schritt wird das Steuergate bzw. werden die Steuergates der zu lesenden Zeile auf das höhere Lesepotenzial gebracht und der resultierende Strom mit dem vorherigen verglichen. Bei der erfindungsgemäßen Anordnung stört ein Leckstrom durch die nicht selektierten Zellen nicht, da nur die Differenz zwischen dem Strom mit und ohne selektierte Zelle als Maßstab für eine Entscheidung über die Information der Speicherzelle genommen wird.
Es folgt eine Beschreibung eines bevorzugten Beispiels der erfindungsgemäßen Anordnung anhand der beigefügten Fig. 1 und 2, die anhand eines Ausschnittes aus der Speicherzellenanordnung die beiden Schritte des Lesevorganges darstellen.
In Fig. 1 ist ein Ausschnitt aus einem Speicherzellenfeld dargestellt, bei dem die Speichertransistoren 1 gruppenweise jeweils mit einem Auswahltransistor 2 gemeinsam ausgewählt werden können. In der Fig. 1 sind zwei solche Gruppen von jeweils 16 bis 32 Speichertransistoren eingezeichnet, die jeweils mit einem Auswahltransistor 2 verbunden sind. Der in Fig. 1 oben eingezeichnete Auswahltransistor 2 wurde durch Anlegen eines Potenzials von typisch 1,8 Volt an den Gate-Anschluss 3 geöffnet, so dass die zugehörigen Speichertransistoren ausgelesen werden können. Da alle diese Speicher noch mit einem Gatepotenzial von 0 Volt gesperrt sind, fließt zunächst nur der Ausgangsstrom I1.
In der Fig. 2 ist der nächste Schritt des Lesevorganges dargestellt, bei dem der Gate-Anschluss 5 eines ausgewählten Speichertransistors 4 ebenfalls auf typisch 1,8 Volt gelegt wird. Der Speicherinhalt dieses Transistors kann daher ausgelesen werden, so dass jetzt ein Ausgangsstrom I2 fließt.

Claims

1. Ansteuerschaltung für eine Speicherzellenanordnung mit einer Anordnung von Speichertransistoren (1), die jeweils einer Speicherzelle zugeordnet sind, und mit einer Ansteuerschaltung, die für eine Auswahl eines Speichertransistors und zum Schreiben oder Lesen einer Information in die Speicherzelle vorgesehen ist, dadurch gekennzeichnet, dass jeweils einer Gruppe von Speichertransistoren ein Auswahltransistor (2) zugeordnet ist, mit dem die Speichertransistoren dieser Gruppe gemeinsam ausgewählt werden können.

2. Ansteuerschaltung nach Anspruch 1, bei der die Gruppe von Speichertransistoren, die jeweils mittels eines Ansteuertransistors ausgewählt werden können, 16 bis 32 Speichertransistoren umfasst.

3. Ansteuerschaltung nach Anspruch 1 oder 2, bei der die Speichertransistoren einer Gruppe jeweils in einer Zeile oder in einer Spalte der Speicherzellenanordnung angeordnet sind.

4. Betriebsart einer Ansteuerschaltung für eine Speicherzellenanordnung, die aufweist
eine Anordnung von Speichertransistoren (1), die jeweils einer Speicherzelle zugeordnet sind,
eine Ansteuerschaltung, die für eine Auswahl eines Speichertransistors und zum Schreiben oder Lesen einer Information in die Speicherzelle vorgesehen ist, und
mindestens einen einer jeweiligen Gruppe von Speichertransistoren zugeordneten Auswahltransistor, mit dem die Speichertransistoren der jeweiligen Gruppe gemeinsam ausgewählt werden können,
dadurch gekennzeichnet, dass
in einem ersten Schritt der Auswahltransistor zu einer Gruppe von in Zeilen bzw. Spalten angeordneten Speichertransistoren geöffnet wird, während Gate-Anschlüsse der Speichertransistoren aller Zeilen bzw. Spalten auf niedrigem Potenzial sind, und der Strom für jede zu lesende Spalte bzw. Zeile, die durch diese Gruppe führt, gemessen und gespeichert wird und in einem zweiten Schritt der Gate-Anschluss einer zu lesenden Zeile bzw. Spalte auf ein höheres Lesepotenzial gebracht wird und ein resultierender Strom mit dem zuvor gemessenen Strom verglichen wird.