CN1537311A - 内存单元排列之驱动电路及操作模式 - Google Patents

Abstract

具有16至32个内存单元之内存单元组之一选择晶体管(2)，系被插入至该内存单元(4)之导线。为了读取，开启一列组之该选择晶体管，而所有列的控制栅极系为低电位，且读取每一行之电流，其系透过该列组被测量与储存。在第二步骤中，被读取列的控制栅极(5)系被提升至更高的读取电位，且所得电流系与先前的电流相比较。

Description

内存单元排列之驱动电路及操作模式

本发明系关于一种用于非挥发性单晶体管浮极内存之驱动电路与一种不同的读取观念。

在浮闸内存中，信息之储存系藉由以一种或多种高电压，改变该内存晶体管之浮闸上的电荷量，因而在特定的条件下，该内存晶体管可传导或阻断电流。在读出该单元的过程中，未被读取的所有内存晶体管之控制栅极，系于低电位(例如0伏特)，而被读取之单元的控制栅极则是具有较高的读取电位(例如1.8伏特)。问题在于在相同信号线上该浮闸上具有正电位的内存晶体管，作为被评估的晶体管内存，亦可贡献至具有一低控制栅极电压的读取电流，且因而破坏被读取之内存单元的读取结果。

目前，解决此问题的方法为在具有传导信息状态的单元中，该浮闸电位被设定的很低，所以在未被选择的状态中，并没有电流通过其中。而此方法的缺点在于必须用脉冲方式使用高电压，且在每一脉冲之后测量电压，以决定该单元是否已经达到正确的浮闸电位。再者，当不慎到达非常高的浮闸电位时，需要提供一恢复机制。此外，该单元中低的浮闸电位系减少读取电流，因此该读取速度限制读取窗口。

本发明之一目的提供一浮闸内存，其可避免上述问题。

本发明之目的系藉由一内存单元排列之驱动电路而达成，其具有之特征系如权利要求第1项所述，且其操作模式系如权利要求第4项所述。而其它修饰系如权利要求之依附项所述。

本发明排列之范例，系包含驱动电路与内存单元，其可避免上述之问题。在每一范例中，用于一组内存单元，较佳为16至32个内存单元，之一选择晶体管系被插入导线至该内存单元。由于一内存中该内存单元通常排列为矩阵似的网栅且在分为行与列，为简化描述，在一较佳实施例中，该组内存单元形成列组。然而，若行组系以此方式被定位，则可对应提供根据本发明之排列，或者是把列与行之设计彼此交换。

为了读取，开启该选择晶体管用于列组，然而所有列的控制栅极系于低电位，且透过该列组，每一个被读取行之电流系被测量与储存。在第二步骤中，被读取列之控制栅极系具有较高的读取电位，且所得的电流系与先前的电流比较。根据本发明之排列，由于仅有具有或不具有一选择性的单元之电流间的差，系作为关于该内存单元资料决定之标准检查程序，所以透过非选择性的单元之漏损电流并不是一扰动。

请参阅图1与图2，根据本发明之一较佳实施例系如下所述，说明使用该内存单元排列，两步骤之读取操作。

图1系说明一内存单元数组，其中藉由一选择晶体管2，该内存晶体管1可被连带地选择。图1系说明两组16至32个内存晶体管，其系各连接至一选择晶体管2。图1的顶部，该选择晶体管2系藉由使用一典型电位1.8伏特，而被开启至栅极终端3，因而可读取相联合的内存晶体管。由于所有内存晶体管受到一栅极电位0伏特所阻断，因此初始时仅有输出电流I1。

图2系说明下一步之读取操作，其中一被选择的内存晶体管4之一栅极终端5亦具有1.8伏特。因此，可读取此晶体管之内存内容，而有一输出电流I2。

Claims (4)

1.一种驱动电路，用于一内存单元排列，其具有各被分配到一记体单元的内存晶体管(1)的排列，且

具有一驱动电路，其系用于一内存晶体管之选择，以及用于存写或读取一信息项目至或自该内存单元，其特征系为：

内存晶体管组系被分配一选择晶体管(2)，因而该内存晶体管组可被连带地选择。

2.根据权利要求第1项之驱动电路，其中藉由一驱动晶体管而被选择之该内存晶体管组，系各包含16至32个内存晶体管。

3.如权利要求第1项或第2项之驱动电路，该内存晶体管组系各被排列在该内存单元排列之一列中或一行中。

4.一种驱动电路之操作模式，用于一内存单元排列，其具有

各自被分配至一内存单元的晶体管(1)的一排列，

一驱动电路，用于一内存晶体管之选择，以及用于存写或读取一信息项目至或自该内存单元，且

至少一选择晶体管，被分配至一个别内存晶体管组，因而该个别内存晶体管组之内存晶体管与选择晶体管可被连带选择，

其特征系为：

在第一步骤中，排列在列中或行中一内存晶体管组之该选择晶体管，系被开启，而所有列或行之该内存晶体管之栅极终端系为低电位，且待读取每一行或列之电流流过此组被测量且储存，以及在第二步骤中，一列或行待读取的该栅极终端，系被被提升至一较高的读取电位，且所得电流系与先前所测量之电流相比较。

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