EP1412949A1 - Halbleiterspeicher mit verbesserter leseanordnung sowie zugehörige betriebsart - Google Patents

Halbleiterspeicher mit verbesserter leseanordnung sowie zugehörige betriebsart

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Publication number
EP1412949A1
EP1412949A1 EP02754426A EP02754426A EP1412949A1 EP 1412949 A1 EP1412949 A1 EP 1412949A1 EP 02754426 A EP02754426 A EP 02754426A EP 02754426 A EP02754426 A EP 02754426A EP 1412949 A1 EP1412949 A1 EP 1412949A1
Authority
EP
European Patent Office
Prior art keywords
memory
group
memory transistors
memory cell
transistor
Prior art date
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Ceased
Application number
EP02754426A
Other languages
English (en)
French (fr)
Inventor
Christian Peters
Holger Sedlak
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1412949A1 publication Critical patent/EP1412949A1/de
Ceased legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

Definitions

  • the present invention relates to a control circuit and a differential reading concept for non-volatile single-transistor floating gate memories.
  • the information is stored by changing the amount of charge on the floating gate of the memory transistor with one or more high voltages, so that the memory transistor conducts or blocks current under certain conditions.
  • the control gates of all memory transistors that are not to be read are kept at a low potential (for example 0 volts), while the control gate of the cell to be read is brought to a higher read potential (for example 1.8 volts) becomes.
  • the problem here is that memory transistors with a positive potential on the floating gate on the same signal line as the memory transistor to be evaluated can also contribute to a read current with a low control gate voltage and thus falsify the read result for the memory cell to be read.
  • the problem has been solved by setting the floating gate potential for cells which are said to have a conductive information state so low that no current flows through them in the unselected state.
  • the disadvantage of this is that the high voltage is applied in pulses and after each pulse it must be measured whether the cell has already reached the correct floating gate potential.
  • a recovery mechanism must be provided if the floating gate potential is inadvertently reached.
  • the low floating gate potential in the cells reduces the reading current and thus the reading speed and narrows the reading window.
  • the object of the present invention is to provide a floating gate memory in which these problems are avoided.
  • the problems described at the outset are avoided by inserting a selection transistor for a group of memory cells, preferably 16 to 32 memory cells, into the feed lines to the memory cells. Since the memory cells in a memory are usually arranged in a matrix-like grid and are subdivided into rows and columns, to simplify the description it is assumed that the group of memory cells forms a row group in a preferred exemplary embodiment.
  • the arrangement according to the invention can, however, be provided accordingly if a column group is to be addressed in this way or if the names of rows and columns are interchanged.
  • the selection transistor is opened to a row group while the control gates of all rows are at a low potential, and the current for each column to be read which leads through this row group is measured and stored.
  • the control gate or the control gates of the line to be read are brought to the higher reading potential and the resulting current is compared with the previous one.
  • a leakage current through the unselected cells does not interfere, since only the difference between the current with and without selected
  • FIGS. 1 and 2 illustrate the two steps of the reading process using a section of the memory cell arrangement.
  • FIG. 1 shows a section of a memory cell array in which the memory transistors 1 can be selected together in groups with a selection transistor 2.
  • FIG. 1 shows two such groups of 16 to 32 memory transistors each, each of which is connected to a selection transistor 2.
  • the selection transistor 2 shown at the top in FIG. 1 was opened by applying a potential of typically 1.8 volts to the gate connection 3, so that the associated memory transistors can be read out. Since all of these memories are still blocked with a gate potential of 0 volts, only the output current II initially flows.
  • FIG. 2 shows the next step of the reading process, in which the gate terminal 5 of a selected memory transistor 4 is also set to typically 1.8 volts. The memory content of this transistor can therefore be read out, so that an output current 12 now flows.

Landscapes

  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

In die Zuleitungen zu den Speicherzellen (4) wird jeweils ein Auswahltransistor (2) für eine Gruppe von Speicherzellen, vorzugsweise 16 bis 32 Speicherzellen, eingefügt. Zum lesen wird der Auswahltransistor zu einer Zeilengruppe geöffnet, während die Steuergates aller Zeilen auf niedrigen Potenzial sind, und der Strom für jede lesende Spalte, die durch diese Zeilengruppe führt, wird gemessen und gespeichert. Im zweiten Schritt wird das Steuergate (5) der zu lesenden Zeile auf das höhere Lesepotenzial gebracht und der resultierende Strom mit dem vorherigen vergleichen.

Description

HALBLEITERSPEICHER MIT VERBESSERTER LESEANORDNUNG SOWIE ZUGEHÖRIGE BETRIEBSART
Ansteuerschaltung für Speicherzellenanordnung und Betriebsart
Die vorliegende Erfindung betrifft eine Ansteuerschaltung und ein differentielles Lesekonzept für nichtflüchtige Ein-Tran- sistor-Floating-Gate-Speicher .
Bei einem Floating-Gate-Speicher wird die Information gespei- chert , indem mit einer oder mehreren Hochspannungen die Ladungsmenge auf dem Floating-Gate des Speichertransistors geändert wird, so dass der Speichertransistor unter bestimmten Bedingungen Strom leitet oder sperrt. Beim Auslesen der Zelle werden die Steuergates aller nicht zu lesender Speichertran- sistoren auf einem niedrigen Potenzial (z. B. 0 Volt) gehalten, während das Steuergate der zu lesenden Zelle auf ein höheres Lesepotenzial (z. B. 1,8 Volt) gebracht wird. Problematisch dabei ist, dass Speichertransistoren mit einem positiven Potential auf dem Floating-Gate an der gleichen Signal- leitung wie der zu bewertende Speichertransistor auch mit einer niedrigen Steuergatespannung zu einem Lesestrom beitragen können und damit das Leseergebnis für die zu lesende Speicherzelle verfälschen.
Bisher wurde das Problem dadurch gelöst, dass bei Zellen, die einen leitenden Informationszustand haben sollen, das Floating-Gate-Potenzial so niedrig eingestellt wurde, dass im nicht selektierten Zustand kein Strom durch sie fließt. Nachteilig daran ist, dass die Hochspannung pulsweise angelegt werden und nach jedem Puls gemessen werden muss, ob die Zelle schon das richtige Floating-Gate-Potenzial erreicht hat. Außerdem muss für den Fall, dass versehentlich ein zu hohes Floating-Gate-Potenzial erreicht wird, ein Recovery-Mechanis- mus vorgesehen werden. Zusätzlich wird durch das niedrige Floating-Gate-Potenzial in den Zellen der Lesestrom und damit die Lesegeschwindigkeit verringert und das Lesefenster eingeengt . Aufgabe der vorliegenden Erfindung ist es, einen Floating- Gate-Speicher anzugeben, bei dem diese Probleme vermieden sind.
Diese Aufgabe wird mit der Ansteuerschaltung für eine Speicherzellenanordnungen mit den Merkmalen des Anspruches 1 bzw. mit der Betriebsart mit den Merkmalen des Anspruches 4 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
Bei der erfindungsgemäßen Anordnung aus Ansteuerschaltung und Speicherzellen werden die eingangs geschilderten Probleme vermieden, indem in die Zuleitungen zu den Speicherzellen jeweils ein Auswahltransistor für eine Gruppe von Speicherzel- len, vorzugsweise 16 bis 32 Speicherzellen, eingefügt wird. Da die Speicherzellen in einem Speicher üblicherweise in einem matrixartigen Raster angeordnet und in Zeilen und Spalten unterteilt sind, wird zur Vereinfachung der Beschreibung angenommen, dass die Gruppe von Speicherzellen in einem bevor- zugten Ausführungsbeispiel eine Zeilengruppe bildet. Die erfindungsgemäße Anordnung kann aber entsprechend vorgesehen sein, wenn eine Spaltengruppe in dieser Weise adressiert werden soll oder die Bezeichnungen von Zeilen und Spalten miteinander vertauscht sind.
Zum Lesen wird der Auswahltransistor zu einer Zeilengruppe geöffnet, während die Steuergates aller Zeilen auf niedrigem Potenzial sind, und der Strom für jede zu lesende Spalte, die durch diese Zeilengruppe führt, wird gemessen und gespei- chert. Im zweiten Schritt wird das Steuergate bzw. werden die Steuergates der zu lesenden Zeile auf das höhere Lesepotenzial gebracht und der resultierende Strom mit dem vorherigen verglichen. Bei der erfindungsgemäßen Anordnung stört ein Leckstrom durch die nicht selektierten Zellen nicht, da nur die Differenz zwischen dem Strom mit und ohne selektierte
Zelle als Maßstab für eine Entscheidung über die Information der Speicherzelle genommen wird. Es folgt eine Beschreibung eines bevorzugten Beispiels der erfindungsgemäßen Anordnung anhand der beigefügten Figuren 1 und 2, die anhand eines Ausschnittes aus der Speicherzellen- anordnung die beiden Schritte des Lesevorganges darstellen.
In Figur 1 ist ein Ausschnitt aus einem Speicherzellenfeld dargestellt, bei dem die Speichertransistoren 1 gruppenweise jeweils mit einem Auswahltransistor 2 gemeinsam ausgewählt werden können. In der Figur 1 sind zwei solche Gruppen von jeweils 16 bis 32 Speichertransistoren eingezeichnet, die jeweils mit einem Auswahltransistor 2 verbunden sind. Der in Figur 1 oben eingezeichnete Auswahltransistor 2 wurde durch Anlegen eines Potenzials von typisch 1,8 Volt an den Gate-An- schluss 3 geöffnet, so dass die zugehörigen Speichertransistoren ausgelesen werden können. Da alle diese Speicher noch mit einem Gatepotenzial von 0 Volt gesperrt sind, fließt zunächst nur der Ausgangsstrom II.
In der Figur 2 ist der nächste Schritt des Lesevorganges dargestellt, bei dem der Gate-Anschluss 5 eines ausgewählten Speichertransistors 4 ebenfalls auf typisch 1,8 Volt gelegt wird. Der Speicherinhalt dieses Transistors kann daher ausgelesen werden, so dass jetzt ein Ausgangsstrom 12 fließt.
Bezugszeichenliste
1 Speichertransistor
2 Auswahltransistor 3 Gate-Anschluss des Auswahltransistors
4 ausgewählter Speichertransistor
5 Steuergate der zu lesenden Zeile

Claims

Patentansprüche
1. Ansteuerschaltung für eine Speicherzellenanordnung mit einer Anordnung von Speichertransistoren (1) , die jeweils einer Speicherzelle zugeordnet sind, und mit einer Ansteuerschaltung, die für eine Auswahl eines Speichertransistors und zum Schreiben oder Lesen einer Information in die Speicherzelle vorgesehen ist, d a d u r c h g e k e n n z e i c h n e t , dass jeweils einer Gruppe von Speichertransistoren ein Auswahl - transistor (2) zugeordnet ist, mit dem die Speichertransistoren dieser Gruppe gemeinsam ausgewählt werden können.
2. Ansteuerschaltung nach Anspruch 1, bei der die Gruppe von Speichertransistoren, die jeweils mittels eines Ansteuertransistors ausgewählt werden können, 16 bis 32 Speichertransistoren umfasst .
3. Ansteuerschaltung nach Anspruch 1 oder 2, bei der die Speichertransistoren einer Gruppe jeweils in einer Zeile oder in einer Spalte der Speicherzellenanordnung angeordnet sind.
4. Betriebsart einer Ansteuerschaltung für eine Speicherzel- lenanordnung, die aufweist eine Anordnung von Speichertransistoren (1), die jeweils einer Speicherzelle zugeordnet sind, eine Ansteuerschaltung, die für eine Auswahl eines Speichertransistors und zum Schreiben oder Lesen einer Information in die Speicherzelle vorgesehen ist, und mindestens einen einer jeweiligen Gruppe von Speichertransistoren zugeordneten Auswahltransistor, mit dem die Speichertransistoren der jeweiligen Gruppe gemeinsam ausgewählt werden können, d a d u r c h g e k e n n z e i c h n e t , dass in einem ersten Schritt der Auswahltransistor zu einer Gruppe von in Zeilen bzw. Spalten angeordneten Speichertransistoren geöffnet wird, während Gate-Anschlüsse der Speichertransistoren aller Zeilen bzw. Spalten auf niedrigem Potenzial sind, und der Strom für jede zu lesende Spalte bzw. Zeile, die durch diese Gruppe führt, gemessen und gespeichert wird und in einem zweiten Schritt der Gate-Anschluss einer zu lesenden Zeile bzw. Spalte auf ein höheres Lesepotenzial gebracht wird und ein resultierender Strom mit dem zuvor gemessenen Strom verglichen wird.
EP02754426A 2001-07-30 2002-07-24 Halbleiterspeicher mit verbesserter leseanordnung sowie zugehörige betriebsart Ceased EP1412949A1 (de)

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DE10137120 2001-07-30
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EP (1) EP1412949A1 (de)
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8982625B2 (en) * 2012-08-31 2015-03-17 Micron Technology, Inc. Memory program disturb reduction

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5182725A (en) * 1987-11-20 1993-01-26 Mitsubishi Denki Kabushiki Kaisha Nonvolatile semiconductor memory device with reduced variation in source potential of floating gate type memory transistor and operating method therefor
JP3204119B2 (ja) * 1996-09-30 2001-09-04 日本電気株式会社 不揮発性半導体メモリおよびそのデータ書込方法
US6081453A (en) * 1997-04-15 2000-06-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
KR100258575B1 (ko) * 1997-12-30 2000-06-15 윤종용 노어형 반도체 메모리 장치 및 그 장치의 데이터 독출 방법
KR100339024B1 (ko) * 1998-03-28 2002-09-18 주식회사 하이닉스반도체 플래쉬메모리장치의센스앰프회로
JPH11330426A (ja) * 1998-05-12 1999-11-30 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
US6052307A (en) * 1998-08-11 2000-04-18 Texas Instruments Incorporated Leakage tolerant sense amplifier
EP1047077A1 (de) 1999-04-21 2000-10-25 STMicroelectronics S.r.l. Nichtflüchtige Speicheranordnung mit doppelter hierarchischer Dekodierung
US6501684B1 (en) * 1999-09-24 2002-12-31 Azalea Microelectronics Corporation Integrated circuit having an EEPROM and flash EPROM
US6563730B1 (en) * 2002-04-09 2003-05-13 National Semiconductor Corporation Low power static RAM architecture

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO03015103A1 *

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Publication number Publication date
JP2004538597A (ja) 2004-12-24
US6940755B2 (en) 2005-09-06
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JP2006351201A (ja) 2006-12-28
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WO2003015103A1 (de) 2003-02-20
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