CN1610005A - 半导体存储器设备和使用该设备的平板显示器 - Google Patents

半导体存储器设备和使用该设备的平板显示器 Download PDF

Info

Publication number
CN1610005A
CN1610005A CNA2004100751257A CN200410075125A CN1610005A CN 1610005 A CN1610005 A CN 1610005A CN A2004100751257 A CNA2004100751257 A CN A2004100751257A CN 200410075125 A CN200410075125 A CN 200410075125A CN 1610005 A CN1610005 A CN 1610005A
Authority
CN
China
Prior art keywords
transistor
phase inverter
coupled
coupling
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2004100751257A
Other languages
English (en)
Inventor
郑宝容
朴镕盛
尹汉熙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung SDI Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung SDI Co Ltd filed Critical Samsung SDI Co Ltd
Publication of CN1610005A publication Critical patent/CN1610005A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明涉及一种具有闩锁电路的SRAM单元，该闩锁电路包括耦合成链格式的两个倒相器。每个倒相器通过晶体管耦合到电源，并且当数据写入该SRAM时，该晶体管断开。结果，由于该闩锁电路的性能下降，能够将数据轻易写入该SRAM单元，而不发生数据冲突。像这样的SRAM单元可以用于平板显示器，以临时存储对应于用于显示视频的数据信号的数字信号。

Description

半导体存储器设备和使用该设备的平板显示器
相关申请参考
本发明要求2003年10月17日向韩国知识产权局提交的韩国专利申请第2003-72578号申请的优先权和权益，其全部内容引入于此作为参考。
技术领域
本发明涉及一种半导体存储器设备和一种使用该设备的平板显示器。更具体地讲，本发明涉及一种SRAM(静态随机存取存储器)和一种使用该SRAM的平板显示器。
背景技术
通常，如图1所示，SRAM(静态随机存取存储器)具有闩锁(latch)电路，该闩锁电路具有倒相器(inverter)链格式的两个倒相器。此两个倒相器分别包括两个相反的晶体管对M1和M2、及M3和M4。晶体管M1和M2的栅极(gate)以及晶体管M3和M4的栅极分别是相应的倒相器的输入端。每个倒相器的输入端连接至另一个倒相器的输出端N1或N2。倒相器的输出端N1和N2也分别连接至晶体管M5和M6，晶体管M5和M6具有连接至字线WORD的栅极。晶体管M5和M6分别连接至位线BIT和反位线BITb，其中，反位线BITb提供由位线BIT提供的数据的反数据。用于提供高电平电压的电源电压VDD和用于提供低电平电压的电源电压VSS分别连接至倒相器的端。
在上面提到的SRAM中，当节点N1具有高电平电压，节点N2具有低电平电压时，节点N1和N2的电压把晶体管M1和M4接通，并且节点N1和N2分别被电源电压VDD和VSS维持在高电平电压和低电平电压。当晶体管M5和M6被接通并且通过位线BIT施加低电平电压时，节点N1将被电源电压VDD维持在高电平电压，因此，节点N1可能需要更长的时间来到达低电平电压，否则节点N1不能够到达低电平电压。
发明内容
在本发明中，提供了用于一种方便写入数据的半导体存储器设备。
在本发明中，当数据被写入SRAM单元(cell)时，将该SRAM单元的倒相器从电源去耦合(decouple)。
在本发明的优选实施例中，半导体存储器设备包括：具有耦合到第一节点的输出端的第一倒相器，和具有耦合到第二节点的输出端的第二倒相器。第一开关(switch)耦合在用于发送第一数据的位线与第一节点之间，第二开关耦合在用于发送第二数据的反位线与第二节点之间，该第二数据具有与该第一数据的电平相反的电平。至少一个第三开关耦合在第一倒相器与用于提供第一电平电压的第一电源之间，以及第二倒相器与第一电源之间。第一倒相器的输入端耦合到第二节点，第二倒相器的输入端耦合到第一节点。
接通该第一和第二开关的期间可以至少部分地与断开所述的至少一个第三开关的期间相重叠。另外，该接通第一和第二开关的期间可以包括该断开所述的至少一个第三开关所用的期间。
第一倒相器可以包括：第一晶体管，具有第一类型，耦合在所述的至少一个第三开关和第一节点之间；第二晶体管，具有第二类型，耦合在第一节点和用于提供第二电平电压的第二电源之间。第二倒相器可以包括：第三晶体管，具有该第一类型，耦合在所述的至少一个第三开关和第二节点之间；第四晶体管，具有该第二类型，耦合在该第二节点和该第二电源之间。第一节点可以耦合到第三和第四晶体管的栅极，第二节点可以耦合到第一和第二晶体管的栅极。
该第一、第二、第三和第四晶体管可以是构造在衬底(substrate)上的薄膜(thin film)晶体管。另外，该第一、第二、第三开关可以是构造在衬底上的薄膜晶体管。
在本发明的另一个优选实施例中，半导体存储器设备包括：第一倒相器，具有耦合到第一节点的输出端和耦合到第二节点的输入节点；第二倒相器，具有耦合到第二节点的输出端和耦合到第一节点的输入节点。该半导体存储器设备还包括：第一电源线，用于向该第一和第二倒相器提供第一电压；第二电源线，用于向该第一和第二倒相器提供第二电压。当数据被施加到第一和第二节点时，该第一电源线从该第一和第二倒相器去耦合。
该半导体存储器设备还可以包括：第一开关，耦合在第一电源线和第一倒相器之间；第二开关，耦合在第一电源线和第二倒相器之间。当数据被施加到第一和第二节点时，第一和第二开关可以断开。
该半导体存储器设备还可以包括：第一开关，耦合在第一电源线和第一倒相器之间，并且在第一电源线和第二倒相器之间。当数据被施加到第一和第二节点时，第一开关可以断开。
在本发明的再一个优选实施例中，如上文提到的，提供了具有半导体存储器设备的平板显示器。
在本发明的又一个优选实施例中，平板显示器包括用于显示视频的显示区域。该显示区域包括：绝缘衬底上排列在列方向的多个数据线；排列在行方向的多个扫描线。构造在绝缘衬底上的数据驱动器，向数据线发送用于显示视频的数据信号。构造在绝缘衬底上的帧存储器，临时存储对应于该数据信号的数字信号，并且将该数字信号输出至所述数据驱动器。该帧存储器包括：多个第一信号线，排列在所述列方向，用于发送该数字信号；多个第二信号线，排列在所述列方向，用于发送施加到该第一信号线的数字信号的反信号；多个第三信号线，排列在所述行方向，用于发送选择信号；以及多个SRAM单元，耦合到该第一、第二和第三信号线，并排列成矩阵格式。一个所述的SRAM单元由施加到相应的所述第三信号线的相应的所述选择信号来选择，并且当从相应的所述第一信号线接收到相应的所述数字信号时，该SRAM单元从用于提供第一电压的第一电源去耦合。
每个所述的SRAM单元可以包括：第一倒相器，具有通过第一晶体管耦合到相应的所述第一信号线的输出端，和通过第二晶体管耦合到相应的所述第二信号线的输入端；第二倒相器，具有耦合到第一倒相器的输入端的输出端，和耦合到第一倒相器的输出端的输入端。至少一个第三晶体管可以耦合在第一倒相器的第一端和第一电源之间以及第二倒相器的第一端和第一电源之间。第一和第二晶体管的栅极可以耦合到相应的所述第三信号线。第一倒相器的第二端和第二倒相器的第二端可以耦合到用于提供第二电压的第二电源，当第一和第二晶体管接通的时候，所述的至少一个第三晶体管可以被断开，而且经过第一和第二信号线施加该数字信号和该反数字信号。
第一倒相器可以包括：第四晶体管，具有第一类型，耦合在该第一端和该第一倒相器的输出端之间；第五晶体管，具有第二类型，耦合在该输出端和该第一倒相器的第二端之间。第二倒相器可以包括：第六晶体管，具有所述第一类型，耦合在该第一端和该第二倒相器的输出端之间；第七个晶体管，具有该第二类型，耦合在该输出端和该第二倒相器的第二端之间。第四和第五晶体管的栅极可以耦合到第一倒相器的输入端，第六和第七晶体管的栅极可以耦合到第二倒相器的输入端。
该第四、第五、第六和第七晶体管可以是构造在绝缘衬底上的薄膜晶体管。另外，该薄膜晶体管可以具有多晶硅的半导体层作为通道区域。
附图说明
通过结合附图对本发明的优选实施例进行详细描述，本发明的上述和其它目的、特性、优点将变得更加清楚，附图中：
图1示出了常规SRAM单元的等效电路图；
图2示出了根据本发明的一个优选实施例的SRAM单元的等效电路图；
图3示出了具有数据写入晶体管和数据读取晶体管的等效电路图，这些晶体管连接至图2所示的SRAM单元；
图4示出了图3的等效电路图的驱动时序图；
图5示出了根据本发明的优选实施例，平板显示器的显示面板的框图；
图6示出了图5所示的帧存储器；以及
图7示出了根据本发明的另一个优选实施例，SRAM单元的等效电路图。
具体实施方式
在接下来的具体描述中，只通过简单图示示出并描述了本发明的某些优选实施例。本领域技术人员会认识到，在不背离本发明的构思与范围的情况下，所描述的优选实施例可以以各种不同方式被修改。因此，所有的附图及描述应被看作实质上的说明，并且不限于此。
参照图2，根据本发明的优选实施例，将详细说明包括SRAM单元的半导体存储器设备。
如图所示，该SRAM单元包括8个晶体管M1至M8。晶体管M1和M2被串连，晶体管M1和M2的栅极相互连接，来这样构成倒相器。另外，晶体管M3和M4被串连，晶体管M3和M4的栅极相互连接，来这样构成另一个倒相器。此两个倒相器构成倒相器链类型的闩锁电路。晶体管M1和M2的类型彼此相反，晶体管M3和M4的类型彼此相反。在所描述的实施例中，晶体管M1和M3是p通道FET(场效应晶体管)，并且晶体管M2和M4是n通道FET。在其它的实施例中，任何其它合适的晶体管都可以被用作晶体管M1至M4。
连接晶体管M1的漏极和晶体管M2的漏极以配置单元节点N1，单元节点N1通常连接至晶体管M3和M4的栅极。以相同的方式，连接晶体管M3的漏极和晶体管M4的漏极以配置单元节点N2，单元节点N2通常连接至晶体管M1和M2的栅极。单元节点N1是由晶体管M1和M2构造的倒相器的输出端，也是晶体管M3和M4构造的倒相器的输入端。以相同的方式，单元节点N2是晶体管M3和M4构造的倒相器的输出端，也是晶体管M1和M2构造的倒相器的输入端。晶体管M2和M4的源极连接至电源电压VSS(或电源线)，以提供低电平电压。
晶体管M7连接在用于提供高电平电压的电源电压VDD和晶体管M1的源极之间，晶体管M8连接在电源电压VDD和晶体管M3的源极之间。晶体管M7和M8的栅极连接至浮置线FLT，晶体管M7和M8的接通和断开取决于浮置线FLT提供的浮置信号。
接入(access)晶体管M5’连接在单元节点N1和位线BIT之间，晶体管M5’的栅极连接至字线WORD。接入晶体管M6’连接在单元节点N2和反位线BITb之间，晶体管M6’的栅极也连接至字线WORD。在本实施例中，p型FET用于晶体管M5’、M6’、M7和M8。在其它的实施例中，n型FET或传输门(CMOS(互补型金属氧化物半导体))晶体管可以被用作晶体管M5’、M6’、M7和M8的一个或更多。
参照图3和4，现在将详细说明用于从/向图2的SRAM单元读取/写入数据的方法。
如图3所示，图2的SRAM单元的位线BIT连接至数据写入晶体管M9和数据读取晶体管M10。以相同的方式，图2的SRAM单元的反位线BITb连接至数据写入晶体管M11和数据读取晶体管M12。数据写入晶体管M9和M11的栅极连接至数据写入线WRITE，以发送数据写入信号，数据读取晶体管M10和M12的栅极连接至数据读取线READ，以发送数据读取信号。图3中的晶体管M9至M12是p型FET。在其它的实施例中，n型FET或传输门(CMOS)晶体管可以被用作晶体管M9至M12的一个或更多。
参照图3和4，当在时间t0将低电平选择信号施加到字线WORD并接通接入晶体管M5’和M6’时，可以将数据写入相应的SRAM单元或将数据从中读出。
然后，在时间t1将高电平浮置信号施加到浮置线FLT并将低电平写入信号施加到数据写入线WRITE。断开晶体管M7和M8，使晶体管M1和M3的源极被浮置，晶体管M9和M11被接通，以使位线BIT提供的数据和反位线BITb提供的反数据分别通过接入晶体管M5’和M6’，然后被分别施加到单元节点N1和N2。
当位线BIT提供的数据具有高电平电压‘1’时，单元节点N1的电压变为高电平，由于反位线BITb提供低电平电压‘0’，单元节点N2的电压变为低电平。类似地，当位线BIT提供的数据具有低电平电压‘0’时，单元节点N1的电压变为低电平，由于反位线BITb提供高电平电压‘1’，单元节点N2的电压变为高电平。
然后，在时间t2，浮置线FLT提供的浮置信号变为低电平并且数据写入线WRITE提供的写入信号变为高电平。接入晶体管M5’和M6’被断开，并且当施加位线BIT和反位线BITb提供的数据时，单元节点N1和N2被浮置。晶体管M7和M8被接通，高电平电源电压VDD被施加到晶体管M1和M3的源极。
在本例中，在时间t1和t2之间，当高电平电压被施加至位线BIT时，晶体管M1和M4由于单元节点N1和N2的电压被接通。即，晶体管M1被接通，以使单元节点N1由高电平电源电压VDD维持在高电平电压，晶体管M4被接通，以使单元节点N2由低电平电源电压VSS维持在低电平电压。因此，该SRAM单元存储高电平电压‘1’的数据。
另外，在时间t1和t2之间，当低电平电压被施加到位线BIT时，晶体管M2和M3由于单元节点N1和N2的电压被接通。即，晶体管M2被接通，以使单元节点N1由低电平电源电压VSS维持在低电平电压，晶体管M3被接通，以使单元节点N2由高电平电源电压VDD维持在高电平电压。因此，该SRAM单元存储低电平电压‘0’的数据。
然后，在时间t3和t4之间，当低电平读取信号被施加至读入线READ时，晶体管M11和M12被接通，节点N1和N2的电压被分别通过位线BIT和反位线BITb输出。换句话说，存储在SRAM单元中的数据被通过位线BIT输出。
在本例中，在数据‘1’(高电平电压)先于时间t0被存储在SRAM单元时，当通过位线BIT施加数据‘0’(低电平电压)时，单元节点N1的电压将从高电平电压被切换为低电平电压。由于晶体管M7被断开，即当低电平电压被施加到位线BIT时晶体管M1的源极被浮置，此闩锁电路的性能下降，单元节点N1的电压因此而能够被切换至低电平电压。
以相同的方式，在数据‘0’(高电平电压)先于时间t0被存储在SRAM单元时，当通过位线BIT施加数据‘1’时，由于晶体管M1的源极被浮置，单元节点N1的电压将能够被切换为高电平电压。
在图4中，浮置信号的高电平期间对应于写入信号的低电平期间，当能够充分地写入数据时，该两个期间可以部分地重叠，而不是两个期间完全相对。
参照图5和6，根据本发明的一个优选实施例，将描述使用SRAM单元的平板显示器。
图5中的平板显示器具有SoP(板上系统)模式，此模式中外围电路构造在显示面板1上。这种SoP类型平板显示器参见例如PCT公开出版物WO01/29814号。
如图5所示，该平板显示器的显示面板1包括：显示区域10、数据驱动器20、扫描驱动器30、帧存储器40、存储器控制器50、和时序控制器60。该显示面板1包括：绝缘衬底、半导体层、以及构造在该绝缘衬底上的电机。
多个排列在列方向的数据线和多个排列在行方向的扫描线构造在显示区域10上，像素构造在由两条相邻的数据线和两条相邻的扫描线定义的像素区域上。在本例中，每个像素的选择均是响应于从扫描线所施加的选择信号的。来自于数据线用于显示图像的数据信号被施加到像素，因此而显示灰度等级。
数据驱动器20响应于时序控制器60所提供的控制信号，向数据线施加数据信号，扫描驱动器30响应于时序控制器60所提供的控制信号，向扫描线顺序地施加选择信号。由于SoP类型显示面板1的数据驱动器20从帧存储器40接收数字信号，因而数据驱动器20包括D/A(数字到模拟)转换器，用于将数字信号转换为模拟信号。
帧存储器40在存储器控制器50的控制下，临时存储单个帧的外部输入的视频信号，并逐行向数据驱动器20输出对应于数据信号的数字信号。
参照图6，将详细描述帧存储器40。
帧存储器40包括SRAM单元单元41、数据写入驱动器42、写解码器43、字解码器44、和读解码器45。
在SRAM单元单元41中，构造排列在行方向的n条字线WORD1至WORDn和n条浮置线FLT1至FLTn，以及排列在列方向的m条位线BIT1至BITm和m条反位线BITb1至BITbm。图3所示的SRAM单元构造在由两条相邻的字线、一条位线和一条反位线定义的区域，并且(n×m)个SRAM单元在SRAM单元单元41中以矩阵格式构造。另外，当SRAM单元在显示面板1上构造时，构造该SRAM单元的晶体管M1至M8可以由TFT(薄膜晶体管)构造，该TFT具有作为通道区域的绝缘衬底上的半导体层，以及作为漏极、源极、和栅极的绝缘衬底上的电极。
通常，构造在列方向的SRAM单元数目，即字线的数目n，对应于显示区域10的扫描线数目。另外，SRAM单元单元41之内成行的SRAM单元存储数字信号，该数字信号对应于施加到显示区域10内成行的像素的数据信号。构造在行方向的SRAM单元数目，即位线的数目m，由显示区域10的数据线数目和数据驱动器20的D/A转换器的位确定。
反位线BITb1至BITbm 通过所述倒相器分别与位线BIT1至BITm连接，并且位线BIT1至BITm和反位线BITb1至BITbm分别通过写晶体管M9和M11连接至数据写入驱动器42。另外，位线BIT1至BITm和反位线BITb1至BITbm的输出端连接到读晶体管M10和M12，反位线BITb1至BITbm通过闩锁连接至位线BIT1至BITm。字线WORD1至WORDn连接至每行的SRAM单元的晶体管M5’和M6’的栅极，浮置线FLT1至FLTn连接至每行的SRAM单元的晶体管M7和M8的栅极。在本例中，晶体管M9至M12可以由绝缘衬底上的TFT构造。
数据写入驱动器42向位线BIT1至BITm施加单个行的数字信号。当向SRAM单元单元41施加数字信号时，写解码器43向写晶体管M9和M11的栅极发送写入信号，当从SRAM单元单元41输出数字信号时，读解码器45向读晶体管M10和M12的栅极发送读取信号。字解码器44向字线WORD1至WORDn施加选择信号，以选择可以写入位线BIT提供的数字信号的SRAM单元，并向写入了数字信号的SRAM单元的浮置线FLT1至FLTn施加浮置信号，由此来断开晶体管M7和M8。
当在显示面板1的绝缘衬底上构成SRAM单元时，多晶硅通常用于该晶体管的半导体层，在基于多晶硅的TFT的情况下，阈值电压的偏离很大。当阈值电压增大时，该晶体管的通(On)电流减小，因而，有时向图1的SRAM单元写入数据会失败。当电源电压VDD和倒相器在写入数据时断开连接时，即使该晶体管的通电流减小，数据仍能够被轻易地写到该SRAM单元。
在上面描述的本发明的优选实施例中，如图2所示，晶体管M7和M8用在图2所示的两个倒相器的端和电源电压VDD之间。在其它的实施例中，可以使用单个晶体管作为替代。通过实施例的方式，如图7所示，连接晶体管M1和M3的源极，晶体管M13能够被连接在该源极与电源电压VDD之间。
根据本发明，由于当施加数据时SRAM单元的倒相器从电源去耦合，因此不会发生数据冲突，数据能被轻易写到该SRAM单元，并且当阈值电压的偏离很大时，该数据能被轻易写到该SRAM单元。
尽管通过特定优选实施例已经详细地描述了本发明，但应理解：本发明不局限于所公开的实施例。相反，本发明旨在涵盖所附权利要求及其等同物所限定的本发明的精神和范围内的各种修改。

Claims (21)

1.一种半导体存储器设备，包括：
第一倒相器，具有耦合到第一节点的输出端；
第二倒相器，具有耦合到第二节点的输出端；
第一开关，耦合在用于发送第一数据的位线与所述第一节点之间；
第二开关，耦合在用于发送第二数据的反位线与所述第二节点之间，所述第二数据具有的电平与所述第一数据的电平相反；以及
至少一个第三开关，耦合在所述第一倒相器和用于提供第一电平电压的第一电源之间以及所述第二倒相器和所述第一电源之间，其中
所述第一倒相器的输入端耦合到所述第二节点，而所述第二倒相器的输入端耦合到所述第一节点。
2.如权利要求1所述的半导体存储器设备，其中，用于接通所述第一和第二开关的期间至少部分地与用于断开所述至少一个第三开关的期间重叠。
3.如权利要求2所述的半导体存储器设备，其中，用于接通所述第一和第二开关的期间包括用于断开所述至少一个第三开关的期间。
4.如权利要求1所述的半导体存储器设备，其中，所述第一倒相器包括：第一晶体管，其具有第一类型，耦合在所述的至少一个第三开关和所述第一节点之间，和第二晶体管，其具有第二类型，耦合在所述第一节点和用于提供第二电平电压的第二电源之间，
所述第二倒相器包括：第三晶体管，具有所述第一类型，耦合在所述至少一个第三开关和所述第二节点之间，和第四晶体管，具有所述第二类型，耦合在所述第二节点和所述第二电源之间，以及
所述第一节点耦合到所述第三和第四晶体管的栅极，所述第二节点耦合到所述第一和第二晶体管的栅极。
5.如权利要求4所述的半导体存储器设备，其中，所述第一电平电压是高电平电压，所述第二电平电压是低电平电压，
具有所述第一类型的晶体管是p通道晶体管，以及
具有所述第二类型的晶体管是n通道晶体管。
6.如权利要求4所述的半导体存储器设备，其中，所述第一、第二、第三和第四晶体管是构造在衬底上的薄膜晶体管。
7.如权利要求1所述的半导体存储器设备，其中，所述第一、第二和第三开关是构造在衬底上的薄膜晶体管。
8.一种半导体存储器设备，包括：
第一倒相器，具有耦合到第一节点的输出端和耦合到第二节点的输入节点；
第二倒相器，具有耦合到第二节点的输出端和耦合到第一节点的输入节点；
第一电源线，用于向所述第一和第二倒相器提供第一电压；以及
第二电源线，用于向所述第一和第二倒相器提供第二电压，
其中，当数据施加到所述第一和第二节点时，所述第一电源线从所述第一和第二倒相器去耦合。
9.如权利要求8所述的半导体存储器设备，还包括：
第一开关，耦合在所述第一电源线和所述第一倒相器之间；以及
第二开关，耦合在所述第一电源线和所述第二倒相器之间，
其中，当所述数据施加到所述第一和第二节点时，所述第一和第二开关被断开。
10.如权利要求8所述的半导体存储器设备，还包括第一开关，其耦合在所述第一电源线和所述第一倒相器之间以及所述第一电源线和所述第二倒相器之间，
其中，当所述数据施加到所述第一和第二节点时，所述第一开关被断开。
11.如权利要求8中所述的半导体存储器设备，其中，所述第一倒相器包括：第一晶体管，具有第一类型，耦合在第一电源线和第一节点之间，和第二晶体管，具有第二类型，耦合在第一节点和第二电源线之间，
所述第二倒相器包括：第三晶体管，其具有所述第一类型，耦合在第一电源线和第二节点之间，和第四晶体管，具有所述第二类型，耦合在第二节点和第二电源线之间，以及
所述第一节点耦合到第三和第四晶体管的栅极，而所述第二节点耦合到第一和第二晶体管的栅极。
12.如权利要求11所述的半导体存储器设备，其中，所述第一、第二、第三和第四晶体管是薄膜晶体管。
13.一种平板显示器，包括：
显示区域，用于显示视频，所述显示区域包括：排列在绝缘衬底上列方向的多条数据线和排列在行方向的多条扫描线；
数据驱动器，构造在所述绝缘衬底上，用于向所述数据线发送用于显示所述视频的数据信号；以及
帧存储器，构造在所述绝缘衬底上，用于临时存储对应于所述数据信号的数字信号，并向所述数据驱动器输出所述数字信号，
其中，所述帧存储器包括：
多条第一信号线，排列在所述列方向，用于发送所述数字信号；
多条第二信号线，排列在所述列方向，用于发送施加到第一信号线的数字信号的反信号；
多条第三信号线，排列在所述行方向，用于发送选择信号；以及
多个SRAM单元，耦合到所述第一、第二和第三信号线，并且排列为矩阵格式，以及
其中，一个所述SRAM单元由施加到相应的所述第三信号线的相应的所述选择信号来选择，并且当从相应的所述第一信号线接收到相应的所述数字信号时，该SRAM单元从用于提供第一电压的第一电源去耦合。
14.如权利要求13所述的平板显示器，其中，每个所述的SRAM单元包括：
第一倒相器，具有通过第一晶体管耦合到相应的所述第一信号线的输出端，和通过第二晶体管耦合到相应的所述第二信号线的输入端；
第二倒相器，具有耦合到所述第一倒相器的输入端的输出端，和耦合到所述第一倒相器的输出端的输入端；以及
至少一个第三晶体管，耦合在所述第一倒相器的第一端和所述第一电源之间以及所述第二倒相器的第一端和所述第一电源之间，
其中，所述第一和第二晶体管的栅极耦合到相应的所述第三信号线，
所述第一倒相器的第二端和所述第二倒相器的第二端耦合到用于提供第二电压的第二电源，以及
当所述第一和第二晶体管被接通，并且通过所述第一和第二信号线施加所述数字信号和所述反数字信号时，所述至少一个第三晶体管被断开。
15.如权利要求14所述的平板显示器，其中，所述第一、第二和所述至少一个第三晶体管是构造在绝缘衬底上的薄膜晶体管。
16.如权利要求14所述的平板显示器，其中，所述第一倒相器包括：第四晶体管，其具有第一类型，耦合在所述第一倒相器的第一端和输出端之间，和第五晶体管，其具有第二类型，耦合在所述第一倒相器的输出端和第二端之间，
所述第二倒相器包括：第六晶体管，其具有所述第一类型，耦合在所述第二倒相器的第一端和输出端之间，和第七晶体管，其具有所述第二类型，耦合在所述第二倒相器的输出端和第二端之间，以及
所述第四和第五晶体管的栅极耦合到所述第一倒相器的输入端，所述第六和第七晶体管的栅极耦合到所述第二倒相器的输入端。
17.如权利要求16所述的平板显示器，其中，所述第四、第五、第六和第七晶体管是构造在所述绝缘衬底上的薄膜晶体管。
18.如权利要求15所述的平板显示器，其中，所述薄膜晶体管具有作为通道区域的多晶硅的半导体层。
19.如权利要求14所述的平板显示器，其中，所述帧存储器包括多条排列在所述行方向的第四信号线，并且相应的所述第四信号线耦合到每个所述的SRAM单元的所述至少一个第三晶体管的栅极。
20.如权利要求14所述的平板显示器，其中，所述至少一个第三晶体管包括：第四晶体管，其耦合在所述第一倒相器的第一端和所述第一电源之间，和第五晶体管，其耦合在所述第二倒相器的第一端和所述第一电源之间。
21.一种平板显示器，其具有如权利要求1至12中任意一条所述的半导体存储器设备。
CNA2004100751257A 2003-10-17 2004-08-31 半导体存储器设备和使用该设备的平板显示器 Pending CN1610005A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020030072578A KR100551028B1 (ko) 2003-10-17 2003-10-17 반도체 기억 장치 및 이를 이용한 평판 표시 장치
KR0072578/2003 2003-10-17

Publications (1)

Publication Number Publication Date
CN1610005A true CN1610005A (zh) 2005-04-27

Family

ID=34510927

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2004100751257A Pending CN1610005A (zh) 2003-10-17 2004-08-31 半导体存储器设备和使用该设备的平板显示器

Country Status (4)

Country Link
US (1) US20050083291A1 (zh)
JP (1) JP2005122873A (zh)
KR (1) KR100551028B1 (zh)
CN (1) CN1610005A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101923892A (zh) * 2009-06-12 2010-12-22 台湾积体电路制造股份有限公司 稳定sram单元
CN102087875B (zh) * 2009-12-02 2013-03-13 智原科技股份有限公司 静态随机存取存储器
CN112002289A (zh) * 2020-09-10 2020-11-27 合肥京东方光电科技有限公司 像素电路、显示面板及其制造方法、显示装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4912016B2 (ja) * 2005-05-23 2012-04-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP5225453B2 (ja) * 2005-05-23 2013-07-03 ルネサスエレクトロニクス株式会社 半導体装置
CN1956098A (zh) * 2005-08-02 2007-05-02 株式会社瑞萨科技 半导体存储装置
JP2007172813A (ja) * 2005-11-25 2007-07-05 Semiconductor Energy Lab Co Ltd 半導体記憶装置及び半導体記憶装置の動作方法
JP2008269751A (ja) * 2007-04-25 2008-11-06 Semiconductor Energy Lab Co Ltd 半導体記憶装置及び当該半導体記憶装置を具備する電子機器
US8432724B2 (en) * 2010-04-02 2013-04-30 Altera Corporation Memory elements with soft error upset immunity
JP5946683B2 (ja) 2011-04-22 2016-07-06 株式会社半導体エネルギー研究所 半導体装置
US9111600B2 (en) 2012-03-30 2015-08-18 Intel Corporation Memory cell with improved write margin
US10490238B2 (en) 2017-06-29 2019-11-26 SK Hynix Inc. Serializer and memory device including the same
US10607692B2 (en) 2017-06-29 2020-03-31 SK Hynix Inc. Serializer and memory device including the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4149268A (en) * 1977-08-09 1979-04-10 Harris Corporation Dual function memory
JPS5634189A (en) * 1979-08-30 1981-04-06 Toshiba Corp Memory circuit
JPS58122693A (ja) * 1982-01-14 1983-07-21 Nippon Telegr & Teleph Corp <Ntt> メモリ回路
JPH04345992A (ja) * 1991-05-24 1992-12-01 Fujitsu Ltd スタティックｒａｍ
JP3450896B2 (ja) * 1994-04-01 2003-09-29 三菱電機株式会社 不揮発性メモリ装置
JPH0863972A (ja) * 1994-08-18 1996-03-08 Kawasaki Steel Corp 半導体記憶装置
JPH10188571A (ja) * 1996-12-25 1998-07-21 Toshiba Corp 半導体メモリ回路装置及び半導体メモリセルの書き込み方法
JP3999900B2 (ja) * 1998-09-10 2007-10-31 株式会社東芝 不揮発性半導体メモリ
WO2001029814A1 (fr) * 1999-10-18 2001-04-26 Seiko Epson Corporation Ecran
US6469930B1 (en) * 2000-10-30 2002-10-22 Cypress Semiconductor Corporation Compact nonvolatile circuit having margin testing capability

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101923892A (zh) * 2009-06-12 2010-12-22 台湾积体电路制造股份有限公司 稳定sram单元
CN101923892B (zh) * 2009-06-12 2012-12-19 台湾积体电路制造股份有限公司 稳定sram单元
CN102087875B (zh) * 2009-12-02 2013-03-13 智原科技股份有限公司 静态随机存取存储器
CN112002289A (zh) * 2020-09-10 2020-11-27 合肥京东方光电科技有限公司 像素电路、显示面板及其制造方法、显示装置

Also Published As

Publication number Publication date
KR20050037138A (ko) 2005-04-21
JP2005122873A (ja) 2005-05-12
KR100551028B1 (ko) 2006-02-13
US20050083291A1 (en) 2005-04-21

Similar Documents

Publication Publication Date Title
US6724378B2 (en) Display driver and display unit and electronic apparatus utilizing the same
CN1610005A (zh) 半导体存储器设备和使用该设备的平板显示器
US6970149B2 (en) Active matrix organic light emitting diode display panel circuit
KR0168477B1 (ko) 화소에 대한 표시 데이타의 기입을 제어하는 액티브 매트릭스형 화상 표시 장치
CN1254915C (zh) 自举电路、缓冲器电路和有源矩阵显示器
US20110134706A1 (en) Semiconductor memory device
US20030103045A1 (en) Display device and driving method thereof
CN100472594C (zh) 扫描驱动器和具有该扫描驱动器的有机发光显示装置
CN1753103A (zh) 其中具有分级位线选择电路的集成电路存储设备
CN1540618A (zh) 有源矩阵显示器件及其驱动方法
CN1340918A (zh) 一种电路的驱动方法
CN1941064B (zh) 显示装置
US6285360B1 (en) Redundant row decoder
CN107180619A (zh) 锁存器及其驱动方法、源极驱动电路及显示装置
JP3207693B2 (ja) 画像表示装置
CN1638281A (zh) 半导体电路
TWI431588B (zh) 顯示裝置和具有該顯示裝置的電子裝置
US6249477B1 (en) Semiconductor memory device
CN110264948A (zh) 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN105321491B (zh) 栅极驱动电路和使用栅极驱动电路的液晶显示器
CN1235182C (zh) 消除占空比误差的累积的集成电路
CN108877696B (zh) 像素电路及其驱动方法、显示面板及显示装置
CN1203424A (zh) 铁电存储器件
CN1928983A (zh) 讯号驱动系统及其移位寄存单元
CN1553424A (zh) 提供数据线信号以控制电流至有机发光二极管像素的装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20090109

Address after: Gyeonggi Do, South Korea

Applicant after: Samsung Mobile Display Co., Ltd.

Address before: Gyeonggi Do, South Korea

Applicant before: Samsung SDI Co., Ltd.

ASS Succession or assignment of patent right

Owner name: SAMSUNG MOBILE DISPLAY CO., LTD.

Free format text: FORMER OWNER: SAMSUNG SDI CO., LTD.

Effective date: 20090109

C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20050427