CN107180619A - 锁存器及其驱动方法、源极驱动电路及显示装置 - Google Patents

锁存器及其驱动方法、源极驱动电路及显示装置 Download PDF

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Abstract

本发明公开了一种锁存器及其驱动方法、源极驱动电路及显示装置，属于显示技术领域。该锁存器包括：第一锁存模块和第二锁存模块；该第一锁存模块分别与第一控制信号端、第二控制信号端、数据信号端和传输节点连接，用于在该第一控制信号端和该第二控制信号端的控制下，锁存来自该数据信号端的数据信号，以及向该传输节点传输该数据信号；该第二锁存模块分别与该传输节点、第一开关信号端、第二开关信号端和输出节点连接，用于在该第一开关信号端和该第二开关信号端的控制下，锁存来自该传输节点的数据信号，以及向该输出节点输出该数据信号。本发明提供的锁存器结构较为简单，驱动灵活性较高。

Description

锁存器及其驱动方法、源极驱动电路及显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种锁存器及其驱动方法、源极驱动电路及显示装置。
背景技术
显示装置的驱动电路一般包括栅极驱动电路和源极驱动电路。在驱动过程中，由栅极驱动电路对显示面板中的像素单元进行逐行扫描，源极驱动电路向各列像素单元输出数据信号，以便为像素单元充电。
相关技术中有一种源极驱动电路，该源极驱动电路主要包括水平移位寄存器和多个锁存器，该水平移位寄存器包括多个级联的移位寄存器单元，每个锁存器分别与一级移位寄存器单元连接。其中，该水平移位寄存器中的每个移位寄存器单元用于生成一路脉冲控制信号，并向对应的锁存器输出该脉冲控制信号；每个锁存器用于在脉冲控制信号的控制下，对数据信号进行锁存后输出至对应的数据信号线，以便为一列像素单元充电。
但是，相关技术中的锁存器一般包括较多的元器件，其结构较为复杂。
发明内容
为了解决相关技术中的锁存器结构复杂的问题，本发明提供了一种锁存器及其驱动方法、源极驱动电路及显示装置。所述技术方案如下：
第一方面，提供了一种锁存器，所述锁存器包括：第一锁存模块和第二锁存模块；
所述第一锁存模块分别与第一控制信号端、第二控制信号端、数据信号端和传输节点连接，用于在来自所述第一控制信号端的第一脉冲控制信号和来自所述第二控制信号端的第二脉冲控制信号的控制下，锁存来自所述数据信号端的数据信号，以及向所述传输节点传输所述数据信号；
所述第二锁存模块分别与所述传输节点、第一开关信号端、第二开关信号端和输出节点连接，用于在来自所述第一开关信号端的第一开关信号和来自所述第二开关信号端的第二开关信号的控制下，锁存来自所述传输节点的数据信号，以及向所述输出节点输出所述数据信号。
可选的，所述第一锁存模块，包括：第一开关子模块和第一锁存子模块；
所述第一开关子模块分别与所述第一控制信号端、所述数据信号端和第一锁存节点连接，用于在所述第一脉冲控制信号的控制下，将所述数据信号传输至所述第一锁存节点；
所述第一锁存子模块分别与所述第二控制信号端、所述第一锁存节点和所述传输节点连接，用于在所述第二脉冲控制信号的控制下，将所述数据信号锁存在所述第一锁存节点，以及向所述传输节点传输所述数据信号。
可选的，所述第二锁存模块，包括：第二开关子模块和第二锁存子模块；
所述第二开关子模块分别与所述第一开关信号端、所述传输节点和第二锁存节点连接，用于在所述第一开关信号的控制下，将来自所述传输节点的数据信号传输至所述第二锁存节点；
所述第二锁存子模块分别与所述第二开关信号端、所述第二锁存节点和所述输出节点连接，用于在所述第二开关信号的控制下，将所述数据信号锁存在所述第二锁存节点，以及向所述输出节点传输所述数据信号。
可选的，所述第一开关子模块，包括：第一传输门；所述第一锁存子模块，包括：第二传输门、第一反相器、第二反相器和第三反相器；
所述第一传输门的第一控制端与所述第一控制信号端连接，所述第一传输门的第二控制端与所述第二控制信号端连接，所述第一传输门的输入端与所述数据信号端连接，所述第一传输门的输出端与所述第一锁存节点连接；
所述第二传输门的第一控制端与所述第二控制信号端连接，所述第二传输门的第二控制端与所述第一控制信号端连接，所述第二传输门的输入端与所述第三反相器的输出端连接，所述第二传输门的输出端与所述第一锁存节点连接；
所述第一反相器的输入端与所述第一锁存节点连接，所述第一反相器的输出端分别与所述第二反相器的输入端和所述第三反相器的输入端连接，所述第二反相器的输出端与所述传输节点连接；
其中，所述第一控制信号端输出的第一脉冲控制信号与所述第二控制信号端输出的第二脉冲控制信号为互补信号。
可选的，所述第一开关子模块，包括：第一晶体管；所述第一锁存子模块，包括：第二晶体管、第一反相器、第二反相器和第三反相器；
所述第一晶体管的栅极与所述第一控制信号端连接，所述第一晶体管的第一极与所述数据信号端连接，所述第一晶体管的第二极与所述第一锁存节点连接；
所述第二晶体管的栅极与所述第二控制信号端连接，所述第二晶体管的第一极与所述第三反相器的输出端连接，所述第二晶体管的第二极与所述第一锁存节点连接；
所述第一反相器的输入端与所述第一锁存节点连接，所述第一反相器的输出端分别与所述第二反相器的输入端和所述第三反相器的输入端连接，所述第二反相器的输出端与所述传输节点连接。
可选的，所述第二开关子模块，包括：第三传输门；所述第二锁存子模块，包括：第四传输门、第四反相器、第五反相器和第六反相器；
所述第三传输门的第一控制端与所述第一开关信号端连接，所述第三传输门的第二控制信号端与所述第二开关信号端连接，所述第三传输门的输入端与所述传输节点连接，所述第三传输门的输出端与所述第二锁存节点连接；
所述第四传输门的第一控制端与所述第二开关信号端连接，所述第四传输门的第二控制端与所述第一开关信号端连接，所述第四传输门的输入端与所述第五反相器的输出端连接，所述第四传输门的输出端与所述第二锁存节点连接；
所述第四反相器的输入端与所述第二锁存节点连接，所述第四反相器的输出端分别与所述第五反相器的输入端和所述第六反相器的输入端连接，所述第六反相器的输出端与所述输出节点连接；
其中，所述第一开关信号端输出的第一开关信号与所述第二开关信号端输出的第二开关信号为互补信号。
可选的，所述第二开关子模块，包括：第三晶体管；所述第二锁存子模块，包括：第四晶体管、第四反相器、第五反相器和第六反相器；
所述第三晶体管的栅极与所述第一开关信号端连接，所述第三晶体管的第一极与所述传输节点连接，所述第三晶体管的第二极与所述第二锁存节点连接；
所述第四晶体管的栅极与所述第二开关信号端连接，所述第四晶体管的第一极与所述第五反相器的输出端连接，所述第四晶体管的第二极与所述第二锁存节点连接；
所述第四反相器的输入端与所述第二锁存节点连接，所述第四反相器的输出端分别与所述第五反相器的输入端和所述第六反相器的输入端连接，所述第六反相器的输出端与所述输出节点连接。
可选的，所述第二锁存模块，还包括：缓冲子模块；
所述缓冲子模块的一端与所述第六反相器的输出端连接，所述缓冲子模块的另一端与所述输出节点连接。
可选的，所述缓冲子模块，包括：串联的第七反相器和第八反相器；
所述第七反相器的输入端与所述第六反相器的输出端连接，所述第七反相器的输出端与所述第八反相器的输入端连接；
所述第八反相器的输出端与所述输出节点连接。
第二方面，提供了一种锁存器的驱动方法，所述锁存器包括：第一锁存模块和第二锁存模块；所述方法包括：
第一锁存阶段，第一控制信号端输出的第一脉冲控制信号和第二控制信号端输出的第二脉冲控制信号依次为第一电位，所述第一锁存模块锁存来自数据信号端的数据信号，并向传输节点传输所述数据信号；
第二锁存阶段，第一开关信号端输出的第一开关信号和第二开关信号端输出的第二开关信号依次为第一电位，所述第二锁存模块锁存来自传输节点的数据信号，并向输出节点传输所述数据信号。
可选的，所述第一锁存模块，包括：第一开关子模块和第一锁存子模块；所述第二锁存模块，包括：第二开关子模块和第二锁存子模块；
所述第一锁存阶段包括：
输入子阶段，所述第一脉冲控制信号为第一电位，所述第二脉冲控制信号为第二电位，所述第一开关子模块在所述第一脉冲控制信号的控制下，向第一锁存节点输出所述数据信号；
第一锁存子阶段，所述第一脉冲控制信号为第二电位，所述第二脉冲控制信号为第一电位，所述第一锁存子模块在所述第二脉冲控制信号的控制下，将所述数据信号锁存在所述第一锁存节点，并向所述传输节点传输所述数据信号；
所述第二锁存阶段包括：
传输子阶段，所述第一开关信号为第一电位，所述第二开关信号为第二电位，所述第二开关子模块在所述第一开关信号的控制下，向第二锁存节点输出来自所述传输节点的数据信号；
第二锁存子阶段，所述第一开关信号为第二电位，所述第二开关信号为第一电位，所述第二锁存子模块在所述第二开关信号的控制下，将所述数据信号锁存在所述第二锁存节点，并向所述输出节点传输所述数据信号。
第三方面，提供了一种源极驱动电路，所述源极驱动电路包括：
至少两个级联的移位寄存器单元，每个所述移位寄存器单元的输出端与对应的一个锁存器的第一控制信号端连接；
所述锁存器为如第一方面所述的锁存器。
可选的，所述源极驱动电路还包括：多个反相模块；
每个所述移位寄存器单元的输出端还通过一个反相模块与对应的一个锁存器的第二控制信号端连接。
第四方面，提供了一种显示装置，所述显示装置包括：如第三发明所述的源极驱动电路。
本发明提供的技术方案带来的有益效果是：
本发明实施例提供了一种锁存器及其驱动方法、源极驱动电路及显示装置，该锁存器包括两个级联的锁存模块，该两个锁存模块通过传输节点连接，且其中一个锁存模块在两个控制信号端的控制下工作，另一个锁存模块在两个开关信号端的控制下工作。该锁存器的结构较为简单，驱动灵活性较高。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种锁存器的结构示意图；
图2是本发明实施例提供的另一种锁存器的结构示意图；
图3是本发明实施例提供的又一种锁存器的结构示意图；
图4是本发明实施例提供的再一种锁存器的结构示意图；
图5是本发明实施例提供的一种锁存器的驱动方法的流程图；
图6是本发明实施例提供的一种锁存器中各信号端的时序图；
图7是本发明实施例提供的锁存器中第二锁存节点与相关技术中锁存器中第二锁存节点的电位变化对比图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
本发明各个实施例中的多个信号都对应有第一电位和第二电位。第一电位和第二电位仅代表该信号的电位有2个状态量，不代表全文中第一电位或第二电位具有特定的数值。
图1是本发明实施例提供的一种锁存器的结构示意图，如图1所示，该锁存器可以包括：第一锁存模块10和第二锁存模块20。
该第一锁存模块10分别与第一控制信号端S1、第二控制信号端S2、数据信号端DATA和传输节点P1连接，用于在来自该第一控制信号端S1的第一脉冲控制信号和来自该第二控制信号端S2的第二脉冲控制信号的控制下，锁存来自该数据信号端DATA的数据信号，以及向该传输节点P1传输该数据信号。
该第二锁存模块20分别与该传输节点P1、第一开关信号端SW1、第二开关信号端SW2和输出节点OUT连接，用于在来自该第一开关信号端SW1的第一开关信号和来自该第二开关信号端SW2的第二开关信号的控制下，锁存来自该传输节点P1的数据信号，以及向该输出节点OUT输出该数据信号。
综上所述，本发明实施例提供了一种锁存器，该锁存器包括两个级联的锁存模块，该两个锁存模块通过传输节点连接，且其中一个锁存模块在两个控制信号端的控制下工作，另一个锁存模块在两个开关信号端的控制下工作。该锁存器的结构较为简单，驱动灵活性较高。
图2是本发明实施例提供的另一种锁存器的结构示意图，如图2所示，该第一锁存模块10可以，包括：第一开关子模块101和第一锁存子模块102。
该第一开关子模块101分别与该第一控制信号端S1、该数据信号端DATA和第一锁存节点Q1连接，用于在该第一脉冲控制信号的控制下，将该数据信号传输至该第一锁存节点Q1。
该第一锁存子模块102分别与该第二控制信号端S2、该第一锁存节点Q1和该传输节点P1连接，用于在该第二脉冲控制信号的控制下，将该数据信号锁存在该第一锁存节点Q1，以及向该传输节点P1传输该数据信号。
参考图2，该第二锁存模块20可以包括：第二开关子模块201和第二锁存子模块202。
该第二开关子模块201分别与该第一开关信号端SW1、该传输节点P1和第二锁存节点Q2连接，用于在该第一开关信号的控制下，将来自该传输节点P1的数据信号传输至该第二锁存节点Q2。
该第二锁存子模块202分别与该第二开关信号端SW2、该第二锁存节点Q2和该输出节点OUT连接，用于在该第二开关信号的控制下，将该数据信号锁存在该第二锁存节点Q2，以及向该输出节点OUT传输该数据信号。
图3是本发明实施例提供的又一种锁存器的结构示意图，如图3所示，该第一开关子模块101具体可以包括：第一传输门T1；该第一锁存子模块102具体可以包括：第二传输门T2、第一反相器F1、第二反相器F2和第三反相器F3。
其中，该第一传输门T1的第一控制端与该第一控制信号端S1连接，该第一传输门T1的第二控制端与该第二控制信号端S2连接，该第一传输门T1的输入端与该数据信号端DATA连接，该第一传输门T1的输出端与该第一锁存节点Q1连接。
该第二传输门T2的第一控制端与该第二控制信号端S2连接，该第二传输门T2的第二控制端与该第一控制信号端S1连接，该第二传输门T2的输入端与该第三反相器F3的输出端连接，该第二传输门T2的输出端与该第一锁存节点Q1连接。
该第一反相器F1的输入端与该第一锁存节点Q1连接，该第一反相器F1的输出端分别与该第二反相器F2的输入端和该第三反相器F3的输入端连接，该第二反相器F2的输出端与该传输节点P1连接。
从图3中可以看出，当传输门T2导通时，该传输门T2与第一反相器F1和第三反相器F3可以组成一个锁相环，能够锁存该第一锁存节点Q1的电位。
继续参考图3，该第二开关子模块201可以包括：第三传输门T3；该第二锁存子模块202可以包括：第四传输门T4、第四反相器F4、第五反相器F5和第六反相器F6。
该第三传输门T3的第一控制端与该第一开关信号端SW1连接，该第三传输门T3的第二控制信号端S2与该第二开关信号端SW2连接，该第三传输门T3的输入端与该传输节点P1连接，该第三传输门T3的输出端与该第二锁存节点Q2连接。
该第四传输门T4的第一控制端与该第二开关信号端SW2连接，该第四传输门T4的第二控制端与该第一开关信号端SW1连接，该第四传输门T4的输入端与该第五反相器F5的输出端连接，该第四传输门T4的输出端与该第二锁存节点Q2连接。
该第四反相器F4的输入端与该第二锁存节点Q2连接，该第四反相器F4的输出端分别与该第五反相器F5的输入端和该第六反相器F6的输入端连接，该第六反相器F6的输出端与该输出节点OUT连接。
从图3中可以看出，当第四传输门T4导通时，该第四传输门T4与第四反相器F4和第五反相器F5组成一个锁相环，可以锁存该第二锁存节点Q2的电位。在锁存器的工作过程中，可以通过第一开关信号端SW1和第二开关信号端SW2控制该第四传输门T4的导通或者关断，进而可以控制该锁相环的连通或者关断。
在本发明实施例中，在第三传输门T3导通向第二锁存节点Q2输入数据信号时，可以通过该第一开关信号端SW1和第二开关信号端SW2控制第四传输门T4关断，以将锁相环切断，从而可以避免锁相环中锁存的信号与该第三传输门T3输入的数据信号之间发生竞争冒险；尤其是在数据信号驱动不足或者第三传输门T3传输能力不足时，关断该第四传输门T4，可以避免数据信号无法正常写入第二锁存节点Q2。进一步的，在该数据信号写入至第二锁存节点Q2之后，再控制第四传输门T4导通，使得锁相环连通并将该数据信号锁存在第二锁存节点Q2。
需要说明的是，在图3所示的锁存器中，该第四传输门T4还可以串联在第四反相器F4的输出端和第五反相器F5的输入端之间，也即是，只要保证该第四传输门T4与第四反相器F4和第五反相器F5形成环路即可，本发明实施例对该第四传输门T4的具体连接方式不做限定。
还需要说明的是，本发明实施例提供的锁存器中，每个传输门在第一控制端为第一电位，且第二控制端为第二电位时，处于导通状态。相应的，该第一控制信号端S1输出的第一脉冲控制信号与该第二控制信号端S2输出的第二脉冲控制信号可以为互补信号。示例的，该第一控制信号端S1可以通过一反相模块与该第二控制信号端S2连接，从而可以保证该第二控制信号端S2输出的第二脉冲控制信号与该第一控制信号端S1输出第一脉冲控制信号互补。也即是，当第一脉冲控制信号为第一电位时，第二脉冲控制信号为第二电位；当该第一脉冲控制信号为第二电位时，第二脉冲控制信号为第一电位。
图4是本发明实施例提供的又一种锁存器的结构示意图，如图4所示，该第一开关子模块101可以包括：第一晶体管M1；该第一锁存子模块102可以包括：第二晶体管M2、第一反相器F1、第二反相器F2和第三反相器F3。
该第一晶体管M1的栅极与该第一控制信号端S1连接，该第一晶体管M1的第一极与该数据信号端DATA连接，该第一晶体管M1的第二极与该第一锁存节点Q1连接。
该第二晶体管M2的栅极与该第二控制信号端S2连接，该第二晶体管M2的第一极与该第三反相器F3的输出端连接，该第二晶体管M2的第二极与该第一锁存节点Q1连接。
该第一反相器F1的输入端与该第一锁存节点Q1连接，该第一反相器F1的输出端分别与该第二反相器F2的输入端和该第三反相器F3的输入端连接，该第二反相器F2的输出端与该传输节点P1连接。
继续参考图4，该第二开关子模块201可以包括：第三晶体管M3；该第二锁存子模块202可以包括：第四晶体管M4、第四反相器F4、第五反相器F5和第六反相器F6。
该第三晶体管M3的栅极与该第一开关信号端SW1连接，该第三晶体管M3的第一极与该传输节点P1连接，该第三晶体管M3的第二极与该第二锁存节点Q2连接。
该第四晶体管M4的栅极与该第二开关信号端SW2连接，该第四晶体管M4的第一极与该第五反相器F5的输出端连接，该第四晶体管M4的第二极与该第二锁存节点Q2连接。
该第四反相器F4的输入端与该第二锁存节点Q2连接，该第四反相器F4的输出端分别与该第五反相器F5的输入端和该第六反相器F6的输入端连接，该第六反相器F6的输出端与该输出节点OUT连接。
在图4所示的结构中，在第三晶体管M3导通并向第二锁存节点Q2输入数据信号时，可以通过该第二开关信号端SW2控制第四晶体管M4关断，以将锁相环切断，从而可以避免锁相环中锁存的信号与该第三晶体管M3输入的数据信号之间发生竞争冒险，保证数据信号正常写入并锁存在第二锁存节点Q2。
需要说明的是，图4所示实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将其中源极称为第一级，漏极称为第二级。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本发明实施例所采用的开关晶体管可以包括P型开关晶体管和N型开关晶体管中的任一种(图4所示结构中为N型开关晶体管)，其中，P型开关晶体管在栅极为低电位时导通，在栅极为高电位时截止，N型开关晶体管在栅极为高电位时导通，在栅极为低电位时截止。
进一步的，如图3和图4所示，该第二锁存模块20还可以包括：缓冲子模块203。
该缓冲子模块203的一端与该第六反相器F6的输出端连接，该缓冲子模块203的另一端与该输出节点OUT连接。
参考图3和图4，该缓冲子模块203具体可以包括：串联的第七反相器F7和第八反相器F8。
该第七反相器F7的输入端与该第六反相器F6的输出端连接，该第七反相器F7的输出端与该第八反相器F8的输入端连接；该第八反相器F8的输出端与该输出节点OUT连接。
该多个反相器组成的缓冲子模块203可以保证最终输出至像素单元中的数据信号的稳定性。
从图3中还可以看出，本发明实施例提供的锁存器中的每个传输门可以是由两个并联的晶体管组成的，并且该两个晶体管的极性相反。
综上所述，本发明实施例提供了一种锁存器，该锁存器包括两个级联的锁存模块，该两个锁存模块通过传输节点连接，且其中一个锁存模块在两个控制信号端的控制下工作，两一个锁存模块在两个开关信号端的控制下工作。该锁存器的结构较为简单，驱动灵活性较高。并且，本发明实施例提供的锁存器中，在第一锁存模块向第二锁存模块中的锁存节点传输数据信号时，可以通过开关信号端控制该第二锁存模块中的锁相环关断，从而可以避免锁相环中之前锁存的信号与该待写入的数据信号之间发生竞争冒险，保证了数据信号的正常写入和锁存。
图5是本发明实施例提供的一种锁存器的驱动方法的流程图，该方法可以用于驱动如图1至图4任一所示的锁存器。参考图1至图4可以看出，该锁存器具体可以包括：第一锁存模块10和第二锁存模块20。参考图5，该方法可以包括：
步骤301、第一锁存阶段，第一控制信号端S1输出的第一脉冲控制信号和第二控制信号端S2输出的第二脉冲控制信号依次为第一电位，该第一锁存模块10锁存来自数据信号端DATA的数据信号，并向传输节点P1传输该数据信号。
步骤302、第二锁存阶段，第一开关信号端SW1输出的第一开关信号和第二开关信号端SW2输出的第二开关信号依次为第一电位，该第二锁存模块20锁存来自传输节点P1的数据信号，并向输出节点OUT传输该数据信号。
可选的，如图2所示，该第一锁存模块10可以包括：第一开关子模块101和第一锁存子模块102；该第二锁存模块20可以包括：第二开关子模块201和第二锁存子模块202。
相应的，上述步骤301所示的第一锁存阶段具体可以包括：
输入子阶段，该第一脉冲控制信号为第一电位，该第二脉冲控制信号为第二电位，该第一开关子模块101在该第一脉冲控制信号的控制下，向第一锁存节点Q1输出该数据信号。
第一锁存子阶段，该第一脉冲控制信号为第二电位，该第二脉冲控制信号为第一电位，该第一锁存子模块102在该第二脉冲控制信号的控制下，将该数据信号锁存在该第一锁存节点Q1，并向该传输节点P1传输该数据信号；
上述步骤302所示的第二锁存阶段具体可以包括：
传输子阶段，该第一开关信号为第一电位，该第二开关信号为第二电位，该第二开关子模块201在该第一开关信号的控制下，向第二锁存节点Q2输出来自该传输节点P1的数据信号。
第二锁存子阶段，该第一开关信号为第二电位，该第二开关信号为第一电位，该第二锁存子模块202在该第二开关信号的控制下，将该数据信号锁存在该第二锁存节点Q2，并向该输出节点OUT传输该数据信号。
图6是本发明实施例提供的一种锁存器中各信号端的时序图，以图3所示的锁存器为例，详细介绍本发明实施例提供的锁存器的驱动原理。其中，该第一控制信号端S1通过反相器与该第二控制信号端S2连接，即第二控制信号端S2输出的第二脉冲控制信号是对第一控制信号端S1输出的第一脉冲控制信号进行取反后得到的。该两路脉冲控制信号互补。
结合图3和图6，在输入子阶段t1中，第一控制信号端S1提供的第一脉冲控制信号为第一电位，相应的第二控制端S2提供的第二脉冲控制信号为第二电位，第一传输门T1导通，第二传输门T2关断，数据信号端DATA向第一锁存节点Q1写入数据信号。
在第一锁存子阶段t2中，第一控制信号端S1输出的第一脉冲控制信号跳变为第二电位，相应的，第二脉冲控制信号为第一电位，该第一传输门T1关断，第二传输门T2导通。此时，该第二传输门T1与第一反相器F1和第三反相器F3形成锁相环，将该数据信号锁存在该第一锁存节点Q1。并且，由于数据信号端DATA与该第一锁存节点Q1断开连接，可以避免数据信号端DATA电位变化对该第一锁存节点Q1锁存的电位的影响。
同时，在该输入子阶段t1和第一锁存子阶段t2中，该第一锁存节点Q1上的数据信号可以通过第一反相器F1和第二反相器F2传输至传输节点P1。参考图6，由于在该输入子阶段t1和第一锁存子阶段t2中，第一开关信号端SW1和第二开关信号端SW2输出的开关信号均为第二电位，该第三传输门T3关断，传输节点P1与第二锁存节点Q2之间未导通，数据信号无法传输至第二锁存节点Q2。
进一步的，在传输子阶段t3中，第一开关信号端SW1输出的第一开关信号为第一电位，第二开关信号端SW2输出的第二开关信号为第二电位，第三传输门T3导通，第四传输门T4关断，传输节点P1向第二锁存节点Q2输出数据信号。由于此时第四传输门T4关断，无法与该第四反相器F4和第五反相器F5形成锁相环，可以保证传输节点P1的数据信号正常写入至第二锁存节点Q2。
在相关技术中的一种锁存器中，第二锁存模块中的锁相环是由两个反相器组成的，该锁相环能够锁存上一阶段写入的信号，使得第一锁存模块向第二锁存模块中的第二锁存节点Q2传输数据信号时，与该锁相环中之前锁存的信号产生竞争冒险，导致该数据信号无法正常写入，锁存器工作异常。
图7是本发明实施例提供的锁存器中第二锁存节点与相关技术中锁存器中第二锁存节点的电位变化对比图。从图7中可以看出，若采用相关技术中的锁存器，在传输子阶段t3中，若第三传输门T3的传输能力不足或者数据信号的驱动能力不足时，第二锁存节点Q2'会出现竞争冒险，导致传输节点P1输入的数据信号无法打破原有的锁相环，即数据信号无法正常写入第二锁存节点Q2'。而通过本发明实施例提供的锁存器，由于在该传输子阶段t3中，第二锁存模块中未形成锁相环，因此第二锁存节点Q2也就不会出现竞争冒险的问题，如图7所示，数据信号在不同驱动能力下均可以正常写入第二锁存节点Q2，从而保证了锁存器工作时的稳定性。
进一步的，在第二锁存子阶段t4中，第一开关信号端SW1输出的第一开关信号为第二电位，第二开关信号端SW2输出的第二开关信号为第一电位，该第三传输门T3关断，第四传输门T4导通，此时第四传输门T4与第四反相器F4和第五反相器F5形成锁相环，能够将数据信号锁存在该第二锁存节点Q2。由于此时该传输节点P1与第二锁存节点Q2断开连接，可以保证该第二锁存节点Q2电位的稳定性。
同时，在该第二锁存子阶段t2中，该第二锁存节点Q2上的数据信号可以通过第六反相器F6至第八反相器F8传输至输出节点OUT，该输出节点OUT与一条数据线连接。在栅极驱动电路逐行扫描像素单元的过程中，该数据信号可以写入至对应的像素单元。
需要说明的是，在图6所示的时序图中，第一控制信号端S1可以为水平移位寄存器中某一级移位寄存器单元的输出端。控制信号端S1-1可以为该级移位寄存器单元上一级移位寄存器单元的输出端；控制信号端S1+1可以为该级移位寄存器单元下一级移位寄存器单元的输出端。从图6中可以看出，水平移位寄存器中各级移位寄存器单元可以依次输出处于第一电位的脉冲控制信号。
还需要说明的是，在上述实施例中，均是以第一电位为相对于该第二电位为高电位，且高电位为有效电位为例进行的说明。当然，该第一电位相对于该第二电位也可以为低电位，且该低电位可以为有效电位，此时图3和图4所示的结构中，各晶体管的极性可以转换，也即是，图3中所示锁存器中的N型晶体管可以更换为P型晶体管，P型晶体管可以更换为N型晶体管；图4所示锁存器中的各晶体管可以更换为P型晶体管。
本发明实施例提供了一种源极驱动电路，该源极驱动电路可以包括：至少两个级联的移位寄存器单元，每个移位寄存器单元的输出端与对应的一个锁存器的第一控制信号端S1连接，该锁存器可以为如图1至图4任一所示的锁存器。
进一步的，该源极驱动电路还可以包括：多个反相模块，其中每个移位寄存器单元的输出端还通过一个反相模块与对应的一个锁存器的第二控制信号端S2连接。由此可以保证每个锁存器所连接的两个控制信号端输出的脉冲控制信号为互补信号。
本发明实施例还提供了一种显示装置，该显示装置可以包括源极驱动电路，该源极驱动电路可以包括至少两个级联的移位寄存器单元。每个移位寄存器单元的输出端与对应的一个锁存器的第一控制信号端S1连接，该锁存器可以为如图1至图4任一所示的锁存器。该显示装置可以为：液晶面板、电子纸、OLED面板、AMOLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
需要说明的是，本发明实施例提供的显示装置可以为采用像素锁存集成(MemoryIn pixel，MIP)技术的显示装置，该MIP技术能够将锁存器做在显示面板中，通过降低刷新频率大大降低了显示装置的功耗。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的锁存器和各模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
本领域普通技术人员可以理解实现上述驱动方法实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种锁存器，其特征在于，所述锁存器包括：第一锁存模块和第二锁存模块；
所述第一锁存模块分别与第一控制信号端、第二控制信号端、数据信号端和传输节点连接，用于在来自所述第一控制信号端的第一脉冲控制信号和来自所述第二控制信号端的第二脉冲控制信号的控制下，锁存来自所述数据信号端的数据信号，以及向所述传输节点传输所述数据信号；
所述第二锁存模块分别与所述传输节点、第一开关信号端、第二开关信号端和输出节点连接，用于在来自所述第一开关信号端的第一开关信号和来自所述第二开关信号端的第二开关信号的控制下，锁存来自所述传输节点的数据信号，以及向所述输出节点输出所述数据信号。
2.根据权利要求1所述的锁存器，其特征在于，所述第一锁存模块，包括：第一开关子模块和第一锁存子模块；
所述第一开关子模块分别与所述第一控制信号端、所述数据信号端和第一锁存节点连接，用于在所述第一脉冲控制信号的控制下，将所述数据信号传输至所述第一锁存节点；
所述第一锁存子模块分别与所述第二控制信号端、所述第一锁存节点和所述传输节点连接，用于在所述第二脉冲控制信号的控制下，将所述数据信号锁存在所述第一锁存节点，以及向所述传输节点传输所述数据信号。
3.根据权利要求1所述的锁存器，其特征在于，所述第二锁存模块，包括：第二开关子模块和第二锁存子模块；
所述第二开关子模块分别与所述第一开关信号端、所述传输节点和第二锁存节点连接，用于在所述第一开关信号的控制下，将来自所述传输节点的数据信号传输至所述第二锁存节点；
所述第二锁存子模块分别与所述第二开关信号端、所述第二锁存节点和所述输出节点连接，用于在所述第二开关信号的控制下，将所述数据信号锁存在所述第二锁存节点，以及向所述输出节点传输所述数据信号。
4.根据权利要求2所述的锁存器，其特征在于，所述第一开关子模块，包括：第一传输门；所述第一锁存子模块，包括：第二传输门、第一反相器、第二反相器和第三反相器；
所述第一传输门的第一控制端与所述第一控制信号端连接，所述第一传输门的第二控制端与所述第二控制信号端连接，所述第一传输门的输入端与所述数据信号端连接，所述第一传输门的输出端与所述第一锁存节点连接；
所述第二传输门的第一控制端与所述第二控制信号端连接，所述第二传输门的第二控制端与所述第一控制信号端连接，所述第二传输门的输入端与所述第三反相器的输出端连接，所述第二传输门的输出端与所述第一锁存节点连接；
所述第一反相器的输入端与所述第一锁存节点连接，所述第一反相器的输出端分别与所述第二反相器的输入端和所述第三反相器的输入端连接，所述第二反相器的输出端与所述传输节点连接；
其中，所述第一控制信号端输出的第一脉冲控制信号与所述第二控制信号端输出的第二脉冲控制信号为互补信号。
5.根据权利要求2所述的锁存器，其特征在于，所述第一开关子模块，包括：第一晶体管；所述第一锁存子模块，包括：第二晶体管、第一反相器、第二反相器和第三反相器；
所述第一晶体管的栅极与所述第一控制信号端连接，所述第一晶体管的第一极与所述数据信号端连接，所述第一晶体管的第二极与所述第一锁存节点连接；
所述第二晶体管的栅极与所述第二控制信号端连接，所述第二晶体管的第一极与所述第三反相器的输出端连接，所述第二晶体管的第二极与所述第一锁存节点连接；
所述第一反相器的输入端与所述第一锁存节点连接，所述第一反相器的输出端分别与所述第二反相器的输入端和所述第三反相器的输入端连接，所述第二反相器的输出端与所述传输节点连接。
6.根据权利要求3所述的锁存器，其特征在于，所述第二开关子模块，包括：第三传输门；所述第二锁存子模块，包括：第四传输门、第四反相器、第五反相器和第六反相器；
所述第三传输门的第一控制端与所述第一开关信号端连接，所述第三传输门的第二控制信号端与所述第二开关信号端连接，所述第三传输门的输入端与所述传输节点连接，所述第三传输门的输出端与所述第二锁存节点连接；
所述第四传输门的第一控制端与所述第二开关信号端连接，所述第四传输门的第二控制端与所述第一开关信号端连接，所述第四传输门的输入端与所述第五反相器的输出端连接，所述第四传输门的输出端与所述第二锁存节点连接；
所述第四反相器的输入端与所述第二锁存节点连接，所述第四反相器的输出端分别与所述第五反相器的输入端和所述第六反相器的输入端连接，所述第六反相器的输出端与所述输出节点连接；
其中，所述第一开关信号端输出的第一开关信号与所述第二开关信号端输出的第二开关信号为互补信号。
7.根据权利要求3所述的锁存器，其特征在于，
所述第二开关子模块，包括：第三晶体管；所述第二锁存子模块，包括：第四晶体管、第四反相器、第五反相器和第六反相器；
所述第三晶体管的栅极与所述第一开关信号端连接，所述第三晶体管的第一极与所述传输节点连接，所述第三晶体管的第二极与所述第二锁存节点连接；
所述第四晶体管的栅极与所述第二开关信号端连接，所述第四晶体管的第一极与所述第五反相器的输出端连接，所述第四晶体管的第二极与所述第二锁存节点连接；
所述第四反相器的输入端与所述第二锁存节点连接，所述第四反相器的输出端分别与所述第五反相器的输入端和所述第六反相器的输入端连接，所述第六反相器的输出端与所述输出节点连接。
8.根据权利要求6或7述的锁存器，其特征在于，所述第二锁存模块，还包括：缓冲子模块；
所述缓冲子模块的一端与所述第六反相器的输出端连接，所述缓冲子模块的另一端与所述输出节点连接。
9.根据权利要求8所述的锁存器，其特征在于，所述缓冲子模块，包括：串联的第七反相器和第八反相器；
所述第七反相器的输入端与所述第六反相器的输出端连接，所述第七反相器的输出端与所述第八反相器的输入端连接；
所述第八反相器的输出端与所述输出节点连接。
10.一种锁存器的驱动方法，其特征在于，所述锁存器包括：第一锁存模块和第二锁存模块；所述方法包括：
第一锁存阶段，第一控制信号端输出的第一脉冲控制信号和第二控制信号端输出的第二脉冲控制信号依次为第一电位，所述第一锁存模块锁存来自数据信号端的数据信号，并向传输节点传输所述数据信号；
第二锁存阶段，第一开关信号端输出的第一开关信号和第二开关信号端输出的第二开关信号依次为第一电位，所述第二锁存模块锁存来自传输节点的数据信号，并向输出节点传输所述数据信号。
11.根据权利要求10所述的方法，其特征在于，所述第一锁存模块，包括：第一开关子模块和第一锁存子模块；所述第二锁存模块，包括：第二开关子模块和第二锁存子模块；
所述第一锁存阶段包括：
输入子阶段，所述第一脉冲控制信号为第一电位，所述第二脉冲控制信号为第二电位，所述第一开关子模块在所述第一脉冲控制信号的控制下，向第一锁存节点输出所述数据信号；
第一锁存子阶段，所述第一脉冲控制信号为第二电位，所述第二脉冲控制信号为第一电位，所述第一锁存子模块在所述第二脉冲控制信号的控制下，将所述数据信号锁存在所述第一锁存节点，并向所述传输节点传输所述数据信号；
所述第二锁存阶段包括：
传输子阶段，所述第一开关信号为第一电位，所述第二开关信号为第二电位，所述第二开关子模块在所述第一开关信号的控制下，向第二锁存节点输出来自所述传输节点的数据信号；
第二锁存子阶段，所述第一开关信号为第二电位，所述第二开关信号为第一电位，所述第二锁存子模块在所述第二开关信号的控制下，将所述数据信号锁存在所述第二锁存节点，并向所述输出节点传输所述数据信号。
12.一种源极驱动电路，其特征在于，所述源极驱动电路包括：
至少两个级联的移位寄存器单元，每个所述移位寄存器单元的输出端与对应的一个锁存器的第一控制信号端连接；
所述锁存器为如权利要求1至9任一所述的锁存器。
13.根据权利要求12所述的源极驱动电路，其特征在于，所述源极驱动电路还包括：多个反相模块；
每个所述移位寄存器单元的输出端还通过一个反相模块与对应的一个锁存器的第二控制信号端连接。
14.一种显示装置，其特征在于，所述显示装置包括：如权利要求12或13所述的源极驱动电路。
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