KR20200004429A - 래치 및 그 구동 방법, 소스 구동 회로 및 디스플레이 장치 - Google Patents

래치 및 그 구동 방법, 소스 구동 회로 및 디스플레이 장치 Download PDF

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KR20200004429A
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Abstract

본 출원은 디스플레이 기술 분야에 관한 래치 및 그 구동 방법, 소스 구동 회로 및 디스플레이 장치를 개시한다. 래치는: 제1 래치 회로(10) 및 제2 래치 회로(20)를 포함하고; 상기 제1 래치 회로(10)는 제1 제어 신호 단자(S1), 제2 제어 신호 단자(S2), 데이터 신호 단자(DATA) 및 송신 노드(P1)에 연결되고, 데이터 신호 단자(DATA)로부터의 데이터 신호를 제1 래치 노드(Q1)에 래치하고 상기 데이터 신호를 상기 송신 노드(P1)로 송신하도록 구성되고; 상기 제2 래치 회로(20)는 상기 송신 노드(P1), 제1 스위치 신호 단자(SW1), 제2 스위치 신호 단자(SW2) 및 출력 노드(OUT)에 연결되고, 상기 송신 노드(P1)로부터의 데이터 신호를 제2 래치 노드(Q2)에 래치하고 상기 데이터 신호를 출력 노드(OUT)에 출력하도록 구성되고; 상기 데이터 신호가 상기 제2 래치 회로(20)의 상기 제2 래치 노드(Q2)에 기입되는 것에 응답하여 상기 제2 래치 회로(20) 내의 루프가 턴 오프된다. 본 개시내용에 따른 래치는 더 간단한 구조 및 더 높은 구동 유연성을 갖는다.

Description

래치 및 그 구동 방법, 소스 구동 회로 및 디스플레이 장치
본 출원은 2017년 7월 26일자로 출원된 발명의 명칭이 "래치 및 그 구동 방법, 소스 구동 회로 및 디스플레이 장치"인 중국 특허 출원 제201710620428.X호에 대한 우선권을 주장하며, 그 전체 내용은 인용에 의해 본 명세서에 포함된다.
본 개시내용은 디스플레이 기술 분야에 관한 것이고, 특히 래치 및 그 구동 방법, 소스 구동 회로 및 디스플레이 장치에 관한 것이다.
디스플레이 장치의 구동 회로는 일반적으로 게이트 구동 회로 및 소스 구동 회로를 포함한다. 구동 과정에서, 게이트 구동 회로는 디스플레이 패널 내의 픽셀 유닛들의 행들을 한 행 한 행 스캐닝하고, 소스 구동 회로는 픽셀 유닛들의 열들에 데이터 신호들을 입력하여, 픽셀 유닛들을 충전한다.
관련 기술에서는, 소스 구동 회로가 제공된다. 소스 구동 회로는 수평 시프트 레지스터 및 복수의 래치를 주로 포함한다. 수평 시프트 레지스터는 복수의 캐스케이드된 시프트 레지스터 유닛을 포함하고, 각각의 래치는 하나의 스테이지의 시프트 레지스터 유닛에 연결된다. 수평 시프트 레지스터 내의 각각의 시프트 레지스터 유닛은 펄스 제어 신호를 생성하고, 펄스 제어 신호를 대응하는 래치에 입력하도록 구성된다. 각각의 래치는 펄스 제어 신호의 제어 하에 데이터 신호를 래치하고 데이터 신호를 대응하는 데이터 신호 라인에 출력하여, 픽셀 유닛들의 열을 충전하도록 구성된다.
그러나, 관련 기술에서는, 래치가 일반적으로 많은 수의 부품을 포함하고, 따라서 래치는 복잡한 구조를 갖는다.
본 개시내용은 래치 및 그 구동 방법, 소스 구동 회로 및 디스플레이 장치를 제공한다. 기술적 방안들은 다음과 같다.
일 방면에서는, 래치가 제공되는데, 이는: 제1 래치 회로 및 제2 래치 회로를 포함하고;
상기 제1 래치 회로는 제1 제어 신호 단자, 제2 제어 신호 단자, 데이터 신호 단자 및 송신 노드에 연결되고, 상기 제1 제어 신호 단자로부터의 제1 펄스 제어 신호 및 상기 제2 제어 신호 단자로부터의 제2 펄스 제어 신호의 제어 하에, 상기 데이터 신호 단자로부터의 데이터 신호를 래치하고 상기 데이터 신호를 상기 송신 노드로 송신하도록 구성됨 -;
상기 제2 래치 회로는 상기 송신 노드, 제1 스위치 신호 단자, 제2 스위치 신호 단자 및 출력 노드에 연결되고, 상기 제1 스위치 신호 단자로부터의 제1 스위치 신호 및 상기 제2 스위치 신호 단자로부터의 제2 스위치 신호의 제어 하에, 상기 송신 노드로부터의 데이터 신호를 래치하고 상기 데이터 신호를 상기 출력 노드에 출력하도록 구성되고;
상기 데이터 신호가 상기 제2 래치 회로의 래치노드에 기입되는 것에 응답하여 상기 제2 래치 회로 내의 루프가 턴 오프된다.
옵션으로, 제1 래치 회로는: 제1 스위치 서브-회로 및 제1 래치 서브-회로를 포함하고;
상기 제1 스위치 서브-회로는 상기 제1 제어 신호 단자, 상기 데이터 신호 단자 및 상기 제1 래치 노드에 연결되고, 상기 제1 펄스 제어 신호의 제어 하에, 상기 데이터 신호를 상기 제1 래치 노드로 송신하도록 구성되고;
상기 제1 래치 서브-회로는 상기 제2 제어 신호 단자, 상기 제1 래치 노드 및 상기 송신 노드에 연결되고, 상기 제2 펄스 제어 신호의 제어 하에, 상기 데이터 신호를 상기 제1 래치 노드에 래치하고 상기 데이터 신호를 상기 송신 노드로 송신하도록 구성된다.
옵션으로, 상기 제2 래치 회로는: 제2 스위치 서브-회로 및 제2 래치 서브-회로를 포함하고;
상기 제2 스위치 서브-회로는 상기 제1 스위치 신호 단자, 상기 송신 노드 및 상기 제2 래치 노드에 연결되고, 상기 제1 스위치 신호의 제어 하에, 상기 송신 노드로부터의 상기 데이터 신호를 상기 제2 래치 노드로 송신하도록 구성되고;
상기 제2 래치 서브-회로는 상기 제2 스위치 신호 단자, 상기 제2 래치 노드 및 상기 출력 노드에 연결되고, 상기 제2 스위치 신호의 제어 하에, 상기 데이터 신호를 상기 제2 래치 노드에 래치하고 상기 데이터 신호를 상기 출력 노드로 송신하도록 구성된다.
옵션으로, 상기 제1 스위치 서브-회로는: 제1 송신 게이트를 포함하고;
상기 제1 송신 게이트의 제1 제어 단자가 상기 제1 제어 신호 단자에 연결되고, 상기 제1 송신 게이트의 제2 제어 단자가 상기 제2 제어 신호 단자에 연결되고, 상기 제1 송신 게이트의 입력 단자가 상기 데이터 신호 단자에 연결되고, 상기 제1 송신 게이트의 출력 단자가 상기 제1 래치 노드에 연결된다.
옵션으로, 제1 래치 서브-회로는: 제2 송신 게이트, 제1 인버터, 제2 인버터 및 제3 인버터를 포함하고;
상기 제2 송신 게이트의 제1 제어 단자가 상기 제2 제어 신호 단자에 연결되고, 상기 제2 송신 게이트의 제2 제어 단자가 상기 제1 제어 신호 단자에 연결되고, 상기 제2 송신 게이트의 입력 단자가 상기 제3 인버터의 출력 단자에 연결되고, 상기 제2 송신 게이트의 출력 단자가 상기 제1 래치 노드에 연결되고;
상기 제1 인버터의 입력 단자가 상기 제1 래치 노드에 연결되고, 상기 제1 인버터의 출력 단자가 상기 제2 인버터의 입력 단자 및 상기 제3 인버터의 입력 단자에 연결되고, 상기 제2 인버터의 출력 단자가 상기 송신 노드에 연결되고;
상기 제1 제어 신호 단자로부터 출력되는 제1 펄스 제어 신호 및 상기 제2 제어 신호 단자로부터 출력되는 제2 펄스 제어 신호는 상보적 신호들이다.
옵션으로, 상기 제1 스위치 서브-회로는: 제1 트랜지스터를 포함하고;
상기 제1 트랜지스터의 게이트가 상기 제1 제어 신호 단자에 연결되고, 상기 제1 트랜지스터의 제1 전극이 상기 데이터 신호 단자에 연결되고, 상기 제1 트랜지스터의 제2 전극이 상기 제1 래치 노드에 연결된다.
옵션으로, 상기 제1 래치 서브-회로는: 제2 트랜지스터, 제1 인버터, 제2 인버터 및 제3 인버터를 포함하고;
상기 제2 트랜지스터의 게이트가 상기 제2 제어 신호 단자에 연결되고, 상기 제2 트랜지스터의 제1 전극이 상기 제3 인버터의 출력 단자에 연결되고, 상기 제2 트랜지스터의 제2 전극이 상기 제1 래치 노드에 연결되고;
상기 제1 인버터의 입력 단자가 상기 제1 래치 노드에 연결되고, 상기 제1 인버터의 출력 단자가 상기 제2 인버터의 입력 단자 및 상기 제3 인버터의 입력 단자에 연결되고, 상기 제2 인버터의 출력 단자가 상기 송신 노드에 연결된다.
옵션으로, 상기 제2 스위치 서브-회로는: 제3 송신 게이트를 포함하고;
상기 제3 송신 게이트의 제1 제어 단자가 상기 제1 스위치 신호 단자에 연결되고, 상기 제3 송신 게이트의 제2 제어 단자가 상기 제2 스위치 신호 단자에 연결되고, 상기 제3 송신 게이트의 입력 단자가 상기 송신 노드에 연결되고, 상기 제3 송신 게이트의 출력 단자가 상기 제2 래치 노드에 연결된다.
옵션으로, 상기 제2 래치 서브-회로는: 제4 송신 게이트, 제4 인버터, 제5 인버터 및 제6 인버터를 포함하고;
상기 제4 송신 게이트의 제1 제어 단자가 상기 제2 스위치 신호 단자에 연결되고, 상기 제4 송신 게이트의 제2 제어 단자가 상기 제1 스위치 신호 단자에 연결되고, 상기 제4 송신 게이트의 입력 단자가 상기 제5 인버터의 출력 단자에 연결되고, 상기 제4 송신 게이트의 출력 단자가 상기 제2 래치 노드에 연결되고;
상기 제4 인버터의 입력 단자가 상기 제2 래치 노드에 연결되고, 상기 제4 인버터의 출력 단자가 상기 제5 인버터의 입력 단자 및 상기 제6 인버터의 입력 단자에 연결되고, 상기 제6 인버터의 출력 단자가 상기 출력 노드에 연결되고;
상기 제4 송신 게이트의 턴 온에 응답하여 상기 제4 송신 게이트, 상기 제4 인버터 및 상기 제5 인버터에 의해 형성된 루프가 턴 온되고, 상기 제1 스위치 신호 단자로부터 출력되는 제1 스위치 신호 및 상기 제2 스위치 신호 단자로부터 출력되는 제2 스위치 신호는 상보적 신호들이다.
옵션으로, 상기 제2 스위치 서브-회로는: 제3 트랜지스터를 포함하고;
상기 제3 트랜지스터의 게이트가 상기 제1 스위치 신호 단자에 연결되고, 상기 제3 트랜지스터의 제1 전극이 상기 송신 노드에 연결되고, 상기 제3 트랜지스터의 제2 전극이 상기 제2 래치 노드에 연결된다.
옵션으로, 상기 제2 래치 서브-회로는: 제4 트랜지스터, 제4 인버터, 제5 인버터 및 제6 인버터를 포함하고;
상기 제4 트랜지스터의 게이트가 상기 제2 스위치 신호 단자에 연결되고, 상기 제4 트랜지스터의 제1 전극이 상기 제5 인버터의 출력 단자에 연결되고, 상기 제4 트랜지스터의 제2 전극이 상기 제2 래치 노드에 연결되고;
상기 제4 인버터의 입력 단자가 상기 제2 래치 노드에 연결되고, 상기 제4 인버터의 출력 단자가 상기 제5 인버터의 입력 단자 및 상기 제6 인버터의 입력 단자에 연결되고, 상기 제6 인버터의 출력 단자가 상기 출력 노드에 연결되고;
상기 제4 트랜지스터의 턴 온에 응답하여 상기 제4 트랜지스터, 상기 제4 인버터 및 상기 제5 인버터에 의해 형성된 루프가 턴 온된다.
옵션으로, 상기 제2 래치 회로는 버퍼 서브-회로를 추가로 포함하고;
상기 버퍼 서브-회로의 하나의 단자가 상기 제2 래치 서브-회로에 연결되고, 상기 버퍼 서브-회로의 다른 하나의 단자가 상기 출력 노드에 연결된다.
옵션으로, 상기 버퍼 서브-회로는: 직렬로 연결된 제7 인버터 및 제8 인버터를 포함하고;
상기 제7 인버터의 입력 단자가 상기 제2 래치 서브-회로에 연결되고, 상기 제7 인버터의 출력 단자가 상기 제8 인버터의 입력 단자에 연결되고;
상기 제8 인버터의 출력 단자가 상기 출력 노드에 연결된다.
다른 방면에서는, 래치를 구동하기 위한 방법이 제공되는데, 상기 래치는: 제1 래치 회로 및 제2 래치 회로를 포함하고; 상기 방법은:
제1 래치 스테이지에서, 제1 데이터 신호 단자로부터 데이터 신호를 래치하고 상기 제1 래치 회로에 의해 상기 데이터 신호를 송신 노드로 송신하는 단계 - 제1 제어 신호 단자로부터 출력되는 제1 펄스 제어 신호 및 제2 제어 신호 단자로부터 출력되는 제2 펄스 제어 신호가 순차적으로 제1 전위에 있음 -; 및
제2 래치 스테이지에서, 송신 노드로부터의 데이터 신호를 래치하고 상기 제2 래치 회로에 의해 상기 데이터 신호를 출력 노드로 송신하는 단계를 포함하고, 제1 스위치 신호 단자로부터 출력되는 제1 스위치 신호 및 제2 스위치 신호 단자로부터 출력되는 제2 스위치 신호가 순차적으로 제1 전위에 있고;
상기 제2 래치 스테이지에서, 상기 데이터 신호가 상기 제2 래치 회로의 래치 노드에 기입되는 것에 응답하여 상기 제2 래치 회로 내의 루프가 턴 오프된다.
옵션으로, 제1 래치 회로는: 제1 스위치 서브-회로 및 제1 래치 서브-회로를 포함하고; 상기 제1 래치 스테이지는:
입력 서브-스테이지에서, 상기 제1 펄스 제어 신호의 제어 하에 상기 제1 스위치 서브-회로에 의해 상기 데이터 신호를 제1 래치 노드로 송신하는 단계 - 상기 제1 펄스 제어 신호는 상기 제1 전위에 있고 상기 제2 펄스 제어 신호는 제2 전위에 있음 -; 및
제1 래치 서브-스테이지에서, 상기 제2 펄스 제어 신호의 제어 하에 상기 제1 래치 서브-회로에 의해 상기 데이터 신호를 상기 제1 래치 노드에 래치하고 상기 데이터 신호를 상기 송신 노드로 송신하는 단계를 포함하고, 상기 제1 펄스 제어 신호는 상기 제2 전위에 있고 상기 제2 펄스 제어 신호는 상기 제1 전위에 있고;
상기 제1 제어 신호 단자로부터 출력되는 상기 제1 펄스 제어 신호 및 상기 제2 제어 신호 단자로부터 출력되는 상기 제2 펄스 제어 신호는 상보적 신호들이다.
옵션으로, 상기 제2 래치 회로는: 제2 스위치 서브-회로 및 제2 래치 서브-회로를 포함하고; 상기 제2 래치 스테이지는:
송신 서브-스테이지에서, 상기 제1 스위치 신호의 제어 하에 상기 제2 스위치 서브-회로에 의해 상기 송신 노드로부터의 상기 데이터 신호를 제2 래치 노드로 출력하는 단계 - 상기 제1 스위치 신호는 상기 제1 전위에 있고 상기 제2 스위치 신호는 제2 전위에 있고, 상기 제2 래치 서브-회로 내의 루프가 턴 오프됨 -; 및
제2 래치 서브-스테이지에서, 상기 제2 스위치 신호의 제어 하에 상기 제2 래치 서브-회로에 의해 상기 데이터 신호를 상기 제2 래치 노드에 래치하고 상기 데이터 신호를 상기 출력 노드로 송신하는 단계를 포함하고, 제1 스위치 신호는 제2 전위에 있고 상기 제2 스위치 신호는 상기 제1 전위에 있고, 제2 래치 서브-회로 내의 루프는 턴 온되고;
상기 제1 스위치 신호 단자로부터 출력되는 상기 제1 스위치 신호 및 상기 제2 스위치 신호 단자로부터 출력되는 상기 제2 스위치 신호는 상보적 신호들이다.
또 다른 방면에서는, 소스 구동 회로가 제공되는데, 이는:
적어도 2개의 캐스케이드된 시프트 레지스터 유닛을 포함하고, 상기 시프트 레지스터 유닛들 각각의 출력 단자가 대응하는 래치의 제1 제어 신호 단자에 연결되고;
상기 래치는: 제1 래치 회로 및 제2 래치 회로를 포함하고;
상기 제1 래치 회로는 제1 제어 신호 단자, 제2 제어 신호 단자, 데이터 신호 단자 및 송신 노드에 연결되고, 상기 제1 제어 신호 단자로부터의 제1 펄스 제어 신호 및 상기 제2 제어 신호 단자로부터의 제2 펄스 제어 신호의 제어 하에, 상기 데이터 신호 단자로부터의 데이터 신호를 래치하고 상기 데이터 신호를 상기 송신 노드로 송신하도록 구성되고;
상기 제2 래치 회로는 상기 송신 노드, 제1 스위치 신호 단자, 제2 스위치 신호 단자 및 출력 노드에 연결되고, 상기 제1 스위치 신호 단자로부터의 제1 스위치 신호 및 상기 제2 스위치 신호 단자로부터의 제2 스위치 신호의 제어 하에, 상기 송신 노드로부터의 데이터 신호를 래치하고 상기 데이터 신호를 상기 출력 노드에 출력하도록 구성되고;
상기 데이터 신호가 상기 제2 래치 노드의 래치 노드에 기입되는 것에 응답하여 상기 제2 래치 회로 내의 루프가 턴 오프된다.
옵션으로, 상기 소스 구동 회로는: 복수의 인버터 회로를 추가로 포함하고;
상기 시프트 레지스터 유닛들 각각의 상기 출력 단자는 인버터 회로를 통해 대응하는 래치의 제2 제어 신호 단자에 추가로 연결된다.
옵션으로, 상기 인버터 회로들 각각은: 인버터를 포함하고;
상기 인버터의 입력 단자가 하나의 시프트 레지스터 유닛의 입력 단자에 연결되고, 상기 인버터의 출력 단자가 대응하는 래치의 제2 제어 신호 단자에 연결된다.
또 다른 방면에서는, 상기 방면에서 설명된 소스 구동 회로를 포함하는 디스플레이 장치가 제공된다.
본 출원의 실시예들에서의 기술적 방안들을 더 명확하게 설명하기 위해, 이하에서는 실시예들을 설명하기 위해 필요한 첨부 도면들을 간단히 소개한다. 명백히, 이하의 설명에서의 첨부 도면들은 단지 본 개시내용의 일부 실시예들을 도시하고, 본 기술분야의 통상의 기술자는 또한 창의적인 노력 없이 이들 첨부 도면으로부터 다른 도면들을 도출할 수 있다.
도 1은 본 개시내용의 실시예에 따른 래치의 개략 구조도이다.
도 2는 본 개시내용의 실시예에 따른 다른 래치의 개략 구조도이다.
도 3은 본 개시내용의 실시예에 따른 또 다른 래치의 개략 구조도이다.
도 4는 본 개시내용의 실시예에 따른 또 다른 래치의 개략 구조도이다.
도 5는 본 개시내용의 실시예에 따른 래치를 구동하기 위한 방법의 흐름도이다.
도 6은 본 개시내용의 실시예에 따른 래치 내의 신호 단자들의 타이밍 시퀀스 도이다.
도 7은 본 개시내용의 실시예에 따른 래치 내의 제2 래치 노드와 관련 기술의 래치 내의 제2 래치 노드 간의 전위 변화 비교를 예시하는 도이다.
본 개시내용의 목적들, 기술적 방안들, 및 이점들을 더 명확하게 제시하기 위해, 본 개시내용은 첨부 도면들을 참조하여 더 상세히 설명될 것이다.
본 개시내용의 다양한 실시예들에서, 복수의 신호 각각은 제1 전위 및 제2 전위에 대응한다. 전체 본문에서 제1 전위 또는 제2 전위가 특정 값을 갖는 것을 나타내는 대신에, 제1 전위 및 제2 전위는 단지 신호의 전위의 2개의 상태량을 나타낸다. 즉, 다양한 신호들의 제1 전위들(또는 제2 전위들)은 동일한 전위 값 또는 상이한 전위 값들을 가질 수 있다.
도 1은 본 개시내용의 실시예에 따른 래치의 개략 구조도이다. 도 1에 예시된 바와 같이, 래치는: 제1 래치 회로(10) 및 제2 래치 회로(20)를 포함할 수 있다.
상기 제1 래치 회로(10)는 제1 제어 신호 단자(S1), 제2 제어 신호 단자(S2), 데이터 신호 단자(DATA) 및 송신 노드(P1)에 연결되고, 상기 제1 제어 신호 단자(S1)로부터의 제1 펄스 제어 신호 및 상기 제2 제어 신호 단자(S2)로부터의 제2 펄스 제어 신호의 제어 하에, 상기 데이터 신호 단자(DATA)로부터의 데이터 신호를 래치하고 상기 데이터 신호를 상기 송신 노드(P1)에 송신하도록 구성된다.
상기 제2 래치 회로(20)는 상기 송신 노드(P1), 제1 스위치 신호 단자(SW1), 제2 스위치 신호 단자(SW2) 및 출력 노드(OUT)에 연결되고, 상기 제1 스위치 신호 단자(SW1)로부터의 제1 스위치 신호 및 상기 제2 스위치 신호 단자(SW2)로부터의 제2 스위치 신호의 제어 하에, 상기 송신 노드(P1)로부터의 데이터 신호를 래치하고 상기 데이터 신호를 상기 출력 노드(OUT)에 출력하도록 구성된다.
상기 데이터 신호가 상기 제2 래치 회로(20)의 래치 노드에 기입되는 것에 응답하여 상기 제2 래치 회로(20) 내의 루프가 턴 오프된다.
요약하면, 본 개시내용의 실시예는 래치를 제공한다. 래치는 2개의 캐스케이드된 래치 회로를 포함한다. 2개의 래치 회로는 송신 노드를 통해 연결되고, 래치 회로들 중 하나는 2개의 제어 신호 단자의 제어 하에 동작하고, 래치 회로들 중 다른 하나는 2개의 스위치 신호 단자의 제어 하에 동작한다. 래치는 더 간단한 구조 및 더 높은 구동 유연성을 갖는다. 또한, 데이터 신호가 제2 래치 회로의 래치 노드에 기입되는 것에 응답하여 제2 래치 회로 내의 루프가 턴 오프되므로, 루프 내에 래치된 신호들이 데이터 신호의 기입에 영향을 미치는 것을 방지할 수 있고, 데이터 신호의 정상 기입이 보장된다.
도 2는 본 개시내용의 실시예에 따른 다른 래치의 개략 구조도이다. 도 2에 예시된 바와 같이, 제1 래치 회로(10)는: 제1 스위치 서브-회로(101) 및 제2 래치 서브-회로(102)를 포함할 수 있다.
상기 제1 스위치 서브-회로(101)는 상기 제1 제어 신호 단자(S1), 상기 데이터 신호 단자(DATA) 및 제1 래치 노드(Q1)에 연결되고, 상기 제1 펄스 제어 신호의 제어 하에, 상기 데이터 신호를 상기 제1 래치 노드(Q1)로 송신하도록 구성된다.
예를 들어, 제1 스위치 서브-회로(101)는 제1 펄스 제어 신호가 제1 전위에 있을 때 데이터 신호를 제1 래치 노드(Q1)로 송신할 수 있다.
상기 제1 래치 서브-회로(102)는 상기 제2 제어 신호 단자(S2), 상기 제1 래치 노드(Q1) 및 상기 송신 노드(P1)에 연결되고, 상기 제2 펄스 제어 신호의 제어 하에, 상기 데이터 신호를 상기 제1 래치 노드(Q1)에 래치하고 상기 데이터 신호를 상기 송신 노드(P1)로 송신하도록 구성된다.
예를 들어, 제1 래치 서브-회로(102)는 제2 펄스 제어 신호가 제1 전위에 있을 때 데이터 신호를 제1 래치 노드(Q1)에 래치하고 데이터 신호를 송신 노드(P1)로 송신할 수 있다.
도 2를 참조하면, 제2 래치 회로(20)는: 제2 스위치 서브-회로(201) 및 제2 래치 서브-회로(202)를 포함할 수 있다.
상기 제2 스위치 서브-회로(201)는 상기 제1 스위치 신호 단자(SW1), 상기 송신 노드(P1) 및 제2 래치 노드(Q2)에 연결되고, 상기 제1 스위치 신호의 제어 하에, 상기 송신 노드(P1)로부터의 상기 데이터 신호를 상기 제2 래치 노드(Q2)로 송신하도록 구성된다.
예를 들어, 제2 스위치 서브-회로(201)는 제1 스위치 신호가 제1 전위에 있을 때 송신 노드(P1)로부터의 데이터 신호를 제2 래치 노드(Q2)로 송신할 수 있다.
상기 제2 래치 서브-회로(202)는 상기 제2 스위치 신호 단자(SW2), 상기 제2 래치 노드(Q2) 및 상기 출력 노드(OUT)에 연결되고, 상기 제2 스위치 신호의 제어 하에, 상기 데이터 신호를 상기 제2 래치 노드(Q2)에 래치하고 상기 데이터 신호를 상기 출력 노드(OUT)로 송신하도록 구성된다.
예를 들어, 제2 래치 서브-회로(202)는 제2 스위치 신호가 제1 전위에 있을 때 데이터 신호를 제2 래치 노드(Q2)에 래치하고 데이터 신호를 출력 노드(OUT)로 송신할 수 있다.
도 3은 본 개시내용의 실시예에 따른 또 다른 래치의 개략 구조도이다. 도 3에 예시된 바와 같이, 제1 스위치 서브-회로(101)는 구체적으로: 제1 송신 게이트(T1)를 포함할 수 있다.
상기 제1 송신 게이트(T1)의 제1 제어 단자가 상기 제1 제어 신호 단자(S1)에 연결되고, 상기 제1 송신 게이트(T1)의 제2 제어 단자가 상기 제2 제어 신호 단자(S2)에 연결되고, 상기 제1 송신 게이트(T1)의 입력 단자가 상기 데이터 신호 단자(DATA)에 연결되고, 상기 제1 송신 게이트(T1)의 출력 단자가 상기 제1 래치 노드(Q1)에 연결된다.
제1 제어 신호 단자(S1)로부터 출력되는 제1 펄스 제어 신호가 제1 전위에 있고, 제2 제어 신호 단자(S2)로부터 출력되는 제2 펄스 제어 신호가 제2 전위에 있을 때, 제1 송신 게이트(T1)는 턴 온되고 데이터 신호 단자(DATA)는 데이터 신호를 제1 래치 노드(Q1)로 송신할 수 있다.
도 3에 예시된 바와 같이, 제1 래치 서브-회로(102)는 구체적으로: 제2 송신 게이트(T2), 제1 인버터(F1), 제2 인버터(F2) 및 제3 인버터(F3)를 포함할 수 있다.
상기 제2 송신 게이트(T2)의 제1 제어 단자가 상기 제2 제어 신호 단자(S2)에 연결되고, 상기 제2 송신 게이트(T2)의 제2 제어 단자가 상기 제1 제어 신호 단자(S1)에 연결되고, 상기 제2 송신 게이트(T2)의 입력 단자가 상기 제3 인버터(F3)의 출력 단자에 연결되고, 상기 제2 송신 게이트(T2)의 출력 단자가 상기 제1 래치 노드(Q1)에 연결된다.
상기 제1 인버터(F1)의 입력 단자가 상기 제1 래치 노드(Q1)에 연결되고, 상기 제1 인버터(F1)의 출력 단자가 상기 제2 인버터(F2)의 입력 단자 및 상기 제3 인버터(F3)의 입력 단자에 연결되고, 상기 제2 인버터(F2)의 출력 단자가 상기 송신 노드(P1)에 연결된다.
제1 제어 신호 단자(S1)로부터 출력되는 제1 펄스 제어 신호가 제2 전위에 있고 제2 제어 신호 단자(S2)로부터 출력되는 제2 펄스 제어 신호가 제1 전위에 있을 때, 제2 송신 게이트(T2)는 턴 온된다. 도 3으로부터 알 수 있는 바와 같이, 송신 게이트(T2)의 턴 온에 응답하여, 송신 게이트(T2), 제1 인버터(F1) 및 제3 인버터(F3)는 제1 래치 노드(Q1)의 전위를 래치할 수 있는 루프를 형성할 수 있는데, 즉, 이 루프는 데이터 신호를 제1 래치 노드(Q1)에 래치할 수 있다. 또한, 제1 인버터(F1) 및 제2 인버터(F2)는 제1 래치 노드(Q1)에 래치된 데이터 신호를 송신 노드(P1)로 추가로 송신할 수 있다.
여전히 도 3을 참조하면, 제2 스위치 서브-회로(201)는: 제3 송신 게이트(T3)를 포함할 수 있다.
상기 제3 송신 게이트(T3)의 제1 제어 단자가 상기 제1 스위치 신호 단자(SW1)에 연결되고, 상기 제3 송신 게이트(T3)의 제2 제어 단자가 상기 제2 스위치 신호 단자(SW2)에 연결되고, 상기 제3 송신 게이트(T3)의 입력 단자가 상기 송신 노드(P1)에 연결되고, 상기 제3 송신 게이트(T3)의 출력 단자가 상기 제2 래치 노드(Q2)에 연결된다.
제1 스위치 신호 단자(SW1)로부터 출력되는 제1 스위치 신호가 제1 전위에 있고 제2 스위치 신호 단자(SW2)로부터 출력되는 제2 스위치 신호가 제2 전위에 있을 때, 제3 송신 게이트(T3)는 턴 온되고 송신 노드(P1)로부터의 데이터 신호를 제2 래치 노드(Q2)로 송신할 수 있다.
도 3에 예시된 바와 같이, 제2 래치 서브-회로(202)는: 제4 송신 게이트(T4), 제4 인버터(F4), 제5 인버터(F5) 및 제6 인버터(F6)를 포함할 수 있다.
상기 제4 송신 게이트(T4)의 제1 제어 단자가 상기 제2 스위치 신호 단자(SW2)에 연결되고, 상기 제4 송신 게이트(T4)의 제2 제어 단자가 상기 제1 스위치 신호 단자(SW1)에 연결되고, 상기 제4 송신 게이트(T4)의 입력 단자가 상기 제5 인버터(F5)의 출력 단자에 연결되고, 상기 제4 송신 게이트(T4)의 출력 단자가 상기 제2 래치 노드(Q2)에 연결된다.
상기 제4 인버터(F4)의 입력 단자가 상기 제2 래치 노드(Q2)에 연결되고, 상기 제4 인버터(F4)의 출력 단자가 상기 제5 인버터(F5)의 입력 단자 및 상기 제6 인버터(F6)의 입력 단자에 연결되고, 상기 제6 인버터(F6)의 출력 단자가 상기 출력 노드(OUT)에 연결된다.
제1 스위치 신호 단자(SW1)로부터 출력되는 제1 스위치 신호가 제2 전위에 있고 제2 스위치 신호 단자(SW2)로부터 출력되는 제2 스위치 신호가 제1 전위에 있을 때, 제4 송신 게이트(T4)는 턴 온된다. 도 3으로부터 알 수 있는 바와 같이, 제4 송신 게이트(T4)의 턴 온에 응답하여, 제4 송신 게이트(T4), 제4 인버터(F4) 및 제5 인버터(F5)는 제2 래치 노드(Q2)의 전위를 래치할 수 있는 루프를 형성하는데, 즉, 이 루프는 데이터 신호를 제2 래치 노드(Q2)에 래치할 수 있다. 또한, 제4 인버터(F4)는 제2 래치 노드(Q2)에 래치된 데이터 신호를 출력 노드(OUT)로 또한 송신할 수 있다.
래치의 동작 과정에서, 제4 송신 게이트(T4)는 제1 스위치 신호 단자(SW1) 및 제2 스위치 신호 단자(SW2)를 통해 턴 온 또는 턴 오프되도록 제어될 수 있고, 그에 의해 루프를 턴 온 또는 턴 오프되도록 제어한다.
본 개시내용의 실시예에서, 도 3으로부터 알 수 있는 바와 같이, 제3 송신 게이트(T3)와 2개의 스위치 신호 단자 간의 연결은 제4 송신 게이트(T4)와 2개의 스위치 신호 단자 간의 연결과 반대이다. 따라서, 2개의 스위치 신호 단자의 제어 하에 제3 송신 게이트(T3)가 턴 온될 때, 제4 송신 게이트(T4)는 턴 오프된다. 2개의 스위치 신호 단자의 제어 하에 제3 송신 게이트(T3)가 턴 오프될 때, 제4 송신 게이트(T4)는 턴 온된다. 따라서, 제3 송신 게이트(T3)가 턴 온되고 데이터 신호를 제2 래치 노드(Q2)에 입력할 때, 제1 스위치 신호 단자(SW1) 및 제2 스위치 신호 단자(SW2)는 제4 송신 게이트(T4)를 턴 오프되도록 제어하여, 루프를 절단할 수 있고, 따라서 루프 내에 래치된 신호와 제3 송신 게이트(T3)에 의해 입력된 데이터 신호 간의 경쟁 및 위험이 방지될 수 있다. 이 경쟁 및 위험은 노드에 입력되는 신호의 전위가 이전에 노드에 래치된 전위와 불일치하고 입력되는 신호의 전위가 노드에 정상적으로 기입될 수 없고, 그에 의해 노드에서 불안정한 전위들의 현상을 야기하는 것을 가리킬 수 있다. 특히, 데이터 신호가 불충분한 구동 능력을 갖거나 제3 송신 게이트(T3)가 불충분한 송신 능력을 갖는 경우, 제4 송신 게이트(T4)는 턴 오프되고, 이는 데이터 신호를 제2 래치 노드(Q2)에 정상적으로 기입하지 못하는 것을 방지할 수 있다. 또한, 데이터 신호가 제2 래치 노드(Q2)에 기입된 후에, 제4 송신 게이트(T4)는 턴 온되도록 제어되고, 따라서 루프는 턴 온되고 데이터 신호를 제2 래치 노드(Q2)에 래치한다.
도 3에 예시된 바와 같이 래치에서, 제4 송신 게이트(T4)는 제4 인버터(F4)의 출력 단자와 제5 인버터(F5)의 입력 단자 간에 직렬로 추가로 연결될 수 있다는 점에 유의해야 한다(즉, 제4 송신 게이트(T4), 제4 인버터(F4) 및 제5 인버터(F5)가 루프를 형성하는 것이 보장되는 한). 제4 송신 게이트(T4)의 특정 연결 방식은 본 개시내용의 실시예에서 제한되지 않는다.
본 개시내용의 실시예에 따른 래치에서, 각각의 송신 게이트는 제1 제어 단자가 제1 전위에 있고 제2 제어 단자가 제2 전위에 있을 때 도통 상태에 있다는 점에 추가로 유의해야 한다. 상응적으로, 상기 제1 제어 신호 단자(S1)로부터 출력되는 상기 제1 펄스 제어 신호 및 상기 제2 제어 신호 단자(S2)로부터 출력되는 상기 제2 펄스 제어 신호는 상보적 신호들일 수 있다. 상기 제1 스위치 신호 단자(SW1)로부터 출력되는 상기 제1 스위치 신호 및 상기 제2 스위치 신호 단자(SW2)로부터 출력되는 상기 제2 스위치 신호도 상보적 신호들일 수 있다. 2개의 상보적 신호는 하나의 신호가 제1 전위에 있을 때, 다른 하나의 신호는 제2 전위에 있고, 하나의 신호가 제2 전위에 있을 때, 다른 하나의 신호는 제1 전위에 있다는 것을 가리킬 수 있다.
예시적으로, 제1 제어 신호 단자(S1)는 인버터 회로를 통해 제2 제어 신호 단자(S2)에 연결될 수 있고, 따라서 제2 제어 신호 단자(S2)로부터 출력되는 제2 펄스 제어 신호가 제1 제어 신호 단자(S1)로부터 출력되는 제1 펄스 제어 신호와 상보적인 것이 보장될 수 있다. 즉, 제1 펄스 제어 신호가 제1 전위에 있을 때, 제2 펄스 제어 신호는 제2 전위에 있고, 제1 펄스 제어 신호가 제2 전위에 있을 때, 제2 펄스 제어 신호는 제1 전위에 있다. 마찬가지로, 제1 스위치 신호 단자(SW1)도 인버터 회로를 통해 제2 스위치 신호 단자(SW1)에 연결될 수 있고, 따라서 제2 스위치 신호 단자(SW2)로부터 출력되는 제2 스위치 신호가 제1 스위치 신호 단자(SW1)로부터 출력되는 제1 스위치 신호와 상보적인 것이 보장될 수 있다.
도 4는 본 개시내용의 실시예에 따른 또 다른 래치의 개략 구조도이다. 도 4에 예시된 바와 같이, 제1 스위치 서브-회로(101)는: 제1 트랜지스터(M1)를 포함할 수 있다.
상기 제1 트랜지스터(M1)의 게이트가 상기 제1 제어 신호 단자(S1)에 연결되고, 상기 제1 트랜지스터(M1)의 제1 전극이 상기 데이터 신호 단자(DATA)에 연결되고, 상기 제1 트랜지스터(M1)의 제2 전극이 상기 제1 래치 노드(Q1)에 연결된다.
제1 제어 신호 단자(S1)로부터 출력되는 제1 펄스 제어 신호가 제1 전위에 있을 때, 제1 트랜지스터(M1)는 턴 온되고, 데이터 신호 단자(DATA)는 데이터 신호를 제1 래치 노드(Q1)로 송신할 수 있다.
옵션으로, 도 4에 예시된 바와 같이, 제1 래치 서브-회로(102)는: 제2 트랜지스터(M2), 제1 인버터(F1), 제2 인버터(F2) 및 제3 인버터(F3)를 포함할 수 있다.
상기 제2 트랜지스터(M2)의 게이트가 상기 제2 제어 신호 단자(S2)에 연결되고, 상기 제2 트랜지스터(M2)의 제1 전극이 상기 제3 인버터(F3)의 출력 단자에 연결되고, 상기 제2 트랜지스터(M2)의 제2 전극이 상기 제1 래치 노드(Q1)에 연결된다.
상기 제1 인버터(F1)의 입력 단자가 상기 제1 래치 노드(Q1)에 연결되고, 상기 제1 인버터(F1)의 출력 단자가 상기 제2 인버터(F2)의 입력 단자 및 상기 제3 인버터(F3)의 입력 단자에 연결되고, 상기 제2 인버터(F2)의 출력 단자가 상기 송신 노드(P1)에 연결된다.
제2 제어 신호 단자(S1)로부터 출력되는 제2 펄스 제어 신호가 제1 전위에 있을 때, 제2 트랜지스터(M2)는 턴 온된다. 도 4에 예시된 바와 같이, 제2 트랜지스터(M2), 제1 인버터(F1) 및 제3 인버터(F3)는 데이터 신호를 제1 래치 노드(Q1)에 래치할 수 있는 루프를 형성할 수 있고, 제1 인버터(F1) 및 제2 인버터(F2)는 또한 제1 래치 노드(Q1)에 래치된 데이터 신호를 송신 노드(P1)로 송신할 수 있다.
여전히 도 4를 참조하면, 제2 스위치 서브-회로(201)는: 제3 트랜지스터(M3)를 포함할 수 있다.
상기 제3 트랜지스터(M3)의 게이트가 상기 제1 스위치 신호 단자(SW1)에 연결되고, 상기 제3 트랜지스터(M3)의 제1 전극이 상기 송신 노드(P1)에 연결되고, 상기 제3 트랜지스터(M3)의 제2 전극이 상기 제2 래치 노드(Q2)에 연결된다.
제1 스위치 신호 단자(SW1)로부터 출력되는 제1 스위치 신호가 제1 전위에 있을 때, 제3 트랜지스터(M3)는 턴 온되고, 송신 노드(P1)로부터의 데이터 신호를 제2 래치 노드(Q2)로 송신할 수 있다.
옵션으로, 도 4에 예시된 바와 같이, 제2 래치 서브-회로(202)는: 제4 트랜지스터(M4), 제4 인버터(F4), 제5 인버터(F5) 및 제6 인버터(F6)를 포함할 수 있다.
상기 제4 트랜지스터(M4)의 게이트가 상기 제2 스위치 신호 단자(SW2)에 연결되고, 상기 제4 트랜지스터(M4)의 제1 전극이 상기 제5 인버터(F5)의 출력 단자에 연결되고, 상기 제4 트랜지스터(M4)의 제2 전극이 상기 제2 래치 노드(Q2)에 연결된다.
상기 제4 인버터(F4)의 입력 단자가 상기 제2 래치 노드(Q2)에 연결되고, 상기 제4 인버터(F4)의 출력 단자가 상기 제5 인버터(F5)의 입력 단자 및 상기 제6 인버터(F6)의 입력 단자에 연결되고, 상기 제6 인버터(F6)의 출력 단자가 상기 출력 노드(OUT)에 연결된다.
제2 스위치 신호 단자(SW2)로부터 출력되는 제2 스위치 신호가 제1 전위에 있을 때, 제4 트랜지스터(M4)는 턴 온된다. 도 4로부터 알 수 있는 바와 같이, 제4 트랜지스터(M4)가 턴 온될 때, 제4 트랜지스터(M4), 제4 인버터(F4) 및 제5 인버터(F5)는 루프를 형성하고, 이는 데이터 신호를 제2 래치 노드(Q2)에 래치할 수 있고, 제4 인버터(F4)는 또한 제2 래치 노드(Q2)에 래치된 데이터 신호를 출력 노드(OUT)로 송신할 수 있다.
도 4에 예시된 바와 같은 구조에서, 제3 트랜지스터(M3)가 턴 온되고 데이터 신호를 제2 래치 노드(Q2)에 입력할 때, 제4 트랜지스터(M4)는 제2 스위치 신호 단자(SW2)를 통해 턴 오프되도록 제어되어, 루프를 절단할 수 있고, 따라서 루프 내에 래치된 신호와 제3 트랜지스터(M3)에 의해 입력된 데이터 신호 간의 경쟁 및 위험이 방지될 수 있고, 데이터 신호가 제2 래치 노드(Q2)에 정상적으로 기입되고 래치되는 것이 보장된다.
도 4에 예시된 바와 같은 실시예에서 채용된 모든 트랜지스터는 박막 트랜지스터 또는 전계 효과 트랜지스터 또는 동일한 특성을 갖는 다른 디바이스일 수 있다는 점에 유의해야 한다. 회로에서의 기능에 따르면, 본 개시내용의 실시예들에서 채용된 트랜지스터들은 주로 스위치 트랜지스터들이다. 본 명세서에서 채용된 스위치 트랜지스터의 소스 및 드레인은 대칭이므로, 소스 및 드레인은 교환될 수 있다. 본 개시내용의 실시예들에서, 소스는 제1 전극이라고 지칭되고, 드레인은 제2 전극이라고 지칭된다. 도면들에서의 형태에 따르면, 트랜지스터의 중간 단자는 게이트이고, 신호 입력 단자는 소스이고, 신호 출력 단자는 드레인이다. 또한, 본 개시내용의 실시예들에서 채용된 스위치 트랜지스터들은 P형 스위치 트랜지스터들 및 N형 스위치 트랜지스터들 중 어느 하나의 유형을 포함할 수 있다(N형 스위치 트랜지스터들은 도 4에 예시된 바와 같은 구조에서 사용된다). 여기서, P형 스위치 트랜지스터는 P형 스위치 트랜지스터의 게이트가 저전위에 있을 때 턴 온되고, P형 스위치 트랜지스터의 게이트가 고전위에 있을 때 턴 오프된다. N형 스위치 트랜지스터는 N형 스위치 트랜지스터의 게이트가 고전위에 있을 때 턴 온되고, N형 스위치 트랜지스터의 게이트가 저전위에 있을 때 턴 오프된다.
또한, 도 3 및 도 4에 예시된 바와 같이, 제2 래치 회로(20)는: 버퍼 서브-회로(203)를 추가로 포함할 수 있다.
버퍼 서브-회로(203)의 하나의 단자는 제2 래치 서브-회로(202)에 연결될 수 있다. 예를 들어, 버퍼 서브-회로(203)의 하나의 단자는 제6 인버터(F6)의 출력 단자에 연결될 수 있다. 버퍼 서브-회로(203)의 다른 하나의 단자는 출력 노드(OUT)에 연결될 수 있다. 즉, 제2 래치 서브-회로(202)는 버퍼 서브-회로(203)를 통해 출력 노드(OUT)에 연결될 수 있다.
도 3 및 도 4를 참조하면, 버퍼 서브-회로(203)는 구체적으로: 직렬로 연결되는 제7 인버터(F7) 및 제8 인버터(F8)를 포함할 수 있다.
제7 인버터(F7)의 입력 단자가 제6 인버터(F6)의 출력 단자에 연결되고, 제7 인버터(F7)의 출력 단자가 제8 인버터(F8)의 입력 단자에 연결되고; 상기 제8 인버터(F8)의 출력 단자가 상기 출력 노드(OUT)에 연결된다.
복수의 인버터에 의해 형성된 버퍼 서브-회로(203)는 픽셀 유닛에 최종적으로 출력되는 데이터 신호의 안정성을 보장할 수 있다.
도 3으로부터 알 수 있는 바와 같이, 본 개시내용의 실시예에서 제공되는 래치에서, 각각의 송신 게이트는 병렬로 연결되는 2개의 트랜지스터에 의해 형성될 수 있고, 이들 2개의 트랜지스터는 반대 극성들을 갖는다.
요약하면, 본 개시내용의 실시예는 래치를 제공한다. 래치는 송신 노드를 통해 연결되는 2개의 캐스케이드된 래치 회로를 포함한다. 래치 회로들 중 하나는 2개의 제어 신호 단자의 제어 하에 동작하고, 래치 회로들 중 다른 하나는 2개의 스위치 신호 단자의 제어 하에 동작한다. 래치는 더 간단한 구조 및 더 높은 구동 유연성을 갖는다. 또한, 본 개시내용의 실시예에서 제공되는 래치에서, 데이터 신호가 제1 래치 회로에 의해 제2 래치 회로 내의 래치 노드로 송신되는 것에 응답하여, 제2 래치 회로 내의 루프는 스위치 신호 단자에 의해 턴 오프되도록 제어될 수 있고, 따라서 루프에서 이전에 래치된 신호와 기입될 데이터 신호 간의 경쟁 및 위험이 방지될 수 있고, 데이터 신호가 정상적으로 기입되고 래치되는 것이 보장되고, 래치의 동작의 신뢰성 및 안정성이 개선된다.
도 5는 본 개시내용의 실시예에 따른 래치를 구동하기 위한 방법의 흐름도이다. 이 방법은 도 1 내지 도 4 중 어느 하나에 예시된 바와 같은 래치를 구동하기 위해 적용될 수 있다. 도 1 내지 도 4를 참조하면, 래치는 구체적으로: 제1 래치 회로(10) 및 제2 래치 회로(20)를 포함할 수 있다. 도 5를 참조하면, 방법은 다음의 단계들을 포함할 수 있다.
단계 301에서는, 제1 래치 스테이지에서, 제1 제어 신호 단자(S1)로부터 출력되는 제1 펄스 제어 신호 및 제2 제어 신호 단자(S2)로부터 출력되는 제2 펄스 제어 신호가 순차적으로 제1 전위에 있고, 제1 래치 회로(10)는 데이터 신호 단자(DATA)로부터의 데이터 신호를 래치하고 데이터 신호를 송신 노드(P1)로 송신한다.
단계 302에서는, 제2 래치 스테이지에서, 제1 스위치 신호 단자(SW1)로부터 출력되는 제1 스위치 신호 및 제2 스위치 신호 단자(SW2)로부터 출력되는 제2 스위치 신호 신호가 순차적으로 제1 전위에 있고, 제2 래치 회로(20)는 송신 노드(P1)로부터의 데이터 신호를 래치하고 데이터 신호를 출력 노드(OUT)에 송신한다.
상기 제2 래치 스테이지에서, 상기 데이터 신호가 상기 제2 래치 회로(20)의 래치 노드에 기입되는 것에 응답하여 상기 제2 래치 회로(20) 내의 루프가 턴 오프된다. 따라서, 루프에 래치된 신호들이 데이터 신호의 기입에 영향을 야기하는 것이 방지될 수 있고, 데이터 신호의 정상 기입이 보장된다.
옵션으로, 도 2에 예시된 바와 같이, 제1 래치 회로(10)는: 제1 스위치 서브-회로(101) 및 제1 래치 서브-회로(102)를 포함할 수 있다. 제2 래치 회로(20)는: 제2 스위치 서브-회로(201) 및 제2 래치 서브-회로(202)를 포함할 수 있다.
상응적으로, 단계 301에서의 제1 래치 스테이지는 구체적으로 다음의 서브-스테이지들을 포함할 수 있다.
입력 서브-스테이지에서, 제1 펄스 제어 신호는 제1 전위에 있고 제2 펄스 제어 신호는 제2 전위에 있고, 제1 스위치 서브-회로(101)는, 제1 펄스 제어 신호의 제어 하에, 데이터 신호를 제1 래치 노드(Q1)로 송신한다.
제1 래치 서브-스테이지에서, 제1 펄스 제어 신호는 제2 전위에 있고 제2 펄스 제어 신호는 제1 전위에 있고, 제1 래치 서브-회로(102)는, 제2 펄스 제어 신호의 제어 하에, 데이터 신호를 제1 래치 노드(Q1)에 래치하고 데이터 신호를 송신 노드(P1)로 송신한다.
단계 302에서의 제2 래치 스테이지는 다음의 서브-스테이지들을 포함할 수 있다:
송신 서브-스테이지에서, 제1 스위치 신호는 제1 전위에 있고 제2 스위치 신호는 제2 전위에 있고, 제2 래치 서브-회로(202) 내의 루프는 턴 오프된다. 제2 스위치 서브-회로(201)는, 제1 스위치 신호의 제어 하에, 송신 노드(P1)로부터의 데이터 신호를 제2 래치 노드(Q2)로 송신한다.
제2 래치 서브-스테이지에서, 제1 스위치 신호는 제2 전위에 있고 제2 스위치 신호는 제1 전위에 있고, 제2 래치 서브-회로(202) 내의 루프는 턴 온된다. 제2 래치 서브-회로(202)는, 제2 스위치 신호의 제어 하에, 데이터 신호를 제2 래치 노드(Q2)에 래치하고 데이터 신호를 출력 노드(OUT)로 송신한다.
도 6은 본 개시내용의 실시예에서 제공된 래치 내의 신호 단자들의 타이밍 시퀀스 도이다. 도 3에 예시된 바와 같은 래치를 예로서 취함으로써, 본 개시내용의 실시예에서 제공된 래치의 구동 원리가 이하에서 설명된다. 제1 제어 신호 단자(S1)는 인버터를 통해 제2 제어 신호 단자(S2)에 연결된다. 즉, 제2 제어 신호 단자(S2)로부터 출력되는 제2 펄스 제어 신호는 제1 제어 신호 단자(S1)로부터 출력되는 제1 펄스 제어 신호에 대해 부정 연산을 수행함으로써 획득된다. 2개의 펄스 제어 신호는 서로 상보적이다. 도 6으로부터 알 수 있는 바와 같이, 제1 스위치 신호 단자(SW1)로부터 출력되는 제1 스위치 신호도 제2 스위치 신호 단자(SW2)로부터 출력되는 제2 스위치 신호와 상보적이다.
도 3 및 도 6을 참조하면, 입력 서브-스테이지 t1에서, 제1 제어 신호 단자(S1)에 의해 제공되는 제1 펄스 제어 신호는 제1 전위에 있다. 상응적으로, 제2 제어 신호 단자(S2)에 의해 제공되는 제2 펄스 제어 신호는 제2 전위에 있고, 제1 송신 게이트(T1)는 턴 온되고, 제2 송신 게이트(T2)는 턴 오프되고, 데이터 신호 단자(DATA)는 데이터 신호를 제1 래치 노드(Q1)에 기입한다.
제1 래치 서브-스테이지 t2에서, 제1 제어 신호 단자(S1)로부터 출력되는 제1 펄스 제어 신호는 제2 전위로 뛴다. 상응적으로, 제2 펄스 제어 신호는 제1 전위에 있고, 제1 송신 게이트(T1)는 턴 오프되고, 제2 송신 게이트(T2)는 턴 온된다. 이 경우, 제2 송신 게이트(T1), 제1 인버터(F1) 및 제3 인버터(F3)는 루프를 형성한다. 즉, 제2 송신 게이트(T1), 제1 인버터(F1) 및 제3 인버터(F3)에 의해 형성된 루프는 턴 온되고, 데이터 신호를 제1 래치 노드(Q1)에 래치한다. 또한, 데이터 신호 단자(DATA)가 제1 래치 노드(Q1)로부터 분리되므로, 데이터 신호 단자(DATA)에서의 전위 변화들이 제1 래치 노드(Q1)에 래치된 전위에 영향을 야기하는 것이 방지될 수 있다.
한편, 입력 서브-스테이지 t1 및 제1 래치 서브-스테이지 t2에서, 제1 래치 노드(Q1)에서의 데이터 신호는 제1 인버터(F1) 및 제2 인버터(F2)를 통해 송신 노드(P1)로 송신될 수 있다. 도 6을 참조하면, 입력 서브-스테이지 t1 및 제1 래치 서브-스테이지 t2에서, 제1 스위치 신호 단자(SW1) 및 제2 스위치 신호 단자(SW2)로부터 출력되는 스위치 신호들은 둘 다 제2 전위에 있으므로, 제3 송신 게이트(T3)는 턴 오프되고, 송신 노드(P1)는 제2 래치 노드(Q2)와 도통되지 않고, 따라서 데이터 신호는 제2 래치 노드(Q2)로 송신될 수 없다.
또한, 송신 서브-스테이지 t3에서, 제1 스위치 신호 단자(SW1)로부터 출력되는 제1 스위치 신호는 제1 전위에 있고, 제2 스위치 신호 단자(SW2)로부터 출력되는 제2 스위치 신호는 제2 전위에 있고, 제3 송신 게이트(T3)는 턴 온되고, 제4 송신 게이트(T4)는 턴 오프되고, 송신 노드(P1)는 데이터 신호를 제2 래치 노드(Q2)로 송신한다. 제4 송신 게이트(T4)가 여기서 턴 오프되므로 따라서 제4 인버터(F4) 및 제5 인버터(F5)와 루프를 형성하지 못한다. 즉, 제4 송신 게이트(T4), 제4 인버터(F4) 및 제5 인버터(F5)에 의해 형성된 루프는 턴 오프되고, 따라서 루프는 이전 스테이지에서 기입되는 데이터를 래치하지 못한다. 따라서, 현재 송신 노드(P1)에서의 데이터 신호가 제2 래치 노드(Q2)에 정상적으로 기입되는 것이 보장될 수 있다.
관련 기술의 래치에서는, 제2 래치 회로 내의 루프는 2개의 인버터에 의해 형성된다. 루프는 이전 스테이지에서 기입되는 신호를 래치할 수 있고, 따라서 제1 래치 회로가 데이터 신호를 제2 래치 회로 내의 제2 래치 노드(Q2)로 송신할 때, 데이터 신호와 루프에서 이전에 래치된 신호 간에 경쟁 및 위험이 야기될 수 있다. 그 결과, 데이터 신호는 정상적으로 기입될 수 없고, 래치는 비정상적으로 동작한다.
도 7은 본 개시내용의 실시예에 따른 래치 내의 제2 래치 노드와 관련 기술의 래치 내의 제2 래치 노드(Q2') 간의 전위 변화 비교를 예시하는 도이다. 도 7로부터 알 수 있는 바와 같이, 관련 기술의 래치가 채용되면, 송신 서브-스테이지 t3에서, 송신 게이트(T3)가 불충분한 송신 능력을 갖거나 데이터 신호가 불충분한 구동 능력을 가질 때, 제2 래치 노드(Q2')에서 경쟁 및 위험이 발생한다. 그 결과, 송신 노드(P1)에 의해 입력된 데이터 신호는 원래의 루프를 뚫고 나아가지 못한다. 즉, 데이터 신호는 제2 래치 노드(Q2')에 정상적으로 기입되지 못한다. 본 개시내용의 실시예에 따른 래치에서는, 송신 서브-스테이지 t3에서 제2 래치 회로 내에 루프가 형성되지 않으므로, 즉, 제2 래치 회로 내의 원래의 루프가 턴 오프되므로, 제2 래치 노드(Q2)에서 경쟁 및 위험이 발생하지 않는다. 도 7에 예시된 바와 같이, 데이터 신호는, 상이한 구동 능력들 하에, 제2 래치 노드(Q2)에 정상적으로 기입될 수 있고, 따라서 래치의 동작의 안정성이 보장된다.
또한, 제2 래치 서브-스테이지 t4에서, 제1 스위치 신호 단자(SW1)로부터 출력되는 제1 스위치 신호는 제2 전위에 있고, 제2 스위치 신호 단자(SW2)로부터 출력되는 제2 스위치 신호는 제1 전위에 있고, 제3 송신 게이트(T3)는 턴 오프되고, 제4 송신 게이트(T4)는 턴 오프된다. 이 경우, 제4 송신 게이트(T4), 제4 인버터(F4) 및 제5 인버터(F5)는 루프를 형성한다. 즉, 제4 송신 게이트(T4), 제4 인버터(F4) 및 제5 인버터(F5)에 의해 형성된 루프는 턴 온되고, 루프는 데이터 신호를 제2 래치 노드(Q2)에 래치할 수 있다. 이때 송신 노드(P1)가 제2 래치 노드(Q2)로부터 분리되므로, 제2 래치 노드(Q2)의 전위의 안정성이 보장될 수 있다.
한편, 제2 래치 서브-스테이지 t2에서, 제2 래치 노드(Q2)에서의 데이터 신호는 제6 인버터(F6) 및 제8 인버터(F8)를 통해 출력 노드(OUT)로 송신될 수 있고, 출력 노드(OUT)는 데이터 라인에 연결된다. 게이트 구동 회로에 의해 픽셀 유닛들을 한 행 한 행 스캐닝하는 과정에서, 데이터 신호는 대응하는 픽셀 유닛에 기입될 수 있다.
도 6에 예시된 바와 같은 타이밍 시퀀스 도에서, 제1 제어 신호 단자(S1)는 수평 시프트 레지스터 내의 스테이지에서의 시프트 레지스터 유닛의 출력 단자일 수 있다는 점에 유의해야 한다. 제어 신호 단자(S1-1)는 시프트 레지스터 유닛의 이전 스테이지에서의 시프트 레지스터 유닛의 출력 단자일 수 있다; 그리고 제어 신호 단자(S1+1)는 시프트 레지스터 유닛의 다음 스테이지에서의 시프트 레지스터 유닛의 출력 단자일 수 있다. 도 6으로부터 알 수 있는 바와 같이, 수평 시프트 레지스터 내의 시프트 레지스터 유닛들의 다양한 스테이지들은 순차적으로 제1 전위에서의 시퀀스 펄스 제어 신호들을 출력될 수 있다.
상기 실시예들에서는, 제1 전위가 제2 전위에 비해 고전위이고 고전위가 유효 전위인 예를 취함으로써 설명이 주어진다는 점에 추가로 유의해야 한다. 물론, 제1 전위는 제2 전위에 비해 저전위일 수도 있고, 저전위가 유효 전위일 수 있다. 이 경우, 도 3 및 도 4에 예시된 바와 같은 구조들에서, 트랜지스터들의 극성들이 교환될 수 있다. 즉, 도 3에 예시된 바와 같은 래치 내의 N형 트랜지스터는 P형 트랜지스터로 대체될 수 있고, P형 트랜지스터는 N형 트랜지스터로 대체될 수 있다. 도 4에 예시된 바와 같은 래치 내의 트랜지스터들은 P형 트랜지스터들로 대체될 수 있다.
본 개시내용의 실시예는 소스 구동 회로를 추가로 제공한다. 이 소스 구동 회로는: 적어도 2개의 캐스케이드된 시프트 레지스터 유닛을 포함할 수 있다. 각각의 시프트 레지스터 유닛의 출력 단자가 대응하는 래치의 제1 제어 신호 단자(S1)에 연결되고, 래치는 도 1 내지 도 4 중 어느 하나에 예시된 바와 같은 래치일 수 있다.
또한, 소스 구동 회로는: 복수의 인버터 회로를 추가로 포함할 수 있다. 각각의 시프트 레지스터 유닛의 출력 단자는 인버터 회로를 통해 대응하는 래치의 제2 제어 신호 단자(S2)에 추가로 연결된다. 이러한 방식으로, 각각의 래치에 연결된 2개의 제어 신호 단자로부터 출력되는 펄스 제어 신호들이 상보적 신호들인 것이 보장될 수 있다.
각각의 인버터 회로는 인버터를 포함할 수 있다. 인버터의 입력 단자가 시프트 레지스터 유닛의 출력 단자에 연결될 수 있고, 인버터의 출력 단자가 대응하는 래치의 제2 제어 신호 단자(S2)에 연결될 수 있다.
본 개시내용의 실시예는 디스플레이 장치를 추가로 제공한다. 이 디스플레이 장치는 소스 구동 회로를 포함할 수 있다. 이 소스 구동 회로는 적어도 2개의 캐스케이드된 시프트 레지스터 유닛을 포함할 수 있다. 각각의 시프트 레지스터 유닛의 출력 단자가 대응하는 래치의 제1 제어 신호 단자(S1)에 연결된다. 래치는 도 1 내지 도 4 중 임의의 것에 예시된 바와 같은 래치일 수 있다. 디스플레이 장치는 액정 패널, 전자 종이, OLED 패널, AMOLED 패널, 모바일 폰, 태블릿 컴퓨터, TV, 디스플레이, 랩톱 컴퓨터, 디지털 포토 프레임, 내비게이터 또는 디스플레이 기능을 갖는 다른 제품 또는 부품일 수 있다.
본 개시내용의 실시예에 따른 디스플레이 장치는 MIP(memory in pixel) 기술을 채용하는 디스플레이 장치일 수 있다는 점에 유의해야 한다. MIP 기술을 이용하여, 디스플레이 패널에 래치가 배치될 수 있다. 리프레시 주파수를 낮춤으로써 디스플레이 장치의 전력 소비가 크게 감소된다.
본 기술분야의 통상의 기술자는 설명의 편의성 및 간결성을 위해, 위에 설명된 래치 및 회로의 특정 동작 과정들은, 본 명세서에서 더 이상 설명되지 않는, 위에 설명된 방법 실시예들에서의 관련 부분들을 참조할 수 있다는 것을 명확하게 이해할 것이다.
본 기술분야의 통상의 기술자들은 전술한 방법들의 단계들의 전부 또는 일부가 하드웨어에 의해 또는 프로그램들의 명령어들을 따르는 하드웨어에 의해 구현될 수 있다는 것을 이해할 것이다. 프로그램들은 비일시적 컴퓨터 판독가능 저장 매체에 저장될 수 있고, 적어도 하나의 프로세서에 의해 실행될 수 있다. 저장 매체는 판독 전용 메모리, 자기 디스크 또는 판독 전용 메모리, 디스크 또는 CD 등일 수 있다.
전술한 설명들은 단지 본 개시내용의 바람직한 실시예이고, 본 개시내용을 제한하려고 의도된 것은 아니다. 본 개시내용의 정신 및 원리들 내에서, 임의의 수정들, 등가의 치환들, 개선들 등이 본 개시내용의 보호 범위 내에 있다.

Claims (20)

  1. 래치로서, 제1 래치 회로 및 제2 래치 회로를 포함하고;
    상기 제1 래치 회로는 제1 제어 신호 단자, 제2 제어 신호 단자, 데이터 신호 단자 및 송신 노드에 연결되고, 상기 제1 제어 신호 단자로부터의 제1 펄스 제어 신호 및 상기 제2 제어 신호 단자로부터의 제2 펄스 제어 신호의 제어 하에, 상기 데이터 신호 단자로부터의 데이터 신호를 래치하고 상기 데이터 신호를 상기 송신 노드로 송신하도록 구성되고;
    상기 제2 래치 회로는 상기 송신 노드, 제1 스위치 신호 단자, 제2 스위치 신호 단자 및 출력 노드에 연결되고, 상기 제1 스위치 신호 단자로부터의 제1 스위치 신호 및 상기 제2 스위치 신호 단자로부터의 제2 스위치 신호의 제어 하에, 상기 송신 노드로부터의 데이터 신호를 래치하고 상기 데이터 신호를 상기 출력 노드에 출력하도록 구성되고;
    상기 데이터 신호가 상기 제2 래치 회로의 래치 노드에 기입되는 것에 응답하여 상기 제2 래치 회로 내의 루프가 턴 오프되는, 래치.
  2. 제1항에 있어서,
    상기 제1 래치 회로는: 제1 스위치 서브-회로 및 제1 래치 서브-회로를 포함하고;
    상기 제1 스위치 서브-회로는 상기 제1 제어 신호 단자, 상기 데이터 신호 단자 및 제1 래치 노드에 연결되고, 상기 제1 펄스 제어 신호의 제어 하에, 상기 데이터 신호를 상기 제1 래치 노드로 송신하도록 구성되고;
    상기 제1 래치 서브-회로는 상기 제2 제어 신호 단자, 상기 제1 래치 노드 및 상기 송신 노드에 연결되고, 상기 제2 펄스 제어 신호의 제어 하에, 상기 데이터 신호를 상기 제1 래치 노드에 래치하고 상기 데이터 신호를 상기 송신 노드로 송신하도록 구성되는, 래치.
  3. 제1항에 있어서,
    상기 제2 래치 회로는: 제2 스위치 서브-회로 및 제2 래치 서브-회로를 포함하고;
    상기 제2 스위치 서브-회로는 상기 제1 스위치 신호 단자, 상기 송신 노드 및 제2 래치 노드에 연결되고, 상기 제1 스위치 신호의 제어 하에, 상기 송신 노드로부터의 상기 데이터 신호를 상기 제2 래치 노드로 송신하도록 구성되고;
    상기 제2 래치 서브-회로는 상기 제2 스위치 신호 단자, 상기 제2 래치 노드 및 상기 출력 노드에 연결되고, 상기 제2 스위치 신호의 제어 하에, 상기 데이터 신호를 상기 제2 래치 노드에 래치하고 상기 데이터 신호를 상기 출력 노드로 송신하도록 구성되는, 래치.
  4. 제2항에 있어서,
    상기 제1 스위치 서브-회로는: 제1 송신 게이트를 포함하고;
    상기 제1 송신 게이트의 제1 제어 단자가 상기 제1 제어 신호 단자에 연결되고, 상기 제1 송신 게이트의 제2 제어 단자가 상기 제2 제어 신호 단자에 연결되고, 상기 제1 송신 게이트의 입력 단자가 상기 데이터 신호 단자에 연결되고, 상기 제1 송신 게이트의 출력 단자가 상기 제1 래치 노드에 연결되는, 래치.
  5. 제2항에 있어서,
    상기 제1 래치 서브-회로는: 제2 송신 게이트, 제1 인버터, 제2 인버터 및 제3 인버터를 포함하고;
    상기 제2 송신 게이트의 제1 제어 단자가 상기 제2 제어 신호 단자에 연결되고, 상기 제2 송신 게이트의 제2 제어 단자가 상기 제1 제어 신호 단자에 연결되고, 상기 제2 송신 게이트의 입력 단자가 상기 제3 인버터의 출력 단자에 연결되고, 상기 제2 송신 게이트의 출력 단자가 상기 제1 래치 노드에 연결되고;
    상기 제1 인버터의 입력 단자가 상기 제1 래치 노드에 연결되고, 상기 제1 인버터의 출력 단자가 상기 제2 인버터의 입력 단자 및 상기 제3 인버터의 입력 단자에 연결되고, 상기 제2 인버터의 출력 단자가 상기 송신 노드에 연결되는, 래치.
  6. 제2항에 있어서,
    상기 제1 스위치 서브-회로는: 제1 트랜지스터를 포함하고;
    상기 제1 트랜지스터의 게이트가 상기 제1 제어 신호 단자에 연결되고, 상기 제1 트랜지스터의 제1 전극이 상기 데이터 신호 단자에 연결되고, 상기 제1 트랜지스터의 제2 전극이 상기 제1 래치 노드에 연결되는, 래치.
  7. 제2항에 있어서,
    상기 제1 래치 서브-회로는: 제2 트랜지스터, 제1 인버터, 제2 인버터 및 제3 인버터를 포함하고;
    상기 제2 트랜지스터의 게이트가 상기 제2 제어 신호 단자에 연결되고, 상기 제2 트랜지스터의 제1 전극이 상기 제3 인버터의 출력 단자에 연결되고, 상기 제2 트랜지스터의 제2 전극이 상기 제1 래치 노드에 연결되고;
    상기 제1 인버터의 입력 단자가 상기 제1 래치 노드에 연결되고, 상기 제1 인버터의 출력 단자가 상기 제2 인버터의 입력 단자 및 상기 제3 인버터의 입력 단자에 연결되고, 상기 제2 인버터의 출력 단자가 상기 송신 노드에 연결되는, 래치.
  8. 제3항에 있어서,
    상기 제2 스위치 서브-회로는: 제3 송신 게이트를 포함하고;
    상기 제3 송신 게이트의 제1 제어 단자가 상기 제1 스위치 신호 단자에 연결되고, 상기 제3 송신 게이트의 제2 제어 단자가 상기 제2 스위치 신호 단자에 연결되고, 상기 제3 송신 게이트의 입력 단자가 상기 송신 노드에 연결되고, 상기 제3 송신 게이트의 출력 단자가 상기 제2 래치 노드에 연결되는, 래치.
  9. 제3항에 있어서,
    상기 제2 래치 서브-회로는: 제4 송신 게이트, 제4 인버터, 제5 인버터 및 제6 인버터를 포함하고;
    상기 제4 송신 게이트의 제1 제어 단자가 상기 제2 스위치 신호 단자에 연결되고, 상기 제4 송신 게이트의 제2 제어 단자가 상기 제1 스위치 신호 단자에 연결되고, 상기 제4 송신 게이트의 입력 단자가 상기 제5 인버터의 출력 단자에 연결되고, 상기 제4 송신 게이트의 출력 단자가 상기 제2 래치 노드에 연결되고;
    상기 제4 인버터의 입력 단자가 상기 제2 래치 노드에 연결되고, 상기 제4 인버터의 출력 단자가 상기 제5 인버터의 입력 단자 및 상기 제6 인버터의 입력 단자에 연결되고, 상기 제6 인버터의 출력 단자가 상기 출력 노드에 연결되고;
    상기 제4 송신 게이트의 턴 온에 응답하여 상기 제4 송신 게이트, 상기 제4 인버터 및 상기 제5 인버터에 의해 형성된 루프가 턴 온되는, 래치.
  10. 제3항에 있어서,
    상기 제2 스위치 서브-회로는: 제3 트랜지스터를 포함하고;
    상기 제3 트랜지스터의 게이트가 상기 제1 스위치 신호 단자에 연결되고, 상기 제3 트랜지스터의 제1 전극이 상기 송신 노드에 연결되고, 상기 제3 트랜지스터의 제2 전극이 상기 제2 래치 노드에 연결되는, 래치.
  11. 제3항에 있어서,
    상기 제2 래치 서브-회로는: 제4 트랜지스터, 제4 인버터, 제5 인버터 및 제6 인버터를 포함하고;
    상기 제4 트랜지스터의 게이트가 상기 제2 스위치 신호 단자에 연결되고, 상기 제4 트랜지스터의 제1 전극이 상기 제5 인버터의 출력 단자에 연결되고, 상기 제4 트랜지스터의 제2 전극이 상기 제2 래치 노드에 연결되고;
    상기 제4 인버터의 입력 단자가 상기 제2 래치 노드에 연결되고, 상기 제4 인버터의 출력 단자가 상기 제5 인버터의 입력 단자 및 상기 제6 인버터의 입력 단자에 연결되고, 상기 제6 인버터의 출력 단자가 상기 출력 노드에 연결되고;
    상기 제4 트랜지스터의 턴 온에 응답하여 상기 제4 트랜지스터, 상기 제4 인버터 및 상기 제5 인버터에 의해 형성된 루프가 턴 온되는, 래치.
  12. 제3항, 및 제8항 내지 제11항 중 어느 한 항에 있어서,
    상기 제2 래치 회로는 버퍼 서브-회로를 추가로 포함하고,
    상기 버퍼 서브-회로의 하나의 단자가 상기 제2 래치 서브-회로에 연결되고, 상기 버퍼 서브-회로의 다른 하나의 단자가 상기 출력 노드에 연결되는, 래치.
  13. 제12항에 있어서,
    상기 버퍼 서브-회로는: 직렬로 연결된 제7 인버터 및 제8 인버터를 포함하고;
    상기 제7 인버터의 입력 단자가 상기 제2 래치 서브-회로에 연결되고, 상기 제7 인버터의 출력 단자가 상기 제8 인버터의 입력 단자에 연결되고;
    상기 제8 인버터의 출력 단자가 상기 출력 노드에 연결되는, 래치.
  14. 래치를 구동하기 위한 방법으로서,
    상기 래치는: 제1 래치 회로 및 제2 래치 회로를 포함하고; 상기 방법은:
    제1 래치 스테이지에서, 제1 데이터 신호 단자로부터 데이터 신호를 래치하고 상기 제1 래치 회로에 의해 상기 데이터 신호를 송신 노드로 송신하는 단계 - 제1 제어 신호 단자로부터 출력되는 제1 펄스 제어 신호 및 제2 제어 신호 단자로부터 출력되는 제2 펄스 제어 신호가 순차적으로 제1 전위에 있음 -; 및
    제2 래치 스테이지에서, 송신 노드로부터의 데이터 신호를 래치하고 상기 제2 래치 회로에 의해 상기 데이터 신호를 출력 노드로 송신하는 단계를 포함하고, 제1 스위치 신호 단자로부터 출력되는 제1 스위치 신호 및 제2 스위치 신호 단자로부터 출력되는 제2 스위치 신호가 순차적으로 제1 전위에 있고;
    상기 제2 래치 스테이지에서, 상기 데이터 신호가 상기 제2 래치 회로의 래치 노드에 기입되는 것에 응답하여 상기 제2 래치 회로 내의 루프가 턴 오프되는, 방법.
  15. 제14항에 있어서,
    상기 제1 래치 회로는: 제1 스위치 서브-회로 및 제1 래치 서브-회로를 포함하고; 상기 제1 래치 스테이지는:
    입력 서브-스테이지에서, 상기 제1 펄스 제어 신호의 제어 하에 상기 제1 스위치 서브-회로에 의해 상기 데이터 신호를 제1 래치 노드로 송신하는 단계 - 상기 제1 펄스 제어 신호는 상기 제1 전위에 있고 상기 제2 펄스 제어 신호는 제2 전위에 있음 -; 및
    제1 래치 서브-스테이지에서, 상기 제2 펄스 제어 신호의 제어 하에 상기 제1 래치 서브-회로에 의해 상기 데이터 신호를 상기 제1 래치 노드에 래치하고 상기 데이터 신호를 상기 송신 노드로 송신하는 단계를 포함하고, 상기 제1 펄스 제어 신호는 상기 제2 전위에 있고 상기 제2 펄스 제어 신호는 상기 제1 전위에 있고;
    상기 제1 제어 신호 단자로부터 출력되는 상기 제1 펄스 제어 신호 및 상기 제2 제어 신호 단자로부터 출력되는 상기 제2 펄스 제어 신호는 상보적 신호들인, 방법.
  16. 제14항에 있어서,
    상기 제2 래치 회로는: 제2 스위치 서브-회로 및 제2 래치 서브-회로를 포함하고; 상기 제2 래치 스테이지는:
    송신 서브-스테이지에서, 상기 제1 스위치 신호의 제어 하에 상기 제2 스위치 서브-회로에 의해 상기 송신 노드로부터의 상기 데이터 신호를 제2 래치 노드로 송신하는 단계 - 상기 제1 스위치 신호는 상기 제1 전위에 있고 상기 제2 스위치 신호는 제2 전위에 있고, 상기 제2 래치 서브-회로 내의 루프가 턴 오프됨 -; 및
    제2 래치 서브-스테이지에서, 상기 제2 스위치 신호의 제어 하에 상기 제2 래치 서브-회로에 의해 상기 데이터 신호를 상기 제2 래치 노드에 래치하고 상기 데이터 신호를 상기 출력 노드로 송신하는 단계를 포함하고, 제1 스위치 신호는 제2 전위에 있고 상기 제2 스위치 신호는 상기 제1 전위에 있고, 제2 래치 서브-회로 내의 루프는 턴 온되고;
    상기 제1 스위치 신호 단자로부터 출력되는 상기 제1 스위치 신호 및 상기 제2 스위치 신호 단자로부터 출력되는 상기 제2 스위치 신호는 상보적 신호들인, 방법.
  17. 소스 구동 회로로서,
    적어도 2개의 캐스케이드된 시프트 레지스터 유닛을 포함하고, 상기 시프트 레지스터 유닛들 각각의 출력 단자가 대응하는 래치의 제1 제어 신호 단자에 연결되고;
    상기 래치는: 제1 래치 회로 및 제2 래치 회로를 포함하고;
    상기 제1 래치 회로는 제1 제어 신호 단자, 제2 제어 신호 단자, 데이터 신호 단자 및 송신 노드에 연결되고, 상기 제1 제어 신호 단자로부터의 제1 펄스 제어 신호 및 상기 제2 제어 신호 단자로부터의 제2 펄스 제어 신호의 제어 하에, 상기 데이터 신호 단자로부터의 데이터 신호를 제1 래치 노드에 래치하고 상기 데이터 신호를 상기 송신 노드로 송신하도록 구성되고;
    상기 제2 래치 회로는 상기 송신 노드, 제1 스위치 신호 단자, 제2 스위치 신호 단자 및 출력 노드에 연결되고, 상기 제1 스위치 신호 단자로부터의 제1 스위치 신호 및 상기 제2 스위치 신호 단자로부터의 제2 스위치 신호의 제어 하에, 상기 송신 노드로부터의 데이터 신호를 제2 래치 노드에 래치하고 상기 데이터 신호를 상기 출력 노드에 출력하도록 구성되고;
    상기 데이터 신호가 상기 제2 래치 회로의 상기 제2 래치 노드에 기입되는 것에 응답하여 상기 제2 래치 회로 내의 루프가 턴 오프되는, 소스 구동 회로.
  18. 제17항에 있어서,
    복수의 인버터 회로를 추가로 포함하고;
    상기 시프트 레지스터 유닛들 각각의 상기 출력 단자는 인버터 회로를 통해 대응하는 래치의 제2 제어 신호 단자에 추가로 연결되는, 소스 구동 회로.
  19. 제18항에 있어서,
    상기 인버터 회로들 각각은: 인버터를 포함하고;
    상기 인버터의 입력 단자가 하나의 시프트 레지스터 유닛의 입력 단자에 연결되고, 상기 인버터의 출력 단자가 대응하는 래치의 제2 제어 신호 단자에 연결되는, 소스 구동 회로.
  20. 제17항 내지 제19항 중 어느 한 항에 따른 소스 구동 회로를 포함하는, 디스플레이 장치.
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