JP2007072162A - 表示装置 - Google Patents

Abstract

【課題】簡単な回路構成で、画素ＴＦＴの特性に温度変化、経年変化及び個体ばらつき等が生じた場合であっても、最も適した駆動電圧で画素ＴＦＴを駆動できる表示装置を提供する。
【解決手段】画素に設けられた画素ＴＦＴ１１と同一の特性を有する特性検出用ＴＦＴ１７を設ける。特性検出用ＴＦＴ１７は、画素ＴＦＴ１１を駆動するためのゲートオン電圧Ｖｇｈを検出する。そして特性検出用ＴＦＴ１７は、画素ＴＦＴ１１とオン状態にある期間が一致するように駆動される。
【選択図】図１

Description

本発明は、薄膜トランジスタを用いた表示装置に関する。

薄膜トランジスタ（ＴＦＴ）をスイッチング素子に使用したアクティブマトリクスディスプレイは、液晶を光制御に用いるものや、有機ＥＬを発光源に用いるもの等、薄型表示装置として様々な用途に使用されるようになってきた。

代表的な用途として、ＰＣの表示装置や、カーナビゲーション装置、ＡＴＭ、ＰＯＳなどがある。それらの中で、カーナビゲーション装置や、野外に設置されたＡＴＭなどでは非常に広い範囲での温度環境下で使用されることとなり、表示装置においても広い温度範囲での動作が要求される。

ところが、使用温度範囲が広くなると、表示装置各部の温度による特性変化で、画質劣化の問題が起きてしまう。特に低温領域では画素に設けられたＴＦＴの移動度が不足し所望の表示特性を得られない場合がある。

ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：液晶ディスプレイ）を例に挙げると、既存のＬＣＤの機能ブロックを用いた場合では、ＴＦＴの駆動電圧は使用条件（温度）に関わらず一定である。そのため、低温になるとＴＦＴの移動度が不足し、画素への充電不足による顕著なコントラスト低下が起きる。

このような問題を解決するために、特許文献１では、サーミスタなどの温度センサーを使用して温度を検出し、その温度にふさわしい画素ＴＦＴの駆動電圧を生成する発明が開示されている。

また、特許文献２に記載の発明では、表示領域外に、特性検出用画素を設け、そこの輝度を測定して信号線及びコモン電圧を変化させて最適駆動条件を設定する方式が提唱されている。

特開２００３−２５５３０４号公報 特開平０２−１２４５３０号公報

しかしながら、前述のようにサーミスタ等の温度センサーを使用して温度を検出し、その温度にふさわしい駆動電圧を生成する手段では、ＬＣＤ間のＴＦＴの特性ばらつき（個体ばらつき）を吸収することは非常に困難である。また、長時間使用した後のＴＦＴの経年変化を検出することは不可能である。

そのため、特許文献１には、温度検出手段として、表示装置の画素に設けられたＴＦＴ（画素ＴＦＴ）と同時に作りこまれた特性検出用ＴＦＴを用い、その特性をモニターしてフィードバックすることで最適な駆動条件を決定する方式がさらに開示されている。

この方式であれば、ＴＦＴ特性の個体ばらつきを吸収することができるが、特性検出用ＴＦＴが常にオン状態となり、特性検出用ＴＦＴの閾値シフトを引き起こしてしまう。そうすると、特性検出用ＴＦＴと画素ＴＦＴは、全く別の特性となってしまい、特性検出用ＴＦＴを用いる意味がなくなってしまう。

特許文献２に記載の発明では、特性検出用ＴＦＴが画素ＴＦＴと同じ条件で駆動されるように構成されているために、前述の特性検査用ＴＦＴのみの特性がずれる問題は解決される。

しかしながら、輝度センサーを設置する必要があるため、表示装置の外形が大きくなる他、回路構成も複雑なものとなってしまう。

そこで、本発明の目的は、簡単な回路構成で、画素ＴＦＴの特性に温度変化、経年変化及び個体ばらつき等が生じた場合であっても、最も適した駆動電圧で画素ＴＦＴを駆動できる表示装置を提供することである。

請求項１に記載の表示装置は、基板上にマトリクス状に配置され、各々に画素ＴＦＴが設けられた複数の画素と、前記基板上に前記画素ＴＦＴと同一特性を有して形成され、前記画素ＴＦＴを駆動するためのオン電圧又はオフ電圧を検出する特性検出用ＴＦＴと、を備え、前記特性検出用ＴＦＴは、前記画素ＴＦＴとオン状態にある期間が一致するように駆動されることを特徴とする。

請求項１に記載の表示装置によれば、画素ＴＦＴとオン状態にある期間が一致するように駆動されるので、画素ＴＦＴと同じように経年変化する。そのため、輝度センサーを設ける必要なく、簡単回路構成で画素ＴＦＴの経年変化にも対応して、画素ＴＦＴを制御できる。

＜実施の形態１＞
＜Ａ．構成＞
＜Ａ−１．全体構成＞
図１は、本実施の形態１に係る表示装置のブロック図である。基板上の表示エリア（表示領域）１２にマトリクス状に配置され、各々にｎチャネルＭＯＳＦＥＴである画素ＴＦＴ１１が設けられた画素が形成されている。

そして、画素ＴＦＴ１１のドレインには、画素容量１０が接続されている。画素ＴＦＴ１１のゲートには、画素ＴＦＴ１１を走査線（ゲート配線）１８ごとに駆動するゲートドライバ回路１６（ゲート駆動回路）が接続されている。そして画素ＴＦＴ１１のソースには、画素容量１０への印加電圧を決定するソースドライバ回路１３がデータ線１９を介して接続されている。

画素ＴＦＴ１１のドレインには、画素容量１０の一端が接続され、画素容量１０の他端は端子７２に接続されている。そして、端子７２には後述するコモン電圧が与えられている。

ゲートドライバ回路１６及びソースドライバ回路１３は、制御信号回路１４に接続され、制御信号回路１４により供給される信号で制御される。そして、ソースドライバ回路１３は、電源回路１５に接続され、電源回路１５により供給される駆動電源により駆動される。

ゲートドライバ回路１６には、ラインＬ２を介して電源回路１５からゲートオン電圧Ｖｇｈ、ゲートオフ電圧Ｖｇｌが供給される。ゲートオン電圧Ｖｇｈは、画素ＴＦＴ１１をオンする時に、そのゲートに与えられる電圧であり、ゲートオフ電圧Ｖｇｌは、画素ＴＦＴ１１をオフする時に、そのゲートに与えられる電圧である。

電源回路１５には、画素ＴＦＴ１１とは別の特性検出用ＴＦＴ１７（以下、単にＴＦＴ１７と称する場合がある。）がラインＬ１を介して接続されている。特性検出用ＴＦＴ１７は、前記基板上に画素ＴＦＴ１１と同じプロセスで同一特性を有して形成されている。

特性検出用ＴＦＴ１７は、表示エリア１２又は表示エリア１２外に設けられている。特性検出用ＴＦＴ１７は、ラインＬ１を介して検出電圧を電源回路１５に出力する。特性検出用ＴＦＴ１７は、制御信号回路１４へも接続されている。そして、制御信号回路１４は、信号ＳＴＶを特性検出用ＴＦＴ１７に出力している。

なお、ソースドライバ回路１３、ゲートドライバ回路１６、制御信号回路１４、及び電源回路１５は、画素ＴＦＴ１１及び特性検出用ＴＦＴ１７が形成された基板上に同時に形成されたものでもよいし、別の基板上に形成されたものでもよい。

図２は、特性検出用ＴＦＴ１７が電源回路１５に出力する検出電圧を説明するための概略図である。

特性検出用ＴＦＴ１７のゲート（制御端子）がドレイン（電流入力端子）に接続部２３において接続されている。そして特性検出用ＴＦＴ１７のソースは接地されている。接続部２３に定電流源２２の一端が接続されている。定電流源２２の他端は電源２１に接続されている。電源２１の他端は接地されている。

ここで、定電流源２２及び電源２１は、電源回路１５（図１）内に含まれている。図１において、定電流源２２及び電源２１と特性検出用ＴＦＴ１７のドレインを接続するラインは省略されている。また、図２では、特性検出用ＴＦＴ１７に信号ＳＴＶを入力するラインも省略されている。

そして、接続部２３において、特性検出用ＴＦＴ１７は、ラインＬ１を介して電源回路１５に接続されている。特性検出用ＴＦＴ１７には、接続部２３において、定電流源２２により一定のバイアス電流が印加されている。

この時、特性検出用ＴＦＴ１７のドレイン・ソース間電圧Ｖｄｓを検出電圧とすると、特性検出用ＴＦＴ１７のドレイン電流Ｉｄ特性が∂Ｉｄ／∂Ｖｄｓよりも∂Ｉｄ／∂Ｖｇｓの方が十分大きいため、検出電圧には概ねバイアス電流を流すのに必要なゲートオン電圧Ｖｇｈが現れる。

そこで、画素容量１０の充電（画素充電）に必要な電流値をバイアス電流として定電流源２２に設定しておくと、検出電圧として、画素ＴＦＴ１１のオン時に画素充電に必要なゲートオン電圧Ｖｇｈが特性検出用ＴＦＴ１７から自動的に生成される。そして、検出電圧は、ライン２１を介して電源回路１５に出力される。

様々な誤差要因を考慮して、バイアス電流の値は、画素充電に必要な電流値ちょうどではなく、マージンを考慮して少しだけ大きな電流値に設定するか、少なめに設定して後段の回路で少し電流値を上乗せするとよい。

但し、特性検出用ＴＦＴ１７をアモルファスシリコンで形成する場合、特性検出用ＴＦＴ１７が常にオン状態となり、キャリアが特性検出用ＴＦＴ１７のチャネルにトラップされる。そして、エンハンスド型ＭＯＳＦＥＴである特性検出用ＴＦＴ１７がディプレッション型ＭＯＳＦＥＴに閾値がシフトする現象が生じる。

特性検出用ＴＦＴ１７の閾値のみがシフトすると、特性検出用ＴＦＴ１７と画素ＴＦＴ１１の特性が異なってしまい、特性検出用ＴＦＴ１７から出力される検出電圧では画素ＴＦＴ１１が十分に駆動されない恐れがあり都合が悪い。

そこで、特性検出用ＴＦＴ１７も画素ＴＦＴ１１と同じ条件で駆動するように構成する。以下、特性検出用ＴＦＴ１７を画素ＴＦＴ１１と同じ条件で駆動する構成について説明する。

図３は、画素ＴＦＴ１１を駆動するタイミングを示すタイミングチャートである。画素ＴＦＴ１１は、典型的には、図３に示すタイミングチャートにより駆動される。クロックＣＬＫＶは、１水平周期を周期とするクロックである。そして、信号ＳＴＶは、走査の開始時間を示すスタートパルスである。

信号ＳＴＶがオンになると、表示エリア１２の１行目に配置された画素ＴＦＴ１１のゲートから順次オンし、２行目がオンする時には１行目はオフとなる。また次のフレーム（１垂直周期後）には、同じ動作を繰り返す。

すなわち、表示エリア１２のある画素ＴＦＴ１１に着目すると、その画素ＴＦＴ１１は、１垂直周期内に１度、１水平周期のオン信号が入力されている期間オンすることになる。

特性検出用ＴＦＴ１７もこのように駆動すればよいため、例えば信号ＳＴＶを用いて、信号ＳＴＶがオフの時は、特性検出用ＴＦＴ１７のゲート電圧をゲートオフ電圧Ｖｇｌにシンクさせてやればよい。

＜Ａ−２．電源回路１５の構成＞
次に、以上説明した動作を実現する電源回路１５及び特性検出用ＴＦＴ１７の具体的な構成について説明する。図４は、電源回路１５及び特性検出用ＴＦＴ１７の構成を示す簡易的な回路図である。ここで、図２に対応する構成には同一の符号を付している。

図４に示す電源回路１５は、入力電源電圧ＶＣＣからソースドライバ回路１４及び階調基準電圧に使用するアナログ電圧ＶＤＤＡ、ゲートオフ電圧Ｖｇｌ（以下、電圧Ｖｇｌ、又はオフ電圧Ｖｇｌと称する場合がある。）及びゲートオン電圧Ｖｇｈ（以下、電圧Ｖｇｈ、又はオン電圧Ｖｇｈと称する場合がある。）を生成する回路である。

ゲートオン電圧Ｖｇｈ及びゲートオフ電圧Ｖｇｌは、ゲートドライバ回路１６に入力され、それぞれ画素ＴＦＴ１１のゲートオン／オフ時の電圧になる。また、図４のうち、特性検出用ＴＦＴ１７以外の部分は電源回路１５（図１参照）に含まれている。

ここで、図１では、簡略化のために、信号ＳＴＶが制御信号回路１４から直接特性検出用ＴＦＴ１７に入力するように描かれているが、実際は電源回路１５内に含まれる回路３５を介して特性検出用ＴＦＴ１７に入力されている。

＜Ａ−２−１．ブーストコンバータ回路３２の構成＞
まず、ブーストコンバータ回路３２の構成について説明する。ブーストコンバータ回路３２は、従来からよく知られた回路であり、入力電源電圧ＶＣＣからアナログ電圧ＶＤＤＡを生成する回路である。

電源３８がインダクタンスＬ１の一端に接続されている。電源３８は、入力電源電圧ＶＣＣをインダクタンスＬ１の一端に与えている。インダクタンスＬ１の他端はトランジスタＱ１のドレインに接続されている。トランジスタＱ１のソースは接地されている。

トランジスタＱ１のゲートにはＤＣＤＣコントローラ３１の出力が接続されている。ＤＣＤＣコントローラ３１の他端は、ダイオードＤ１のカソードに接続されている。ダイオードＤ１のアノードは、インダクタンスＬ１の他端に接続されている。

容量Ｃ１の一端がダイオードＤ１のカソードに接続され、他端は接地されている。容量Ｃ１の一端は端子Ｔ３２に接続され、端子Ｔ３２はアナログ電圧ＶＤＤＡを出力する。

＜Ａ−２−２．チャージポンプ回路３３の構成＞
次に、チャージポンプ回路３３の構成について説明する。容量Ｃ７の一端にダイオードＤ２のカソードが接続され、他端は接地されている。ダイオードＤ２のアノードには、ダイオードＤ３のカソードが接続されている。ダイオードＤ３のアノードには、ダイオードＤ４のカソードが接続されている。

ダイオードＤ４のアノードには、ダイオードＤ５のカソードが接続されている。ダイオードＤ５のアノードには、ダイオードＤ６のカソードが接続されている。ダイオードＤ６のアノードには、ダイオードＤ７のカソードが接続されている。そして、ダイオードＤ７のアノードは、容量Ｃ１の一端に接続されている。

容量Ｃ２の一端がダイオードＤ２のアノードに接続されている。容量Ｃ３の一端がダイオードＤ４のアノードに接続されている。容量Ｃ４の一端がダイオードＤ６のアノードに接続されている。そして、容量Ｃ２〜Ｃ４の他端は、ダイオードＤ１のアノードに接続されている。容量Ｃ５の一端がダイオードＤ３のアノードに接続され、他端は容量Ｃ７の他端に接続されている。容量Ｃ６の一端がダイオードＤ５のアノードに接続され、他端は容量Ｃ７の他端に接続されている。

＜Ａ−２−３．シリーズレギュレータ回路３４の構成＞
次に、シリーズレギュレータ回路３４の構成について説明する。容量Ｃ１０の一端がインダクタンスＬ１の他端に接続されている。容量Ｃ１０の他端にダイオードＤ９のアノードが接続されている。ダイオードＤ１０のカソードがダイオードＤ９のアノードに接続され、アノードは接地されている。

ダイオードＤ９のカソードが容量Ｃ１１の一端に接続されている。容量Ｃ１１の他端は、ダイオードＤ１０のアノードに接続されている。容量Ｃ１１の一端に抵抗Ｒ１０の一端が接続されている。そして抵抗Ｒ１０の他端はツェナーダイオードＺＤ１のアノードに接続されている。ツェナーダイオードＺＤ１のカソードはダイオードＤ１０のアノードに接続されている。

抵抗Ｒ１０の一端は、トランジスタＱ７のコレクタに接続されている。トランジスタＱ７のエミッタは容量Ｃ１２の一端、及び端子Ｔ３５に接続されている。そして、端子Ｔ３５からは、ゲートオフ電圧Ｖｇｌが出力される。容量Ｃ１２の他端は、ツェナーダイオードＺＤ１のカソードに接続されている。

＜Ａ−２−４．定電流源２２の構成＞
次に、定電流源２２の構成について説明する。抵抗Ｒ１の一端が容量Ｃ７の一端に接続され、他端がトランジスタＱ２のエミッタに接続されている。トランジスタＱ２のベースが抵抗Ｒ２の一端に接続され、抵抗Ｒ２の他端は接地されている。トランジスタＱ３のベースが抵抗Ｒ２の一端に接続され、エミッタが抵抗Ｒ３の一端に接続されている。抵抗Ｒ３の他端は抵抗Ｒ１の一端及びトランジスタＱ４のコレクタに接続されている。トランジスタＱ３のコレクタは、特性検出用ＴＦＴ１７のドレインに接続されている。

＜Ａ−２−５．回路３５の構成＞
次に、回路３５の構成について説明する。トランジスタＱ６のコレクタがオペアンプＯＰ１の＋入力端子、及び特性検出用ＴＦＴ１７のドレインに接続されている。トランジスタＱ６のエミッタは端子Ｔ３５に接続されている。

トランジスタＱ６のベースは抵抗Ｒ８の一端に接続されている。抵抗Ｒ８の他端は抵抗Ｒ９の一端及びトランジスタＱ５のコレクタに接続されている。抵抗Ｒ９の他端は、トランジスタＱ６のエミッタに接続されている。

トランジスタＱ５のベースが抵抗Ｒ７の一端に接続されている。抵抗Ｒ７の他端は、抵抗Ｒ６の一端及び端子Ｔ３６に接続され、端子Ｔ３６には信号ＳＴＶが入力されている。抵抗Ｒ６の他端はトランジスタＱ５のエミッタに接続されている。トランジスタＱ５のエミッタは電源Ｖ１に接続されている。

＜Ａ−２−６．ピークホールド回路３６の構成＞
次に、ピークホールド回路３６の構成について説明する。オペアンプＯＰ１の−入力端子が抵抗Ｒ５の一端に接続されている。オペアンプＯＰ１の出力がダイオードＤ８のアノード及び抵抗Ｒ５の一端に接続されている。ダイオードＤ８のカソードは容量Ｃ９の一端及び抵抗Ｒ５の他端に接続されている。容量Ｃ９の他端は接地されている。

＜Ａ−２−７．回路３７の構成＞
次に回路３７の構成について説明する。抵抗Ｒ５の他端が抵抗Ｒ４の一端に接続されている。抵抗Ｒ４の他端がトランジスタＱ４のベースに接続されている。トランジスタＱ４のエミッタは容量Ｃ８の一端及び端子Ｔ３４に接続されている。容量Ｃ８の他端は接地されている。端子Ｔ３４からゲートオン電圧Ｖｇｈが出力される。

＜Ａ−２−８．特性検出用ＴＦＴ１７の構成＞
続いて、特性検出用ＴＦＴ１７の構成について説明する。特性検出用ＴＦＴ１７は、ドレインとゲートが接続されている。特性検出用ＴＦＴ１７のドレインは、接続部２３において、定電流源２２を構成するトランジスタＱ３のコレクタに接続されている。特性検出用ＴＦＴ１７のソースは、端子Ｔ３２に接続されている。

＜Ｂ．動作＞
次に、図４に示す電源回路１５及び特性検出用ＴＦＴ１７の動作について説明する。ブーストコンバータ回路３２は、入力電源電圧ＶＣＣからアナログ電圧ＶＤＤＡを生成する。ここで、入力電源電圧ＶＣＣを３．３Ｖとし、生成されるアナログ電圧ＶＤＤＡを１０Ｖに設定するものとする。

そうすると、トランジスタＱ１のドレインの電圧は、およそ１０Ｖの矩形波となるので、シリーズレギュレータ回路３４は、負電圧のゲートオフ電圧Ｖｇｌを生成し、端子Ｔ３５から出力する。今、ツェナーダイオードＺＤ１の値により、ゲートオフ電圧Ｖｇｌを−６Ｖとする。

チャージポンプ回路３３は、インダクタンスＬ１の他端に発生した電圧を昇圧して、容量Ｃ７の一端に３５Ｖの電圧を発生する。そして定電流源２２は、容量Ｃ７の一端から３５Ｖの電圧が印加されると、設定したバイアス電流をダイオード接続された特性検出用ＴＦＴ１７のアノード（接続部２３）に出力する。

ここで、定電流源２２は、トランジスタを用いて構成されているが、精度を要さない場合には、抵抗だけでも代用できる。

バイアス電流が、ダイオード接続された特性検出用ＴＦＴ１７のアノードに入力されると、特性検出用ＴＦＴ１７は、図２おいて説明した動作により、接続部２３からラインＬ１を介して検出電圧を出力する。検出電圧は、電源回路１５を構成するオペアンプＯＰ１の＋入力端子に出力される。

ここで、ダイオード接続された特性検出用ＴＦＴ１７のアノードにはゲートオフ電圧ＶｇｌがトランジスタＱ６を介して入力される。トランジスタＱ６は、信号ＳＴＶがオフの時に導通し、ゲートオフ電圧Ｖｇｌが特性検出用ＴＦＴ１７のアノードに入力され、信号ＳＴＶがオンの時に非導通となる動作をする。

より詳細に説明すると、信号ＳＴＶがオフになると電源Ｖ１から抵抗Ｒ６及び抵抗Ｒ７を介してトランジスタＱ５にベース電流が流れ、トランジスタＱ５が導通する。トランジスタＱ５が導通すると電源Ｖ１から抵抗Ｒ８を介してベース電流がトランジスタＱ６に流れ込みトランジスタＱ６が導通する。

信号ＳＴＶがオンになると、抵抗Ｒ６、Ｒ７を介してベース電流がトランジスタＱ５に流れずトランジスタＱ５はオフとなる。その結果、トランジスタＱ６にもベース電流が流れないので、トランジスタＱ６は非導通となる。

以上から、特性検出用ＴＦＴ１７は、信号ＳＴＶがオンの時のみ、すなわち１垂直周期に１回１水平周期のオン期間（但し、信号ＳＴＶのオンの期間を１水平周期のオンの期間に等しくした場合）だけオン状態になる。

以上の動作により、特性検出用ＴＦＴ１７から出力される検出電圧は、設定したバイアス電流を流すようなゲートオン電圧Ｖｇｈと、ゲートオフ電圧Ｖｇｌの間を変化する。そこで、ゲートオフ電圧Ｖｇｌをキャンセルするためのピークホールド回路３６を特性検出用ＴＦＴ１７のアノードに接続している。

ピークホールド回路３６は、オペアンプＯＰ１の＋入力端子にゲートオン電圧Ｖｇｈが入力されると容量Ｃ９をゲートオン電圧Ｖｇｈまで充電する。

一方、ゲートオフ電圧Ｖｇｌがオペアンプの＋入力端子に入力された場合、オペアンプの出力は下がるが、ダイオードＤ８があるため、容量Ｃ９の電圧は保持される。

容量Ｃ９の電圧を電流バッファのトランジスタＱ４のベースに入力すると、ゲートオン電圧Ｖｇｈが容量Ｃ８に充電され、端子Ｔ３４から出力される（厳密には検出電圧からＶＢＥなどの成分だけ下がる。）。

ここで、特性検出用ＴＦＴ１７のカソード側をアナログ電圧ＶＤＤＡに接続している理由について説明する。図５は、一般的なソースドライバ回路１３の出力電圧（ソースドライバ出力電圧）の時間変化を示す図である。

ソースドライバ回路１３からは、表示に必要な所望の電圧が走査時間ごとに出力されている。その最大電圧は、通常、アナログ電圧ＶＤＤＡより若干（数百ｍＶ）低い電圧であり、最小電圧は、通常接地電圧（ＧＮＤ）より若干（数百ｍＶ）高い電圧である。

そのため、画素ＴＦＴ１１に印加されるゲート電圧Ｖｇｓは、オン状態の最小値はおよそＶｇｈ−ＶＤＤＡであり、オフ状態の最大値（図ではゲート電圧Ｖｇｓが負となっているので絶対値は最小値となる。）はおよそＶｇｌ−ＧＮＤとなる。

従って、とりうるオン状態のゲート電圧Ｖｇｓの最小値はおよそＶｇｈ−ＶＤＤＡであるため、特性検出用ＴＦＴ１７のカソード側もワーストケースのＶＤＤＡに接続されている。駆動方式により、ゲート電圧Ｖｇｓがこれと異なる場合は、ゲート電圧Ｖｇｓがオン状態で最小になるような電圧に接続すればよい。

特性検出用ＴＦＴ１７は画素ＴＦＴ１１と全く同じように形成するのが望ましいが、画素ＴＦＴ１１は、画素容量１０のみを駆動するため通常その移動度は非常に小さい。そのため、特性検出用ＴＦＴ１７を画素ＴＦＴ１１と同じとすると、特性検出用ＴＦＴ１７から引き出す配線や、画素ＴＦＴ１１と同じ駆動をするための周辺回路などの配線容量を十分に駆動できない場合がある。

これらを十分に駆動できないと、１垂直周期の期間内に１水平周期のオン期間だけ特性検出用ＴＦＴ１７からゲートオン電圧Ｖｇｈを検出したい場合でも、周辺回路が十分に立ち上がらず、ゲートオン電圧Ｖｇｈを検出できない結果となる。また、周辺回路の遮断電流（リーク電流）や外乱ノイズの影響も無視できず、検出電圧に大きな誤差を招く恐れもある。

これらの問題を回避するために、特性検出用ＴＦＴ１７の移動度を上げる必要がある。画素ＴＦＴ１１と同じ特性を保ちつつ移動度を上げるには、図６に示すように、複数個の特性検出用ＴＦＴ１７を並列にｎ段接続すればよい。

例えば、画素容量１０の充電に必要なドレイン電流Ｉｄを１００ｎＡに設定した場合、本来定電流源２２の設定電流（バイアス電流）は１００ｎＡにすればよい。しかし、周辺回路の影響で動作できなくなり、少なくとも１μＡの設定電流が必要であれば、ｎ＝１０として１０個の特性検査用ＴＦＴ１７を並列に接続し、定電流源２２の設定電流を１μＡに設定すればよいことになる。

以上説明した回路構成より、特性検出用ＴＦＴ１７は、画素容量１０を充電するのに必要なゲートオン電圧Ｖｇｈを電源回路１５に出力し、電源回路１５はゲートオン電圧Ｖｇｈを動的に変化することができる。

ここで、ゲートオン電圧Ｖｇｈを動的に変化させると、液晶画素電極の片側の電圧であるコモン電圧も変化させる必要がある。

図７は、液晶画素の簡略化した等価回路図である。画素ＴＦＴ１１のドレインに容量Ｃｐの一端が接続されている。ここで、容量Ｃｐは、一般には、画素容量１０の液晶容量Ｃｌｃと保持容量Ｃｓとを合計したものである。

容量Ｃｐの他端は、端子７２に接続されている。端子７２にはコモン電圧が与えられている。画素ＴＦＴ１１のゲート・ドレイン間には、ゲート・ドレイン間容量Ｃｇｄが接続されている。ゲート・ドレイン間容量Ｃｇｄは、画素ＴＦＴ１１が本質的に持つゲート・ドレイン間の容量である。

図１において説明したように、画素ＴＦＴ１１のソースはソースドライバ回路１３に接続され、画素ＴＦＴ１１のゲートは、ゲートドライバ回路１６に接続されている。

画素ＴＦＴ１１がオフする直前は、画素電圧（容量Ｃｐの画素ＴＦＴ１１に接続されている側の電圧）は、画素ＴＦＴ１１のソース電圧とほぼ同じとなっている。

しかし、ゲート電圧がオフになると、Ｃｇｄ／Ｃｐ×（Ｖｇｈ−Ｖｇｌ）だけ画素電圧が下がってしまう。ここで、容量Ｃｇｄ、容量Ｃｐの値もＣｇｄ、Ｃｐとしている。

通常これを見込んで、容量Ｃｐに印加される電圧が一定になるように、コモン電圧を設定している。しかし、本実施の形態１に係る発明ではゲートオン電圧Ｖｇｈが動的に変化するため、コモン電圧も動的に補正する手段が必要になる。

図８は、本実施の形態１に係るコモン電圧生成回路の構成を示す回路図である。オペアンプＯＰ８１の＋入力端子に抵抗Ｒ８２の一端、及び抵抗Ｒ８３の一端が接続されている。抵抗Ｒ８２の他端は端子８１に接続され、端子８１にはアナログ電圧ＶＤＤＡが与えられている。抵抗Ｒ８３の他端は接地されている。

オペアンプＯＰ８２の−入力端子には抵抗Ｒ８５の一端及び抵抗Ｒ８４の一端が接続されている。抵抗Ｒ８５の他端は端子８２に接続され、端子８２にはゲートオン電圧Ｖｇｈが与えられている。抵抗Ｒ８４の他端は、オペアンプＯＰ８１の出力に接続されている。オペアンプ８１の出力は端子７２に接続され、コモン電圧を出力している。

コモン電圧発生回路は、以上のような構成を備えているので、その出力は、−（Ｒ８４／Ｒ８５）×Ｖｇｈとなる部分を含んでいる。そのため、Ｃｇｄ／Ｃｐの値に応じて抵抗Ｒ８５、抵抗Ｒ８４の大きさを適当に調節することで、電圧Ｖｇｈの変化に応じて、容量Ｃｐに印加される電圧が一定になるように、コモン電圧を動的に変化させることができる。

＜Ｃ．効果＞
本実施の形態１に係る表示装置では、特性検出用ＴＦＴ１７が、画素ＴＦＴ１１とオン状態にある期間が同じように駆動される。そのため、特性検出用ＴＦＴ１７は、画素ＴＦＴ１１と同様に経年劣化をする。その結果、画素ＴＦＴ１１が経年劣化をしても、十分にドレイン電流Ｉｄを流せるゲートオン電圧Ｖｇｈを出力することができる。

さらに、特性検出用ＴＦＴ１７は、画素ＴＦＴ１１と同じ特性を有しているために製造時の個体ばらつきや、長時間使用した後の経年変化にも対応できる。

本実施の形態１に係る表示装置は、特性検出用ＴＦＴ１７のゲートとドレインとが接続され、その接続部にバイアス電流が印加されることにより、特性検出用ＴＦＴ１７は、画素ＴＦＴ１１を駆動するためのゲートオン電圧Ｖｇｈを検出している。

そのため、簡単な回路構成で、例えば、使用温度条件が変化した場合に自動的に画素ＴＦＴ１１のゲートオン電圧Ｖｇｈを変化させることができる。

すなわち、低温領域で画素ＴＦＴ１１の移動度が不足する場合には、自動的に電圧Ｖｇｈを大きくして移動度を高くし、高温領域では電圧Ｖｇｈを下げることにより画素ＴＦＴ１１の特性劣化を抑えたり、不要な電力を低減、さらには電圧Ｖｇｈが高いことに起因する表示品位低下を防いだりすることができる。

本実施の形態１に係る表示装置では、複数の画素に共通にコモン電圧を与えるコモン電圧発生回路を備え、コモン電圧はゲートオン電圧Ｖｇｈに応じて変化されるので、ゲートオン電圧Ｖｇｈが変化しても画素容量１０に印加される電圧を一定にすることができる。

本実施の形態１に係る表示装置では、複数個の特性検出用ＴＦＴ１７をさらに備え、複数個の特性検出用ＴＦＴ１７は、並列接続されている。その結果、画素ＴＦＴ１１と同じ特性を保持しつつ、並列接続された特性検出用ＴＦＴ１７全体として移動度を上げることができる。

なお、本実施の形態１では、ＬＣＤの場合について説明したが、特性検出用ＴＦＴ１７の特性からゲートオン電圧Ｖｇｈを決定する手法は、ＴＦＴを使って、移動度の温度変化が問題となる他の表示装置（例えば有機ＥＬ）やＴＦＴで形成された集積回路などにも応用することができる。

＜実施の形態２＞
実施の形態１に係る表示装置では、特性検出用ＴＦＴ１７に定電流源２２で生成されたバイアス電流を流し、そのときのゲートオン電圧Ｖｇｈを取得する例を示した。

本実施の形態２に係る表示装置では、ゲートドライバ回路１６により特性検出用ＴＦＴ１７を駆動して、特性検出用ＴＦＴ１７に流れるドレイン電流Ｉｄを検出する。そして、フィードバックループによりゲートオン電圧Ｖｇｈの値を変化させ、ドレイン電流Ｉｄが所望の値（容量Ｃｐを充電するのに必要なドレイン電流Ｉｄの値）になるようなゲートオン電圧Ｖｇｈを取得する。

以下、本実施の形態２に係る表示装置の構成について説明する。

＜Ａ．構成＞
＜Ａ−１．全体構成＞
図９は、本実施の形態２に係る表示装置のブロック図である。本実施の形態２に係る表示装置では、実施の形態１の構成に比べて、制御信号回路１４からＴＦＴ１７へ信号ＳＴＶが入力されておらず、ゲートドライバ回路１６が特性検出用ＴＦＴ１７にゲート配線９１を介して接続されている。

その他の構成は実施の形態１と同様であり、同一の構成には同一の符号を付し重複する説明は省略する。

＜Ａ−２．特性検出用ＴＦＴ１７の周辺回路の構成＞
図１０は、本実施の形態２に係る特性検出用ＴＦＴ１７の周辺回路の構成を示す回路図である。図９に対応する構成には同一の符号を付している。

特性検出用ＴＦＴ１７のゲートがゲート配線９１を介してゲートドライバ回路１６の出力バッファ６に接続されている。特性検出用ＴＦＴ１７のドレインは端子１０１に接続され、端子１０１にはアナログ電圧ＶＤＤＡが与えられている。

特性検出用ＴＦＴ１７のソースは電流検出用抵抗Ｒ１０１（以下、単に「抵抗Ｒ１０１」と称する場合ある。）の一端及びオペアンプＯＰ１０１の＋入力端子に接続されている。抵抗Ｒ１０１の他端は接地されている。

オペアンプＯＰ１０１の出力は、ダイオードＤ１０１のアノードに接続されている。ダイオードＤ１０１のカソードは、容量Ｃ１０１の一端に接続されている。容量Ｃ１０１の他端は接地されている。

オペアンプＯＰ１０１の−入力端子には抵抗Ｒ１０３の一端が接続されている。抵抗Ｒ１０３の他端は放電抵抗Ｒ１０２（抵抗Ｒ１０２）の一端及びダイオードＤ１０１のカソードに接続されている。抵抗Ｒ１０２の他端は、ダイオードＤ１０１のアノードに接続されている。ダイオードＤ１０１のカソードがコンパレータＣＯＭＰ１０２の−入力端子に接続されている。コンパレータＣＯＭＰ１０２の＋入力端子には電源１０２が接続されている。

コンパレータＣＯＭＰ１０２の出力は、抵抗Ｒ１０４の一端に接続されている。抵抗Ｒ１０４の他端は容量Ｃ１０２の一端及び電流バッファ１０３の入力に接続されている。容量Ｃ１０２の他端は接地されている。電流バッファ１０３の出力は端子１０４に接続され、端子１０４からゲートオン電圧Ｖｇｈが出力される。そして、端子１０４から出力されたゲートオン電圧Ｖｇｈは、ラインＬ２Ｈを介してゲートドライバ回路１６にフィードバックするように構成されている。ラインＬ２Ｈは、図９のラインＬ２に対応している。

ここで、ゲート配線９１は、画素ＴＦＴ１１を駆動するゲート配線１８と共用してもよいし、新たに設けてもよい。

また、図１０の構成のうち、ゲートドライバ回路１６、特性検出用ＴＦＴ１７以外の部分は、電源回路１５に含まれている。そして、オペアンプＯＰ１０１、抵抗Ｒ１０２、抵抗Ｒ１０３、ダイオードＤ１０１、及び容量Ｃ１０１でピークホールド回路１０６を構成している。

ここで、本来、ピークホールド回路１０６は、初段オペアンプＯＰ１０１と、その出力に接続されている容量Ｃ１０１間に、ＪＦＥＴ等のスイッチを入れてサンプルホールド型として作成してもよい。しかし、本実施の形態２では、スイッチに代えて、簡易的に、ダイオードＤ１０１と時定数の長い放電抵抗Ｒ１０２を並列接続することによりピークホールド回路１０６を実現している。

＜Ｂ．動作＞
次に、本実施の形態２に係る表示装置の動作について説明する。

特性検出用ＴＦＴ１７は、画素ＴＦＴ１１と同じくゲートドライバ回路１６によって駆動される。ゲートドライバ回路１６は、１垂直期間内に１水平周期のオン期間だけ、特性検出用ＴＦＴ１７にゲートオン電圧Ｖｇｈを出力する。ここで、初期状態では電圧Ｖｇｈは不定であるが、一定範囲の何らかの電圧があるものとする。

特性検出用ＴＦＴ１７がオン状態となると、何らかの大きさのドレイン電流Ｉｄが端子１０１から特性検出用ＴＦＴ１７を介して抵抗Ｒ１０１に流れる。抵抗Ｒ１０１にドレイン電流Ｉｄが流れると、抵抗Ｒ１０１と特性検出用ＴＦＴ１７のドレインとの接続点ａに電圧を生じる。その電圧がピークホールド回路１０６のオペアンプＯＰ１０１の＋入力端子に入力される。

オペアンプＯＰ１０１は、ダイオードＤ１０１のカソード側の電圧が＋入力端子に入力された電圧よりも低い場合は、容量Ｃ１０１を充電し、ダイオードＤ１０１のカソード側の電圧を引き上げる。

そして、オペアンプＯＰ１０１の＋入力端子への電圧が下がると、オペアンプＯＰ１０１の出力も下がるが、ダイオードＤ１０１によりダイオードＤ１０１のカソード側の電圧は下がらない。

このままでは、ダイオードＤ１０１のカソード側の電圧は上がることしかできない。そのため、ダイオードＤ１０１と並列に抵抗値の大きい放電抵抗Ｒ１０２を接続することにより、容量Ｃ１０１と放電抵抗Ｒ１０２の時定数で、一定の時間をかけて降下できるようにしている。

容量Ｃ１０１に保持された電圧は、予め設定された電源１０２の電圧（基準電圧Ｖｒ）とコンパレータＣＯＭＰ１０２において比較される。そして、コンパレータＣＯＭＰ１０２の出力を平滑化したものをゲートオン電圧Ｖｇｈとしてゲートドライバ回路１６に入力するフィードバック制御を行う。

例えば、特性検出用ＴＦＴ１７のドレイン・ソース間電圧Ｖｄｓの値が１０Ｖの時、１μＡのドレイン電流Ｉｄを流せるゲートオン電圧Ｖｇｈを得るには、簡易的に計算すると、アナログ電圧ＶＤＤＡの大きさを１１Ｖとし、電流検出用抵抗Ｒ１０１の値は１ＭΩ、基準電圧Ｖｒは１Ｖに設定する。

初期状態として、ゲートドライバ回路１６から出力されるゲートオン電圧Ｖｇｈの値が所望の値より低いものとする。

ゲートドライバ回路１６からゲートオン電圧Ｖｇｈが特性検出用ＴＦＴ１７に出力されると、特性検出用ＴＦＴ１７はオン状態に遷移する。その際、ゲートオン電圧Ｖｇｈが所望の値より低いため電流検出用抵抗Ｒ１０１には、必要とされる１μＡよりも小さな値のドレイン電流Ｉｄが流れる。

その結果、ピークホールド回路１０６の容量Ｃ１０１に保持される電圧は１Ｖより小さくなる。そのため、コンパレータＣＯＭＰ１０２はハイレベルの電圧を出力する。コンパレータＣＯＭＰ１０２がハイレベルの電圧を出力すると、容量Ｃ１０２が徐々に充電され、ゲートオン電圧Ｖｇｈも徐々に上昇する。

そして、上昇した値のゲートオン電圧Ｖｇｈが再び、ゲートドライバ回路１６に入力される。ゲートドライバ回路１６は、上昇した値のゲートオン電圧Ｖｇｈを特性検出用ＴＦＴ１７に出力する。

以上の動作を繰り返し、所望のゲートオン電圧Ｖｇｈを超えると、電流検出抵抗Ｒ１０１の端に生じる電圧が１Ｖより大きくなるため、コンパレータＣＯＭＰ１０２がロウレベルの信号を出力するようになる。その結果、ゲートオン電圧Ｖｇｈの値は徐々に小さくなる。

最終的に、ゲートオン電圧Ｖｇｈは、１μＡのドレイン電流Ｉｄを流すような値で釣り合う。その結果、特性検出用ＴＦＴ１７に１μＡのドレイン電流Ｉｄを流すのに必要なゲートオン電圧Ｖｇｈを得ることができる。

＜Ｃ．効果＞
本実施の形態２に係る表示装置では、ゲートドライバ回路１６により特性検出用ＴＦＴ１７が駆動されるため、実施の形態１に比べて特性検出用ＴＦＴ１７をオン／オフするための別回路が不要になる。その結果、回路構成をより簡潔にすることができる。特に、画素ＴＦＴ１１のゲート配線１８と共用にすることで容易に特性検出用ＴＦＴ１７を制御することができる。

また、ゲートドライバ回路１６の出力数が表示エリア１２に必要なゲート配線数よりも多い場合（余っている場合）には、余った出力に特性検出用ＴＦＴ１７を接続することで有効利用することができる。

＜実施の形態３＞
実施の形態１及び２では、特性検出用ＴＦＴ１７（図１）を用いてゲートオン電圧Ｖｇｈを動的に補正する手段を示した。

しかしながら、ＬＣＤを例にとると、画素ＴＦＴ１１の劣化による閾値シフトなどでゲートオフ電圧Ｖｇｌが不足してリーク電流が大きくなり、表示品位が低下することがある。

そこで、本実施の形態３に係る表示装置では、特性検出用ＴＦＴ１７を用いてゲートオフ電圧Ｖｇｌを動的に補正する手段を提供する。

＜Ａ．構成＞
図１１は、本実施の形態３に係る特性検出用ＴＦＴ１７の周辺回路の構成を示す回路図である。

オペアンプＯＰ１１１（ゲート電圧制御回路）の−入力端子に電源１１２が接続されている。電源１１２は、オペアンプＯＰ１１１の−入力端子に基準電圧Ｖｒを与える。

オペアンプＯＰ１１１の出力は、特性検出用ＴＦＴ１７のゲートに入力されている。また、オペアンプＯＰ１１１の出力は、ラインＬ２を介してゲートドライバ回路１６に出力されている（図１参照）。

特性検出用ＴＦＴ１７のソースは接地されている。ＴＦＴ１７のドレインは、接続点１１１において、オペアンプＯＰ１１１の＋入力端子及び抵抗Ｒ１１１（抵抗Ｒ１１１の値をもＲ１１１とする。）の一端に接続されている。抵抗Ｒ１１１の他端は、電源１１３に接続されている。電源１１３は、印加電圧Ｖｓ（電圧Ｖｓ）を与える。

なお、図１との対応では、図１１に示す回路のうち、特性検出用ＴＦＴ１７以外の部分は電源回路１５（図１）に含まれ、電源１１３、電源１１２等は電源回路１５内で生成される。

＜Ｂ．動作＞
次に、図１１に示す回路の動作について説明する。まず初期状態では、オペアンプＯＰ１１１の出力が低いため、ＴＦＴ１７のゲートに十分な電圧が印加されず、ＴＦＴ１７のドレイン抵抗が大きな状態となっている。そのため、接続点１１１における電圧は、基準電圧Ｖｒよりも高くなる。その結果、オペアンプＯＰ１１１は出力を高める。

オペアンプＯＰ１１１の出力が高くなると、特性検出用ＴＦＴ１７のドレイン抵抗が低くなる。すると、オペアンプＯＰ１１１の＋入力端子へ入力される電圧が低くなり、オペアンプＯＰ１１１は出力を低くする。

以上の動作をオペアンプＯＰ１１１の−入力端子に入力される基準電圧Ｖｒと＋入力端子に入力される電圧が等しくなるまで繰り返す。

すなわち、特性検出用ＴＦＴ１７に（Ｖｓ−Ｖｒ）／Ｒ１１１で与えられるドレイン電流Ｉｄが流れるように、オペアンプＯＰ１１１の出力が制御される。

例えば、ＴＦＴ１７のオフ特性として、ＴＦＴ１７のドレイン・ソース間電圧Ｖｄｓが１０Ｖの時にドレイン電流Ｉｄ＝１ｎＡとなる必要がある場合を考える。この場合は、印加電圧Ｖｓを１１Ｖ、基準電圧Ｖｒを１０Ｖとすると、抵抗Ｒ１１１の抵抗値を（１１Ｖ−１０Ｖ）／１ｎＡ＝１ＧΩと選べば、ＴＦＴ１７に１ｎＡのドレイン電流Ｉｄが流れるような、ゲートオフ電圧ＶｇｌがオペアンプＯＰ１１１からゲートドライバ回路１６に出力されることになる。

なお、ドレイン電流Ｉｄが１ｎＡのような微小電流では、図１１に示した回路は、実施の形態１で説明したように、周辺回路の寄生リーク成分等で所望の動作をしない場合がある。このような場合には、実施の形態１と同様にＴＦＴ１７を複数個並列接続し、並列接続されたＴＦＴ１７に流れる電流が大きくなるようにすればよい。

また、実施の形態１において説明したように、ＴＦＴ１７を画素ＴＦＴ１１と同様に駆動する必要がある。そのため、１垂直周期期間に１度、１水平周期のオン期間だけオンになるようにＴＦＴ１７を駆動する。

そのためには、オペアンプＯＰ１１１の出力と、ＴＦＴ１７のゲートの間に直列に抵抗を入れ、その抵抗とゲート間に、信号ＳＴＶをゲートオン電圧Ｖｇｈまでレベルシフトして供給すればよい。そうすることで、信号ＳＴＶがオンの期間は、ＴＦＴ１７をオン状態にすることができる。

ここで、ゲートオフ電圧Ｖｇｌを可変にすると、コモン電圧を補正する必要がある。すなわち、実施の形態１において説明したように、画素ＴＦＴ１１がオフになると、Ｃｇｄ／Ｃｐ×（Ｖｇｈ−Ｖｇｌ）だけ画素電圧は下がる。

そこで、容量Ｃｐに印加される電圧が一定になるように、ゲートオフ電圧Ｖｇｌに応じてコモン電圧を補正する必要がある。

図１２は、本実施の形態３に係るコモン電圧生成回路の構成を示す回路図である。抵抗Ｒ８２と抵抗Ｒ８３の接続点において、抵抗Ｒ１２１の一端が接続されている。抵抗Ｒ１２１の他端は端子１２１に接続されている。端子１２１には、ゲートオフ電圧Ｖｇｌが与えられている。その他の構成は、図８に示した回路と同様であり、同一の構成には同一の符号を付し、詳細な説明は省略する。

図１２示すコモン電圧生成回路は、ゲートオフ電圧ＶｇｌがオペアンプＯＰ８１の＋入力端子に入力されているため、ゲートオフ電圧Ｖｇｌが高くなると、コモン電圧を下げ、ゲートオフ電圧Ｖｇｌが低くなるとコモン電圧を上げるように動作する。

その結果、ゲートオフ電圧Ｖｇｌが変化しても、容量Ｃｐに印加される電圧を一定に保つことができる。

＜Ｃ．効果＞
本実施の形態３に係る表示装置は、以上説明した構成を備えているため、電圧Ｖｇｈのみならず、電圧Ｖｇｌも動的に補正することができる。例えば、ＴＦＴ劣化等で閾値がシフトしても、常に画素ＴＦＴ１１にとって最適な条件での駆動ができるので表示品位を保つことができる。

本実施の形態３に係る表示装置は、オペアンプＯＰ１１１により、特性検出用ＴＦＴ１７に画素ＴＦＴ１１に要求される電流と同じ所定の電流が流れるようにゲート電圧が制御されている。その結果、より正確なゲートオフ電圧Ｖｇｌを得ることができる。

本実施の形態３に係る表示装置は、複数の画素に共通にコモン電圧を与えるコモン電圧生成回路を備え、コモン電圧はゲートオフ電圧Ｖｇｌに応じて変化されるので、ゲートオフ電圧Ｖｇｌが変化しても画素容量１０に印加される電圧を一定にすることができる。

また、図１１に示す回路は、抵抗Ｒ１１１、電源１１３、電源１１２の値を適当に選択することで、ゲートオン電圧Ｖｇｈを生成する回路として使用することができる。

すなわち、抵抗Ｒ１１１を流れる電流が画素ＴＦＴ１１のオン時に要求されるドレイン電流Ｉｄに等しくなるように、抵抗Ｒ１１１、電源１１３、電源１１２の値を選ぶことで、オペアンプＯＰ１１１からゲートオン電圧Ｖｇｈを出力することができる。

＜実施の形態４＞
実施の形態３では、図１１に示した回路を適用することにより、ゲートオフ電圧Ｖｇｌを補正する方法を示した。本実施の形態では、実施の形態２に示した構成を適用することによってゲートオン電圧Ｖｇｈとオフ電圧Ｖｇｌの両方を補正する方法を示す。

＜Ａ．構成＞
図１３は、本実施の形態４に係る特性検出用ＴＦＴ１７の周辺回路の構成を示す回路図である。

図１０に示した回路に対してゲートオフ電圧Ｖｇｌを出力する回路１３１が特性検出用ＴＦＴ１７のドレインにさらに接続されている。その他の構成は実施の形態２と同様であり、実施の形態２と同一の構成には同一の符号を付し、重複する説明は省略する。

まず、回路１３１の構成について説明する。オペアンプＯＰ１０２の＋入力端子がＴＦＴ１７のソースに接続されている。オペアンプＯＰ１０２の出力は、ダイオードＤ１０２のカソードに接続されている。ダイオードＤ１０２のアノードは、容量Ｃ１０３の一端に接続されている。容量Ｃ１０３の他端は接地されている。

オペアンプＯＰ１０２の−入力端子には抵抗Ｒ１０５の一端が接続されている。抵抗Ｒ１０５の他端は放電抵抗Ｒ１０６の一端及びダイオードＤ１０２のアノードに接続されている。

放電抵抗Ｒ１０６の他端は、ダイオードＤ１０２のカソードに接続されている。ダイオードＤ１０２のアノードがコンパレータＣＯＭＰ１０３の−入力端子に接続されている。コンパレータＣＯＭＰ１０３の＋入力端子には電源１０５が接続されている。電源１０５は基準電圧Ｖｒを与える。

コンパレータＣＯＭＰ１０３の出力は、抵抗Ｒ１０７の一端に接続されている。抵抗Ｒ１０７の他端は容量Ｃ１０４の一端、及び電流バッファ１０６の入力に接続されている。容量Ｃ１０４の他端は接地されている。電流バッファ１０６の出力は、端子１０７に接続され、端子１０７からゲートオフ電圧Ｖｇｌが出力される。

そして、端子１０７から出力されたゲートオフ電圧Ｖｇｌは、ゲートドライバ回路１６にラインＬ２Ｌを介してフィードバックするように構成されている。ここで、ラインＬ２Ｌは、図９のラインＬ２に対応している。

オペアンプＯＰ１０２、抵抗Ｒ１０５、抵抗Ｒ１０６、ダイオードＤ１０２、及び容量Ｃ１０３で最小値検出回路１３２を構成している。最小値検出回路１３２は、ピークホールド回路１０６と比べると、ダイオードＤ１０２の向きが逆向きとなっている。

＜Ｂ．動作＞
初期状態として、ゲートドライバ回路１６から出力されるゲートオフ電圧Ｖｇｌの値が所望の値より高いものとする。また、電源１０５により与えられる基準電圧Ｖｒは、所望のリーク電流が電流検出抵抗Ｒ１０１に流れた時に発生する電圧に選ばれている。

ゲートドライバ回路１６から電圧Ｖｇｌが特性検出用ＴＦＴ１７のゲートに出力されると、特性検出用ＴＦＴ１７はオフ状態に遷移する。その際、ゲートオフ電圧Ｖｇｌが所望の値より高いため、電流検出用抵抗Ｒ１０１には要求されるリーク電流よりも大きなリーク電流が流れる。

抵抗Ｒ１０１にリーク電流が流れると、接続点ａにおいて電圧が発生する。そして、その電圧は、オペアンプＯＰ１０２の＋入力端子に入力される。オペアンプＯＰ１０２の＋入力端子に電圧が入力されると、オペアンプＯＰ１０２は、容量Ｃ１０３を＋入力端子の入力電圧まで充電する。入力電圧は、コンパレータＣＯＭＰ１０３の＋入力電圧より高いため、コンパレータＣＯＭＰ１０３はロウレベルの出力をする。

コンパレータＣＯＭＰ１０３がロウレベルの電圧を出力すると、容量Ｃ１０４が徐々に放電され、ゲートオフ電圧Ｖｇｌも徐々に低下する。初期状態より低下したゲートオフ電圧Ｖｇｌがゲートドライバ回路１６に入力され、ゲートドライバ回路１６は、低下した値のゲートオフ電圧Ｖｇｌを特性検出用ＴＦＴ１７のゲートに出力し、前述した動作を繰り返す。

そして、リーク電流が少なくなると、最小値検出回路１３２の容量Ｃ１０３の電圧が下がり、コンパレータＣＯＭＰ１０３はハイの出力をするようになり、所望の電圧Ｖｇｌで釣り合うことになる。

＜Ｃ．効果＞
本実施の形態４に係る表示装置では、ゲートドライバ回路１６により特性検出用ＴＦＴ１７が駆動されるため、実施の形態３に比べて特性検出用ＴＦＴ１７をオン／オフするための別回路が不要になる。特に、画素ＴＦＴ１１のゲート配線１８と共用にすることで容易に特性検出用ＴＦＴ１７を制御することができる。

電圧Ｖｇｈのみならず、電圧Ｖｇｌも動的に補正することができ、例えばＴＦＴ劣化等で閾値がシフトしても、常に画素ＴＦＴ１１にとって最適な条件での駆動ができるので表示品位を保つことができる。

なお、本実施の形態では、電圧Ｖｇｌを補正する回路も、電圧Ｖｇｈを補正する回路も同じＴＦＴ１７を用いているが、オン状態とオフ状態の電流比は通常何桁も違うので、同じ電流検出抵抗Ｒ１０１を用いて十分な精度を得ることができない場合には、ＴＦＴ１７を別にすればよい。

＜実施の形態５＞
表示装置は、通常使用している時でも、表示エリア１２（図１参照）内で温度が面内分布を持つ。例えばＬＣＤを例にとるとバックライトの光源付近では温度が高く、光源から離れた位置では温度は低くなる。また、垂直に立てて設置される表示装置では、一般的に空気の対流により表示エリア１２の上側の方が下側よりも温度が高くなる。

このような温度分布が画素ＴＦＴ１１（図１）の特性に対して影響を与え、表示品位を低下させる場合、実施の形態１から４に示した構成を適用することで、表示品位の低下を抑制することができる。

具体的には、表示装置を立てて使用し、表示エリア１２の上側と下側で温度が異なるような場合、特性検出用ＴＦＴ１７を少なくとも表示エリア１２の上側と下側の２箇所に配置する。そして、表示エリア１２の上側にある画素ＴＦＴ１１は、上側に配置されたＴＦＴ１７が出力する電圧Ｖｇｈ、電圧Ｖｇｌにより駆動し、下側にある画素ＴＦＴ１１は、下側に配置された特性検出用ＴＦＴ１７により検出されたオン電圧Ｖｇｈ、オフ電圧Ｖｇｌで駆動する。

ところが、単純に上側と下側に配置された特性検出用ＴＦＴ１７の特性から、それら２点の動作電圧を決定した場合、走査行のどこかで突然駆動電圧を変えてしまうと、切り替わり目が視認されてしまう不具合を生じる。

そこで、本実施の形態５に係る表示装置では、表示エリア１２の上側にある画素ＴＦＴ１１から下側の画素ＴＦＴ１１に滑らかに駆動電圧を変化できるゲートドライバ回路１６を提供する。

＜Ａ．構成＞
図１４は、表示エリア１２の上側に配置された画素ＴＦＴ１１と下側に配置された画素ＴＦＴ１１に異なる電圧Ｖｇｈ、Ｖｇｌを出力する場合に、切り変わり目が視認されないようにするゲートドライバ回路１６の構成例である。

ここで、図１４に示すゲートドライバ回路１６は、簡単化のため、走査行を５行としている。本実施の形態５に係るゲートドライバ回路１６は、出力バッファＢ１〜Ｂ５に加えて参照電圧部１４６（分圧部）を備えている。以下、参照電圧部１４６の構成について説明する。

端子１４１及び出力ＯＨ１に抵抗ＲＨ１の一端が接続されている。抵抗ＲＨ１の他端は、出力ＯＨ２及び、抵抗ＲＨ２の一端に接続されている。抵抗ＲＨ２の他端が出力ＯＨ３及び抵抗ＲＨ３の一端に接続されている。

抵抗ＲＨ３の他端が出力ＯＨ４及び抵抗ＲＨ４の一端に接続されている。抵抗ＲＨ４の他端が出力ＯＨ５及び端子１４３に接続されている。

そして、端子１４１には表示エリア１２の上側に配置された特性検出用ＴＦＴ１７が検出する電圧Ｖｇｈ_Topが与えられている。また、端子１４３には、表示エリア１２の下側に配置された特性検出用ＴＦＴ１７が検出する電圧Ｖｇｈ_Bottomが与えられている。

端子１４２及び出力ＯＬ１に抵抗ＲＬ１の一端が接続されている。抵抗ＲＬ１の他端が出力ＯＬ２及び、抵抗ＲＬ２の一端に接続されている。抵抗ＲＬ２の他端が出力ＯＬ３及び抵抗ＲＬ３の一端に接続されている。

抵抗ＲＬ３の他端が出力ＯＬ４及び抵抗ＲＬ４の一端に接続されている。抵抗ＲＬ４の他端が出力ＯＬ５及び端子１４４に接続されている。

端子１４２には、表示エリア１２の上側に対応する位置に配置された特性検出用ＴＦＴ１７が検出する電圧Ｖｇｌ_Topが与えられている。そして、端子１４４には、表示エリア１２の下側に配置された特性検出用ＴＦＴ１７が出力する電圧Ｖｇｌ_Bottomが与えられている。

以上のように、参照電圧部１４６は構成されている。そして、出力バッファＢ１〜Ｂ５の入力が参照電圧部１４６の出力に接続され、出力バッファＢ１〜Ｂ５の出力が、画素エリア１２の１行目から５行目に配置された画素ＴＦＴ１１のゲートに夫々接続されている。

＜Ｂ．動作＞
ゲートオン電圧Ｖｇｈ_Topとゲートオン電圧Ｖｇｈ_Bottomは、抵抗ＲＨ１〜ＲＨ４によって複数の電圧に分圧されている。そして電圧Ｖｇｈ_Topから電圧Ｖｇｈ_Bottomへ段階的に電圧が下がるように構成されている。

ゲートオフ電圧Ｖｇｌ_Topとゲートオフ電圧Ｖｇｌ_Bottomは、抵抗ＲＬ１〜ＲＬ４により複数の電圧に分圧されている。そして電圧Ｖｇｌ_Topから電圧Ｖｇｌ_Bottomへ段階的に電圧が下がるように構成されている。

ゲートドライバ回路１６は、ある行（図１４の例では２行目）の画素ＴＦＴ１１がオン状態を必要とする時は、その行の出力バッファＢ２が参照電圧部１４６電圧の出力ＯＨ２を選択するように制御する。その他の行に接続された出力バッファＢ１，Ｂ３〜Ｂ５は、参照電圧部１４６の出力ＯＬ１，ＯＬ３〜５を選択するように制御する。

＜Ｃ．効果＞
本実施の形態５に係る表示装置は、複数個の特性検出用ＴＦＴ１７間の出力を分圧する参照電圧部１４６を備えている。

そのため、画素ＴＦＴ１１に印加されるゲートオン電圧Ｖｇｈ、又はゲートオフ電圧Ｖｇｌは、上側から下側に徐々に小さくなるように滑らかに切り替わる。そのため、電圧の変わり目が視認できなくなる。

＜実施の形態６＞
実施の形態５に示すゲートドライバ回路１６は、通常のゲートドライバ回路に比べて回路構成が複雑になる。そのため、製造コストが上昇する。

さらに、電圧Ｖｇｌ，Ｖｇｈの変化に応じてコモン電圧を動的に補正するには、選択された水平方向の走査線１８の電圧を何らかの手段で知る必要があり、そのための回路も複雑になる。

そこで本実施の形態６では、簡単な回路構成で、電圧Ｖｇｈ，Ｖｇｌの温度補正ができる手段を提供する。

＜Ａ．構成＞
図１５は、実施の形態６に係る表示装置の構成を示す回路図である。マトリクス状に配置された画素１５１には各々画素ＴＦＴ１１（図１参照）が設けられている。

それらの画素１５１は、水平方向の走査線１８により選択され、垂直方向のデータ線１９の電圧が書き込まれる。データ線１９の電圧は、便宜上０Ｖから１０Ｖの範囲にあるとする。

ここで、ソースドライバ回路１３及びゲートドライバ回路１６を駆動するための制御信号は通常のものであるため説明は省略する。

図１５中、回路１５３は、ゲートオン電圧Ｖｇｈを生成するための回路である。本実施の形態６では、ゲートオン電圧Ｖｇｈを生成するための回路として、実施の形態３に示した図１１と同様の回路を適用している。

各走査線１８に、画素ＴＦＴ１１と共に特性検出用ＴＦＴ１７Ｈが接続されている。図１５に示す例では、一本の走査線１８あたり２個の特性検出用ＴＦＴ１７Ｈが接続されている。これは、実施の形態１において説明したように、特性検出用ＴＦＴ１７Ｈの移動度が小さいことによる誤動作を避けるためである。従って、所望の動作であれば何個接続してもよい。

これらの特性検出用ＴＦＴ１７Ｈのドレインは全て互いに接続されており、同様にソースも全て互いに接続されている。

特性検出用ＴＦＴ１７Ｈのソースは端子Ｔ１５４に接続され、端子Ｔ１５４には、１０Ｖ（ソース配線電圧の最大値）の電圧が与えられている。そして、ＴＦＴ１７Ｈのドレインは、５ＭΩの電流検出用抵抗Ｒ１５２を介して端子Ｔ１５２に接続されている。端子Ｔ１５２には、３０Ｖの電圧が与えられている。

ＴＦＴ１７ＨのドレインはオペアンプＯＰ１５１の＋入力端子に接続されている。オペアンプＯＰ１５１の−入力端子には、抵抗Ｒ１５１の一端及び、容量Ｃ１５１の一端が接続されている。抵抗Ｒ１５１の他端は電源Ｖ１５１に接続され、電源Ｖ１５１は２０Ｖを与えている。

容量Ｃ１５１の他端はオペアンプＯＰ１５１の出力に接続されている。そして、オペアンプＯＰ１５１の出力は、Ｅｎａｂｌｅ制御付きの電流バッファ１５１の入力に接続されている。電流バッファ１５の出力はゲートドライバ回路１６及び容量Ｃ１５２の一端に接続されている。容量Ｃ１５２の他端は接地されている。

次に、回路１５４の構成について説明する。回路１５４は、電圧Ｖｇｌを生成するための回路である。

抵抗Ｒ１５３の一端が端子Ｔ１５３に接続されている。抵抗Ｒ１５３の抵抗値は１０ＭΩである。そして、端子Ｔ１５３には１０Ｖの電圧が与えられている。

抵抗Ｒ１５３の他端は、オペアンプＯＰ１５２の＋入力端子、及び特性検出用ＴＦＴ１７Ｌのドレインに接続されている。各走査線１８ごとに２つの特性検出用ＴＦＴ１７Ｌが接続されている。そして、１行目から３行目の走査線１８に接続された特性検出用ＴＦＴ１７Ｌが直列に接続されている。

また、４行目から６行目の走査線１８に接続されたＴＦＴ１７Ｌも直列に接続されている。そして、４組の直列に接続されたＴＦＴ１７Ｌの組は、互いに並列に接続されている。そして、直列接続されたＴＦＴ１７Ｌの組のうち、一方の端のＴＦＴ１７Ｌのドレインは、抵抗Ｒ１５３の他端に接続され、他方の端のＴＦＴ１７Ｌのソースは接地されている。

オペアンプＯＰ１５２の−入力端子は抵抗Ｒ１５４の一端に接続され、抵抗Ｒ１５４の他端は電圧Ｖ１５２に接続されている。電圧Ｖ１５２には９．９６Ｖの電圧が与えられている。

オペアンプＯＰ１５２の出力と−入力端子間には容量Ｃ１５４が接続されている。そしてオペアンプＯＰ１５２の出力は、電流バッファ１５２の入力に接続されている。電流バッファ１５２の出力は端子Ｔ１５４、及び容量Ｃ１５３の一端に接続されている。容量Ｃ１５３の他端は接地されている。端子Ｔ１５４は、電圧Ｖｇｌを出力する。

そして端子Ｔ１５４から出力された電圧Ｖｇｌは、ゲートドライバ回路１６に入力されている。

ここで、図１５では、図４に示したブーストコンバータ回路３２、チャージポンプ回路３３などは省略されており、電源Ｖ１５１、端子Ｔ１５２に与えられる電圧、端子Ｔ１５３に与えられる電圧、電源Ｖ１５２などは、電源回路１５で生成される。

＜Ｂ．動作＞
回路１５３の動作は、実施の形態３の図１１の回路と同様であるので詳細な説明は省略する。

回路１５３は、Ｖ１５１によって与えられる基準電圧を２０Ｖに設定しているので、ＴＦＴ１７のドレイン・ソース電圧Ｖｄｓが（２０Ｖ−１０Ｖ）＝１０Ｖの際、ドレイン電流Ｉｄが（３０Ｖ−２０Ｖ）／５ＭΩ＝２μＡになるためのゲートオン電圧Ｖｇｈを発生する。

今、ゲートドライバ回路１６は、図３に示す動作をしているものとする。そうすると、ある時間は、何れか一つの走査線１８が選択されているか、若しくは垂直ブランキング期間はどれも選択されていない状態をとる。

垂直ブランキング期間以外の期間では、何れか一つの走査線１８が選択されているので、この例では、並列接続した２つの特性検出用ＴＦＴ１７Ｈのゲートがオンしていることになる。そのため、回路１５３は、一つのＴＦＴ１７Ｈあたり、１μＡのドレイン電流Ｉｄを流すためのゲートオン電圧Ｖｇｈを出力するということになる。

オペアンプＯＰ１５１後段には、Ｅｎａｂｌｅ制御付きの電流バッファ１５１を備えている。

この電流バッファ１５１は、以下の理由により設けられている。垂直ブランキング期間は、どのＴＦＴ１７Ｈも選択されていないため、どんなに電圧Ｖｇｈを変化させても所望の電流を流すことができない。そのためオペアンプＯＰ１５１は、飽和するまで電圧を上昇させ続ける。そうすると、次のフレームが開始した際、電圧Ｖｇｈが高すぎることになるので、それを防ぐためにブランキング期間中にはＥｎａｂｌｅ端子をＤｉｓａｂｌｅ状態にし、電圧Ｖｇｈを変動させないようにしている。

ブランキング期間のみならず、通常の表示期間においても全ての走査線１８が非選択状態になる駆動をする場合は、同様に、その期間だけ電圧Ｖｇｈを変化させないようにすればよい。電圧Ｖｇｈが大きく変動しすぎないことが目的であるので手段はこれ以外で構わない。

回路１５４は、電圧Ｖｇｌを生成するための回路である。回路１５４の動作も実施の形態３の図１１の回路と同様であるので詳細な説明は省略する。

オペアンプＯＰ１５２は、基準電圧９．９６Ｖを与える電源Ｖ１５２に接続されている。そのため、電流検出抵抗Ｒ１５４で、１０−９．９６＝４０ｍＶの電圧降下を生じる４ｎＡの電流が流れる電圧に電圧Ｖｇｌが設定される。

そのため、ＴＦＴ１７Ｌの直列接続の一組には、１ｎＡの電流が流れる。他の直列接続の組にも同様に１ｎＡの電流が流れる。

特性検出用ＴＦＴ１７Ｌを直列接続にする理由は、表示期間中は、何れかの走査線１８が選択状態になるので、特性検出用ＴＦＴがオンしてしまい、直列接続にしないと、一つのＴＦＴ１７Ｌがオンしただけで、どんなにオフ電圧Ｖｇｌを下げても、電流が一定値以下にならないからである。

本来なら、２個のＴＦＴ１７Ｌの直列接続でもよいが、ある走査線１８がオフになり、次の走査線１８がオンになる間、両方のゲートが中途半端にオンしている状態も考えられ、そこに大きな電流が流れてしまう可能性があるため、それを避けるために３個の直列が望ましい。

実際に、電圧Ｖｇｈ及び電圧Ｖｇｌを設定するための電流値は、表示特性から決定すればよいが、あまりにもＴＦＴ１７Ｈ，１７Ｌの限界付近に選んでしまうと個体ばらつきで解がなくなり、制御不能となってしまう。そのため、電圧Ｖｇｈを決める電流は若干低めに、そして電圧Ｖｇｌを決める電流は若干高めに設定してマージンを持たせ、その先出力する電圧に対して、電圧Ｖｇｈは若干高めて、そしてＶｇｌは若干低めるとよい。

次に図１６を参照して、本実施の形態に係る表示装置を実際に駆動した時の動作を説明する。図１６は、本実施の形態５に係る表示装置を実際に駆動した時の動作を説明するための図である。

本来、実際に生成される電圧Ｖｇｈは、ゲート・ソース間電圧Ｖｇｓにソース配線電圧の最小値を加えたものとなるが、見やすいように省略し、概念的に図示している。

今、画面上部が熱く、上側に配置された画素ＴＦＴ１１の移動度が高いものとし、画面下部は温度が低く、画素ＴＦＴ１１の移動度が低いものとする。

表示フレームが開始し、１行目の走査線１８が選択されると、１行目に取り付けられた特性検出用ＴＦＴ１７に基づき、若干低めの電圧Ｖｇｈが生成される。

それから走査が進み、中間部では、そのとき選択されている走査線１８上のＴＦＴ１７に応じた電圧Ｖｇｈ、フレーム終了の一番下の走査線１８が選択されている時は、最終行目に取り付けられたＴＦＴ１７の特性に基づき若干高めのＶｇｈが生成される。その後、垂直ブランキング期間となり、電圧Ｖｇｈの値は一定となり、再び１行目が選択された場合は、１行目に相当する電圧Ｖｇｈになる。

電圧Ｖｇｌに関しては殆ど変化しない。これは例えば走査線１８が１０００行ある場合、そのうち１行が選択されても単純に１／１０００の影響度であるためである。当然、表示装置全体が熱くなるなどして、平均的な特性が変化すれば、それに合わせて電圧Ｖｇｌの値は制御される。

＜Ｃ．効果＞
本実施の形態６に係る表示装置は、複数個の特性検出用ＴＦＴ１７Ｌ、ＴＦＴ１７Ｈをさらに備えている。そして、特性検出用ＴＦＴ１７Ｌ、ＴＦＴ１７Ｈは、複数行に配置された画素ＴＦＴ１１のゲート配線１８の端部に配置されている。

そのため、簡単な回路構成で、画素ＴＦＴ１１の個体ばらつき、温度変化、経年変化に加え、面内の温度分布による画素ＴＦＴ１１の特性起因の表示品位低下を防ぐことができる。

さらには、垂直方向に多数の特性検出用ＴＦＴ１７Ｈ，１７Ｌを備えて順次選択・調整されるので、例えばある部分が局所的に熱い（ＴＦＴ特性が異なる）場合のような非線形な駆動電圧が必要であっても対応することができる。

本実施の形態では、電圧Ｖｇｈを決定するための特性検出用ＴＦＴ１７Ｈをゲートドライバ回路１６側に配置し、電圧Ｖｇｌを決定するための特性検出用ＴＦＴ１７Ｌをゲートドライバ回路１６から遠い側に配置したが、これはどちらでもよい。

但し、電圧Ｖｇｈは、ゲートドライバ回路１６側に配置した方が、ゲート配線１８の抵抗及び容量起因のゲート電圧のなまりがなく、常に何れかがオンとしている状態となりやすいため好ましい。

もし、ゲート電圧のなまりのために走査行の切り替わり時にどれもオンしてない状態や、２つ以上の走査線１８がオンしてしまう場合、その期間は前述のようにＥｎａｂｌｅ信号を利用してフィードバックループを止めて、Ｖｇｈ電圧が変化しないようにすればよい。

なお、図１５には示していないが、図１２に示したコモン電圧発生回路を組み合わせることで、コモン電圧も動的に補償することができる。本実施の形態６に係る表示装置では、走査線１８ごとに画素ＴＦＴ１１に出力されるゲートオン電圧Ｖｇｈ、ゲートオフ電圧Ｖｇｌが変わるため、夫々にふさわしいコモン電圧に補正される。

実施の形態１に係る表示装置のブロック図である。 実施の形態１に係る検出検出用ＴＦＴが電源回路に出力する検出電圧を説明するための概略図である。 実施の形態１に係る画素ＴＦＴを駆動するタイミングを示すタイミングチャートである。 実施の形態１に係る電源回路の構成を示す回路図である。 実施の形態１に係るソースドライバ出力電圧の時間変化を示す図である。 実施の形態１に係る並列にｎ段接続された特性検出用ＴＦＴの構成を示す回路図である。 実施の形態１に係る液晶画素の簡略化した等価回路図である。 実施の形態１に係るコモン電圧生成回路の構成を示す回路図である。 実施の形態２に係る表示装置のブロック図である。 実施の形態２に係る特性検出用ＴＦＴの周辺回路の構成を示す回路図である。 実施の形態３に係る特性検出用ＴＦＴの周辺回路の構成を示す回路図である。 実施の形態３に係るコモン電圧生成回路の構成を示す回路図である。 実施の形態４に係る特性検出用ＴＦＴの周辺回路の構成を示す回路図である。 実施の形態５に係るゲートドライバ回路の構成を示す回路図である。 実施の形態６に係る表示装置の構成を示す回路図である。 実施の形態６に係る表示装置の動作を説明するための図である。

符号の説明

１０ 画素容量、１１ 画素ＴＦＴ、１２ 表示エリア、１３ ソースドライバ回路、１４ 制御信号回路、１５ 電源回路、１６ ゲートドライバ回路、１７，１７Ｈ，１７Ｌ 特性検出用ＴＦＴ、１４６ 参照電圧部。

Claims (8)

1. 基板上にマトリクス状に配置され、各々に画素ＴＦＴが設けられた複数の画素と、
   前記基板上に前記画素ＴＦＴと同一特性を有して形成され、前記画素ＴＦＴを駆動するためのオン電圧又はオフ電圧を検出する特性検出用ＴＦＴと、
   を備え、
   前記特性検出用ＴＦＴは、前記画素ＴＦＴとオン状態にある期間が一致するように駆動されることを特徴とする表示装置。
2. 前記特性検出用ＴＦＴは、その制御端子と電流入力端子とが接続されており、
   前記制御端子と前記電流入力端子との接続部にバイアス電流が印加されることにより、前記オン電圧又は前記オフ電圧を検出することを特徴とする請求項１に記載の表示装置。
3. 前記特性検出用ＴＦＴのゲート電圧を制御するゲート電圧制御回路をさらに備え、
   前記特性検出用ＴＦＴは、前記画素ＴＦＴに要求される電流と同じ所定の電流を流すように前記ゲート電圧が制御されることにより、前記オン電圧又は前記オフ電圧を検出することを特徴とする請求項１に記載の表示装置。
4. 前記特性検出用ＴＦＴは、前記画素ＴＦＴを駆動するゲート駆動回路により駆動されることを特徴とする請求項１に記載の表示装置。
5. 前記複数の画素に共通にコモン電圧を与えるコモン電圧生成回路をさらに備え、
   前記コモン電圧は前記オン電圧又は前記オフ電圧に応じて変化されることを特徴とする請求項１から４の何れかに記載の表示装置。
6. 複数個の前記特性検出用ＴＦＴをさらに備え、
   前記複数個の特性検出用ＴＦＴは、並列接続されていることを特徴とする請求項１から５の何れかに記載の表示装置。
7. 複数個の前記特性検出用ＴＦＴと、
   前記複数個の特性検出用ＴＦＴ間の出力を分圧する分圧部と、
   をさらに備え、
   前記画素ＴＦＴは、前記分圧部により分圧されたオン電圧又はオフ電圧により駆動されることを特徴とする請求項１から６の何れかに記載の表示装置。
8. 複数個の前記特性検出用ＴＦＴをさらに備え、
   前記特性検出用ＴＦＴは、複数行に配置された前記画素ＴＦＴのゲート配線の端部に配置されていることを特徴とする請求項１から６の何れかに記載の表示装置。
   

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