WO2018173494A1 - 表示装置 - Google Patents

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WO2018173494A1
WO2018173494A1 PCT/JP2018/003188 JP2018003188W WO2018173494A1 WO 2018173494 A1 WO2018173494 A1 WO 2018173494A1 JP 2018003188 W JP2018003188 W JP 2018003188W WO 2018173494 A1 WO2018173494 A1 WO 2018173494A1
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gate
transistor
electrically connected
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display device
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PCT/JP2018/003188
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玄士朗 河内
邦晶 天野
桶　隆太郎
大介 梶田
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パナソニック液晶ディスプレイ株式会社
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    • G09G2300/0439—Pixel structures

Definitions

  • the present invention relates to a display device.
  • a thin film transistor In a display device such as a liquid crystal display device, a thin film transistor (TFT) is used as a switching element.
  • TFT thin film transistor
  • Vth the threshold voltage of a thin film transistor shifts due to changes in temperature environment, usage time, applied voltage and the like.
  • the threshold voltage of the thin film transistor is shifted, the switching operation becomes unstable, and the display quality is deteriorated. Therefore, a technique for detecting the threshold voltage of the thin film transistor and correcting the threshold voltage has been proposed (for example, see Patent Document 1).
  • the present invention has been made in view of the above problems, and an object thereof is to provide a display device capable of detecting a shift amount of a threshold voltage of a thin film transistor with a simple configuration.
  • a display device includes a plurality of source lines, a plurality of gate lines, a source driver that supplies a data signal to each of the plurality of source lines, and the plurality of gate lines.
  • a gate driver for supplying a gate signal to each of the plurality of pixel transistors, a plurality of pixel transistors electrically connected to the source lines and the gate lines, and a drain electrode lead-out wiring are electrically connected to the first external terminal.
  • a monitor transistor having a gate electrode lead-out line electrically connected to the second external terminal, a source electrode lead-out line electrically connected to the third external terminal, and a drain electrode lead-out line to the fourth external terminal
  • the gate electrode lead-out wiring is electrically connected to the fifth external terminal
  • the source electrode lead-out wiring is electrically connected to the sixth external terminal.
  • a reference transistor connection has been said is electrically connected to the third external terminal and the sixth external terminal, characterized in that it comprises a detection unit for detecting a shift amount of the threshold voltage of the monitor transistor.
  • the display device includes a first mode for displaying an image and a second mode for detecting a shift amount of a threshold voltage of the monitor transistor.
  • the drain electrode of the monitor transistor is applied to the drain electrode.
  • the data signal is applied, the gate signal is applied to the gate electrode of the monitor transistor, the drain electrode of the reference transistor and the lead wire of the gate electrode are connected to a constant voltage source, and in the second mode, Applying a predetermined voltage to each drain electrode of each of the monitor transistor and the reference transistor, connecting a lead-out line of each gate electrode of the monitor transistor and the reference transistor to a constant voltage source, and the detection unit includes:
  • Each drain of the monitor transistor and the reference transistor It may detect the shift amount based on the emission current.
  • the display device further includes a control unit that applies a correction voltage to the plurality of pixel transistors based on the shift amount, and when the shift amount is greater than a first reference voltage, the control unit The correction voltage may be applied to each gate electrode of the pixel transistor.
  • control unit may set a longer application period of the correction voltage as the shift amount is larger.
  • the signal waveform of the correction voltage may have a rising period and a falling period inclined.
  • the control unit when the shift amount is larger than the first reference voltage, the control unit outputs a control signal to the source driver and the gate driver, and the source driver receives the control signal.
  • the common voltage may be output to the source lines only for a predetermined period, and the gate driver may output the correction voltage to the gate lines only for the predetermined period when receiving the control signal.
  • the process in which the control unit applies the correction voltage to the gate electrodes of the plurality of pixel transistors may be executed after receiving an operation to turn off the power of the display device. .
  • the control unit in the process in which the control unit applies the correction voltage to the gate electrodes of the plurality of pixel transistors, the control unit sequentially supplies the correction voltage to the plurality of gate lines. You may let them.
  • the plurality of source lines, the plurality of gate lines, the source driver, the gate driver, the plurality of pixel transistors, the monitor transistor, and the reference transistor are: It is provided in the display panel, and the detection unit may be provided outside the display panel.
  • the monitor transistor and the reference transistor may be disposed close to each other in a non-display region of the display panel.
  • the display device includes a first mode for displaying an image and a second mode for detecting a shift amount of a threshold voltage of the monitor transistor.
  • the drain electrode of the monitor transistor is applied to the drain electrode.
  • the data signal is applied, the gate signal is applied to the gate electrode of the monitor transistor, the drain electrode of the reference transistor and the lead wire of the gate electrode are connected to a constant voltage source, and in the second mode,
  • the drain electrode and the gate electrode of the monitor transistor are electrically connected to each other and electrically connected to a constant current source, and the drain electrode and the gate electrode of the reference transistor are electrically connected to each other and the constant electrode.
  • Electrically connected to a current source, and the detector comprises the monitor transistor and the It may detect the shift amount based on each of the drain voltage of the quasi-transistor.
  • a display device includes a plurality of source lines, a plurality of gate lines, a source driver that supplies a data signal to each of the plurality of source lines, and the plurality of gate lines.
  • a gate driver for supplying a gate signal to each of the plurality of pixel transistors, a plurality of pixel transistors electrically connected to the source lines and the gate lines, and a drain electrode lead-out wiring are electrically connected to the first external terminal.
  • the gate electrode lead-out line is electrically connected to the second external terminal
  • the source electrode lead-out line is electrically connected to the third external terminal
  • the monitor transistor is electrically connected to the third external terminal.
  • a display device includes a plurality of source lines, a plurality of gate lines, a source driver that supplies a data signal to each of the plurality of source lines, and the plurality of gate lines.
  • a gate driver for supplying a gate signal to each of the plurality of pixel transistors, a plurality of pixel transistors electrically connected to the source lines and the gate lines, and a plurality of pixels electrically connected to each of the plurality of pixel transistors.
  • Each of the plurality of pixel transistors and each of the plurality of monitor transistors includes a gate electrode, a semiconductor layer, a source electrode, and a drain electrode formed of the same material in the same layer. And the plurality of monitor transistors are not electrically connected to the plurality of pixel electrodes.
  • the plurality of pixel transistors may be formed in a display area, and the monitor transistor may be formed in a non-display area.
  • the monitor transistor may not be electrically connected to the source driver and the gate driver.
  • the display device can detect the shift amount of the threshold voltage of the thin film transistor with a simple configuration.
  • FIG. 3 is a cross-sectional view taken along the line AA ′ of FIG.
  • FIG. 3 is a cross-sectional view taken along the line BB ′ of FIG.
  • FIG. 6 is a cross-sectional view taken along the line CC ′ of FIG. It is a figure which shows the structure of the correction circuit which concerns on this embodiment. It is a figure which shows the structure of the correction circuit which concerns on this embodiment.
  • a liquid crystal display device is taken as an example, but the display device according to the present invention is not limited to a liquid crystal display device, and may be, for example, an organic EL display device.
  • FIG. 1 is a plan view showing a schematic configuration of the liquid crystal display device according to the present embodiment.
  • the liquid crystal display device 1 includes a display panel 10, a source driver SD (IC), a gate driver GD (IC), and a backlight (not shown).
  • the display panel 10 includes a display area 10a for displaying an image and a non-display area 10b around the display area 10a.
  • the number of source drivers SD and gate drivers GD is not limited.
  • a plurality of source lines 11 extending in a first direction (for example, a column direction) and a plurality of gate lines 12 extending in a second direction (for example, a row direction) are provided.
  • a thin film transistor 13 (hereinafter referred to as a pixel transistor) is provided.
  • Each source line 11 is electrically connected to the source driver SD
  • each gate line 12 is electrically connected to the gate driver GD.
  • a plurality of pixels 14 are arranged in a matrix (row direction and column direction) corresponding to each intersection of each source line 11 and each gate line 12.
  • a pixel electrode 15 is electrically connected to the pixel transistor 13, and a common electrode 16 is disposed opposite to the pixel electrode 15.
  • Each source line 11 is supplied with a data signal (data voltage) from the source driver SD
  • each gate line 12 is supplied with a gate signal (gate on voltage, gate off voltage) from the gate driver GD.
  • a common voltage Vcom is supplied to the common electrode 16 from a common driver (not shown).
  • An electric field is generated by the difference between the data voltage supplied to the pixel electrode 15 and the common voltage Vcom supplied to the common electrode 16.
  • the liquid crystal is driven by this electric field, and the image display is performed by controlling the light transmittance of the backlight.
  • a desired data voltage is applied to each source line 11 connected to the pixel electrode 15 of each pixel 14 corresponding to red, green, and blue formed by a striped color filter. Realized by supplying.
  • FIG. 2 is a plan view showing the configuration of the pixel 14. 3 is a cross-sectional view taken along the line AA ′ in FIG. 2, and FIG. 4 is a cross-sectional view taken along the line BB ′ in FIG. A specific configuration of the display panel 10 will be described with reference to FIGS.
  • each pixel 14 is provided with a pixel transistor 13.
  • the pixel transistor 13 includes a semiconductor layer SI1 formed on the insulating film 121 (see FIG. 3), and a drain electrode DE1 and a source electrode SE1 formed on the semiconductor layer SI1 (see FIG. 2). ).
  • the drain electrode DE1 is electrically connected to the source line 11, and the source electrode SE1 is electrically connected to the pixel electrode 15 through the through hole 17.
  • Each pixel 14 is formed with a pixel electrode 15 made of a transparent conductive film such as ITO.
  • the pixel electrode 15 has a plurality of openings (slits) and is formed in a stripe shape.
  • one common electrode 16 made of a transparent conductive film such as ITO is formed over the entire display area.
  • the display panel 10 includes a thin film transistor substrate 100 disposed on the back side, a color filter substrate 200 disposed on the display surface side, and between the thin film transistor substrate 100 and the color filter substrate 200. And a liquid crystal layer 300 to be sandwiched.
  • the gate line 12 (FIG. 4) is formed on the display surface side of the glass substrate 110, and the insulating film 121 is formed so as to cover the gate line 12.
  • a source line 11 (FIG. 3) is formed on the insulating film 121, and an insulating film 122 is formed so as to cover the source line 11.
  • a common electrode 16 is formed on the insulating film 122, and an insulating film 123 is formed so as to cover the common electrode 16.
  • a pixel electrode 15 is formed on the insulating film 123, and an alignment film 124 is formed so as to cover the pixel electrode 15.
  • a polarizing plate 130 is formed on the back side of the glass substrate 110.
  • a black matrix 222 and a color filter 221 are formed on the back side of the glass substrate 210, and an overcoat layer is formed so as to cover them. 223 is formed.
  • An alignment film 224 is formed on the overcoat layer 223.
  • a polarizing plate 230 is formed on the display surface side of the glass substrate 210.
  • Liquid crystal 301 is sealed in the liquid crystal layer 300.
  • the liquid crystal 301 may be a negative liquid crystal having a negative dielectric anisotropy or a positive liquid crystal having a positive dielectric anisotropy.
  • the alignment films 124 and 224 may be alignment films subjected to rubbing alignment treatment or may be photo alignment films subjected to photo alignment treatment.
  • each part constituting the pixel 14 is not limited to the structure shown in FIGS. 3 and 4, and a known structure can be applied.
  • the liquid crystal display device 1 has an IPS (In-Plane-Switching) system configuration.
  • the configuration of the liquid crystal display device 1 is not limited to the above configuration.
  • a detection transistor for detecting the threshold voltage (Vth) of the pixel transistor 13 is provided in the non-display area 10 b of the display panel 10.
  • the detection transistor includes a monitor transistor 21 and a reference transistor 31.
  • the lead wire 22 electrically connected to the monitor transistor 21 is electrically connected to the external terminal 23, and the lead wire 32 electrically connected to the reference transistor 31 is electrically connected to the external terminal 33.
  • the monitor transistor 21 and the reference transistor 31 are not electrically connected to the source line 11 and the gate line 12.
  • the monitor transistor 21 and the reference transistor 31 have the same size (channel length L and channel width W) as the pixel transistor 13 (channel length L and channel width W).
  • the monitor transistor 21 and the reference transistor 31 are arranged close to each other.
  • FIG. 5 is a plan view showing the configuration of the monitor transistor 21.
  • the monitor transistor 21 includes a plurality (six in this case) of thin film transistors.
  • the drain electrode DE2 is electrically connected to the lead wire 22d
  • the source electrode SE2 is electrically connected to the lead wire 22s
  • the gate electrode GE2 is electrically connected to the lead wire 22g. It is connected to the.
  • the semiconductor layer SI2 overlaps the gate electrode GE2, and a part of the drain electrode DE2 and a part of the source electrode SE2 overlap the semiconductor layer SI2.
  • the lead wire 22d is electrically connected to the external terminal 23d
  • the lead wire 22s is electrically connected to the external terminal 23s
  • the lead wire 22g is electrically connected to the external terminal 23g.
  • FIG. 6 is a plan view showing the configuration of the reference transistor 31.
  • the reference transistor 31 includes a plurality (six in this case) of thin film transistors.
  • the drain electrode DE3 is electrically connected to the lead wiring 32d
  • the source electrode SE3 is electrically connected to the lead wiring 32s
  • the gate electrode GE3 is electrically connected to the lead wiring 32g. It is connected to the.
  • the semiconductor layer SI3 overlaps the gate electrode GE3, and a part of the drain electrode DE3 and a part of the source electrode SE3 overlap the semiconductor layer SI3.
  • the lead wiring 32d is electrically connected to the external terminal 33d
  • the lead wiring 32s is electrically connected to the external terminal 33s
  • the lead wiring 32g is electrically connected to the external terminal 33g.
  • FIG. 7 is a cross-sectional view taken along the line CC ′ of FIG. 5, and shows a part of the cross-sectional configuration of the monitor transistor 21 and the reference transistor 31.
  • a gate electrode GE2 is formed on the display surface side of the glass substrate 110, and an insulating film 121 is formed so as to cover the gate electrode GE2.
  • On the insulating film 121 a semiconductor layer SI2, a drain electrode DE2 that partially overlaps the semiconductor layer SI2, and a source electrode SE2 that partially overlaps the semiconductor layer SI2 are formed, and an insulating film 122 is formed to cover them. Is formed.
  • the monitor transistor 21 and the reference transistor 31 are formed in the same process as the pixel transistor 13. Similar to the pixel configuration of the display region 10a (see FIGS.
  • the common electrode 16, the insulating film 123, the pixel electrode 15, and the like may be formed on the insulating film 122.
  • the monitor transistor 21 and the reference transistor 31 may be thin film transistors included in so-called dummy pixels.
  • the monitor transistor 21 is irradiated with light and applied with a voltage under the same conditions as the pixel transistor 13.
  • the number of monitor transistors 21 and reference transistors 31 is not limited to six, and an appropriate number may be selected according to the detection sensitivity and current upper limit value of a correction circuit 500 described later.
  • the pixel transistor 13, the monitor transistor 21, and the reference transistor 31 each have a gate electrode, a semiconductor layer, a source electrode, and a drain electrode that are formed of the same material in the same layer. Further, the monitor transistor 21 and the reference transistor 31 are not electrically connected to the pixel electrode 15 and are not electrically connected to the source driver SD and the gate driver GD.
  • FIG. 8 is a diagram illustrating a configuration of the correction circuit 500.
  • the correction circuit 500 includes logarithmic conversion circuits 510 and 520, a differential circuit 530, an A / D conversion circuit ADC, a control unit 550, and switch units SW1, SW2, and SW3.
  • the logarithmic conversion circuits 510 and 520 and the differential circuit 530 constitute a detection unit 540 that detects the shift amount ⁇ Vth of the threshold voltage Vth of the monitor transistor 21.
  • the output terminal of the switch unit SW1 is connected to the external terminal 23g, the output terminal of the switch unit SW2 is connected to the external terminal 23d, and the output terminal of the switch unit SW3 is connected to the external terminal 33d.
  • the external terminal 33g is connected to the ground (0V) (constant voltage source).
  • An input terminal of the logarithmic conversion circuit 510 is connected to the external terminal 23s, and an input terminal of the logarithmic conversion circuit 520 is connected to the external terminal 33s.
  • the output terminal of the logarithmic conversion circuit 510 is connected to the first input terminal (inverting input terminal) of the differential circuit 530, and the output terminal of the logarithmic conversion circuit 520 is the second input terminal (non-inverting input terminal) of the differential circuit 530.
  • the output terminal of the differential circuit 530 is connected to the input terminal of the A / D conversion circuit ADC, and the output terminal of the A / D conversion circuit ADC is connected to the input terminal of the control unit 550.
  • the output terminal of the control unit 550 is connected to the input terminals of the switch units SW1, SW2, and SW3 and the input terminals of the source driver SD and the gate driver GD.
  • the controller 550 may be provided in a timing controller (not shown).
  • FIG. 8 shows a state (normal mode) when a normal display operation is performed.
  • the control unit 550 receives an operation for turning on the power of the liquid crystal display device 1, the control unit 550 outputs a control signal CS1 to the source driver SD and the gate driver GD, and outputs a switching signal Vsw1 to each of the switch units SW1, SW2, and SW3.
  • the source driver SD receives the control signal CS1 from the control unit 550 and receives image data and a timing signal (start pulse, clock, etc.) from the timing controller, the source driver SD executes a well-known process to perform the data signal Vs (grayscale voltage). Is output to the source line 11.
  • Vs grayscale voltage
  • the gate driver GD when the gate driver GD receives the control signal CS1 from the control unit 550 and receives a timing signal (start pulse, clock, etc.) from the timing controller, the gate driver GD executes a known process to perform a gate signal Vg (gate on voltage Vgh, gate off). Voltage Vgl) is sequentially output to the gate line 12. Thereby, a normal display operation is performed in the normal mode.
  • Vg gate on voltage Vgh, gate off
  • the switch unit SW1 When the switch unit SW1 receives the switching signal Vsw1 from the control unit 550, the switch unit SW1 electrically connects the input terminal of the gate signal Vg and the external terminal 23g of the display panel 10.
  • the switch unit SW2 When the switch unit SW2 receives the switching signal Vsw1 from the control unit 550, the switch unit SW2 electrically connects the input terminal of the data signal Vs and the external terminal 23d of the display panel 10.
  • the gate signal Vg input to the switch unit SW1 is the same signal as the gate signal Vg (gate on voltage Vgh, gate off voltage Vgl) output from the gate driver GD to the gate line 12, and data input to the switch unit SW2
  • the signal Vs is the same signal as the data signal Vs (grayscale voltage) output from the source driver SD to the source line 11.
  • the gate signal (gate on voltage Vgh) is applied to the gate electrode GE2 of the monitor transistor 21 to turn on the monitor transistor 21, and the data signal Vs is applied to the drain electrode DE2 of the monitor transistor 21. Is applied. That is, in the normal mode, the monitor transistor 21 performs the same operation as the pixel transistor 13.
  • the data signal Vs applied to the monitor transistor 21 may be applied with the same voltage as any of the pixel transistors 13 in the display region, or a specific voltage (for example, halftone) regardless of the input signal. Voltage) may be applied.
  • the monitor transistor 21 is disposed in the same environment as the pixel transistor 13 such as a temperature environment and a voltage application environment.
  • the threshold voltage of the pixel transistor 13 shifts (changes)
  • the threshold voltage of the monitor transistor 21 also shifts, and the shift amount ⁇ Vth becomes substantially equal. Therefore, by detecting the shift amount ⁇ Vth of the threshold voltage Vth of the monitor transistor 21, it is possible to substantially detect the shift amount of the threshold voltage of the pixel transistor 13.
  • the switch unit SW3 When the switch unit SW3 receives the switching signal Vsw1 from the control unit 550, the switch unit SW3 electrically connects the ground (0V) and the external terminal 33d of the display panel 10. Thereby, since no voltage is applied to the reference transistor 31, the threshold voltage Vth of the reference transistor 31 does not shift.
  • FIG. 9 shows a state (correction mode) when the shift of the threshold voltage of the pixel transistor 13 is corrected.
  • the control unit 550 receives an operation of turning off the power supply of the liquid crystal display device 1, the control unit 550 outputs a switching signal Vsw2 to each of the switch units SW1, SW2, and SW3.
  • the switch unit SW1 When the switch unit SW1 receives the switching signal Vsw2 from the control unit 550, the switch unit SW1 electrically connects the ground (0 V) and the external terminal 23g of the display panel 10.
  • the switch unit SW2 receives the switching signal Vsw2 from the control unit 550, the switch unit SW2 electrically connects the power supply (power supply voltage Vd) and the external terminal 23d of the display panel 10.
  • the power supply voltage Vd input to the switch unit SW2 is set to a predetermined voltage (for example, 10V).
  • the switch unit SW3 receives the switching signal Vsw2 from the control unit 550, the switch unit SW3 electrically connects the power supply (power supply voltage Vd) and the external terminal 33d of the display panel 10.
  • the power supply voltage Vd input to the switch unit SW3 is set to the same predetermined voltage (for example, 10V) as the power supply voltage Vd input to the switch unit SW2.
  • the drain-source voltage Vds is set to 10V
  • the gate-source voltage Vgs is set to 0V.
  • the drain current Im due to the subthreshold characteristic of the monitor transistor 21 is input to the logarithmic conversion circuit 510
  • the drain current Iref due to the subthreshold characteristic of the reference transistor 31 is input to the logarithmic conversion circuit 520.
  • the detection unit 540 outputs the output voltage Vout based on the well-known equation (1) shown below. calculate.
  • the output voltage Vout represents the shift amount ⁇ Vth of the threshold voltage Vth of the monitor transistor 21.
  • the shift amount ⁇ Vth detected by the detection unit 540 is input to the control unit 550 after analog-digital conversion by the A / D conversion circuit ADC.
  • the control unit 550 determines whether or not the shift amount ⁇ Vth is larger than a preset reference voltage. If the shift amount ⁇ Vth is larger than the reference voltage, a control signal for correcting the shift of the threshold voltage of the pixel transistor 13.
  • CS2 is output to the source driver SD and the gate driver GD.
  • the source driver SD When receiving the control signal CS2 from the control unit 550, the source driver SD outputs a predetermined voltage (for example, Vcom) to each source line 11 for a predetermined period Tp (for example, 10 to 60 seconds).
  • the gate driver GD when the gate driver GD receives the control signal CS2 from the control unit 550, the gate driver GD outputs a correction voltage (for example, a gate-on voltage Vgh) to each gate line 12 for a predetermined period Tp (for example, 10 to 60 seconds). Accordingly, the correction voltage (gate-on voltage Vgh) is applied to the gate electrode GE1 of the pixel transistor 13 (see FIG. 2) and Vcom is applied to the drain electrode DE1 for a predetermined period Tp (for example, 10 to 60 seconds). Therefore, for example, when the threshold voltage of the pixel transistor 13 shifts in the minus direction, the threshold voltage can be corrected by applying the correction voltage and shifting it in the plus direction.
  • a correction voltage for example, a gate-on voltage Vgh
  • the control unit 550 When the shift amount ⁇ Vth is larger than the reference voltage, the control unit 550 further outputs a switching signal Vsw1 (see FIG. 8) to each of the switch units SW1, SW2, and SW3.
  • Vsw1 switching signal
  • the gate signal Vg (correction voltage; gate-on voltage Vgh) is applied to the gate electrode GE2 of the monitor transistor 21 for a predetermined period Tp (for example, 10 to 60 seconds), and data is applied to the drain electrode DE2.
  • Tp for example, 10 to 60 seconds
  • FIG. 10 is a flowchart illustrating an operation example of the correction mode.
  • FIG. 11 is a graph showing the change over time of the shift amount ⁇ Vth of the threshold voltage Vth of the monitor transistor 21.
  • FIG. 11 shows a state in which the liquid crystal display device is repeatedly turned on and off.
  • the liquid crystal display device 1 is performing the display operation in the normal mode (S101), and then receives an operation for turning off the power supply of the liquid crystal display device 1 (S102), and turns off the backlight (S103).
  • the detection unit 540 logarithmic conversion circuits 510 and 520 and the differential circuit 530
  • the control unit 550 of the correction circuit 500 determines whether or not the shift amount ⁇ Vth is larger than the first reference voltage Vc (see FIG. 11) (S105).
  • the control unit 550 When the shift amount ⁇ Vth is larger than the first reference voltage Vc (YES in S105), the control unit 550 outputs the control signal CS2 to the source driver SD and the gate driver GD and applies the correction voltage (gate-on voltage Vgh) to the pixel transistor 13. At the same time, the control unit 550 outputs the switching signal Vsw1 (see FIG. 8) to the switch units SW1, SW2, and SW3 and applies the correction voltage (gate-on voltage Vgh) to the monitor transistor 21 (S106). Next, the control unit 550 outputs the switching signal Vsw2 (see FIG. 9) to the switch units SW1, SW2, SW3 again to detect the shift amount ⁇ Vth (S107).
  • the controller 550 determines whether or not the shift amount ⁇ Vth is smaller than the second reference voltage Va (see FIG. 11) (S108). When the shift amount ⁇ Vth is smaller than the second reference voltage Va (YES in S108), the liquid crystal display device 1 turns off the power of the display panel 10 (S109) and stops (S110). When the shift amount ⁇ Vth is greater than or equal to the second reference voltage Va (NO in S108), the process returns to S106, and the process of applying the correction voltage is executed again. When the shift amount ⁇ Vth is equal to or lower than the first reference voltage Vc (NO in S105), the process proceeds to S109, where the liquid crystal display device 1 turns off the power of the display panel 10 (S109) and stops (S110).
  • the gate driver GD may sequentially supply the correction voltage to each gate line 12 or may simultaneously supply the correction voltage to each gate line 12.
  • FIG. 12 is a diagram showing signal waveforms of voltages applied to the pixel transistors 13 in the normal mode and the correction mode.
  • the signal waveform of the correction voltage applied to the gate electrode GE1 of the pixel transistor 13 is inclined from the potential Vgl to the potential Vgh in the first period Ta (rising), and the potential Vgh is maintained in the subsequent period Tp.
  • the potential Vgh is inclined toward the potential Vgl.
  • the length of the period Tp may be set according to the shift amount ⁇ Vth of the threshold voltage Vth.
  • the period Tp is set so that the period Tp becomes longer as the shift amount ⁇ Vth is larger. Thereby, the shift of the threshold voltage Vth can be reliably corrected.
  • the threshold voltage shift amount detection process and correction process (correction mode) of the pixel transistor 13 are performed when an operation to turn off the power supply of the liquid crystal display device 1 is received. It is not limited.
  • the correction mode process may be performed when an operation to turn on the power of the liquid crystal display device 1 is received.
  • the correction mode process may be performed in a period between display operations. For example, the correction mode process may be performed during a blanking period of a predetermined frame.
  • FIG. 15 shows how correction mode processing is repeated between display operations. As shown in FIG. 15, it can be seen that the shift of the threshold voltage Vth can be suppressed by performing the correction process.
  • the liquid crystal display device 1 of the present invention is not limited to the above configuration.
  • the reference transistor 31 may be omitted from the display panel 10
  • the detection unit 540 of the correction circuit 500 may be configured by a logarithmic conversion circuit 510 and a differential circuit 530.
  • the first input terminal of the differential circuit 530 is connected to the output terminal of the logarithmic conversion circuit 510, and the second input terminal is connected to the ground via the resistor R4.
  • the detection unit 540 detects the shift amount ⁇ Vth of the threshold voltage Vth of the monitor transistor 21 based on the drain current Im.
  • FIG. 17 is a diagram illustrating another configuration of the correction circuit 500.
  • the logarithmic conversion circuits 510 and 520 are omitted, and the detection unit 540 includes the operational amplifier OPA3.
  • the gate electrode GE2 and the drain electrode DE2 of the monitor transistor 21 are connected to each other (diode connection) and connected to a constant current source, and Connected to the inverting input terminal of the operational amplifier OPA3.
  • the gate electrode GE3 and the drain electrode DE3 of the reference transistor 31 are connected to each other (diode connection) and connected to a constant current source, and the operational amplifier OPA3 is not connected. Connected to the inverting input terminal.
  • the detection unit 540 (the operational amplifier OPA3) detects the shift amount ⁇ Vth (Vout) of the threshold voltage Vth of the monitor transistor 21 based on the drain voltage input from the monitor transistor 21 and the drain voltage input from the reference transistor 31. To do.
  • the pixel transistor 13 and the monitor transistor 13 are set so that the threshold voltage Vth does not become a negative value. It is preferable to set conditions for the correction voltage to be applied.
  • the liquid crystal display device 1 displays a liquid crystal display on the display panel 10 when the shift amount ⁇ Vth of the threshold voltage Vth of the monitor transistor 21 becomes larger than a reference voltage (for example, Vc in FIG. 11) during the display operation (normal mode).
  • a warning display image such as a message prompting to turn off the power of the apparatus 1 may be displayed.
  • the liquid crystal display device 1 may be configured to detect the shift amount ⁇ Vth of the threshold voltage Vth of the monitor transistor 21 when the temperature of the display panel 10 becomes high.

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Abstract

表示装置は、複数のソース線と、複数のゲート線と、ソースドライバと、ゲートドライバと、前記各ソース線及び前記各ゲート線に電気的に接続された複数の画素トランジスタと、ドレイン電極が第１外部端子に電気的に接続され、ゲート電極が第２外部端子に電気的に接続され、ソース電極が第３外部端子に電気的に接続されたモニタトランジスタと、ドレイン電極が第４外部端子に電気的に接続され、ゲート電極が第５外部端子に電気的に接続され、ソース電極が第６外部端子に電気的に接続された基準トランジスタと、前記第３外部端子及び前記第６外部端子に電気的に接続され、前記モニタトランジスタの閾値電圧のシフト量を検出する検出部と、を含む。

Description

表示装置
　本発明は、表示装置に関する。
　液晶表示装置等の表示装置には、スイッチング素子として薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）が用いられている。従来から、温度環境、使用時間、印加電圧等の変化により、薄膜トランジスタの閾値電圧（Ｖｔｈ）がシフトすることが知られている。薄膜トランジスタの閾値電圧がシフトすると、スイッチング動作が不安定になり、表示品位の低下を招く。そこで、薄膜トランジスタの閾値電圧を検出して、閾値電圧を補正する技術が提案されている（例えば特許文献１参照）。
米国特許第６２２９５０６号公報
　しかし、上記従来の技術では、閾値電圧を検出するためにガラス基板上に、複数の薄膜トランジスタから成る検出回路を形成する必要があるため、回路構成が複雑化する問題が生じる。
　本発明は、上記課題に鑑みてなされたものであり、その目的は、簡易な構成により薄膜トランジスタの閾値電圧のシフト量を検出することができる表示装置を提供することにある。
　上記課題を解決するために、本発明に係る表示装置は、複数のソース線と、複数のゲート線と、前記複数のソース線のそれぞれにデータ信号を供給するソースドライバと、前記複数のゲート線のそれぞれにゲート信号を供給するゲートドライバと、前記各ソース線及び前記各ゲート線に電気的に接続された複数の画素トランジスタと、ドレイン電極の引き出し配線が第１外部端子に電気的に接続され、ゲート電極の引き出し配線が第２外部端子に電気的に接続され、ソース電極の引き出し配線が第３外部端子に電気的に接続されたモニタトランジスタと、ドレイン電極の引き出し配線が第４外部端子に電気的に接続され、ゲート電極の引き出し配線が第５外部端子に電気的に接続され、ソース電極の引き出し配線が第６外部端子に電気的に接続された基準トランジスタと、前記第３外部端子及び前記第６外部端子に電気的に接続され、前記モニタトランジスタの閾値電圧のシフト量を検出する検出部と、を含むことを特徴とする。
　本発明に係る表示装置では、画像を表示する第１モードと、前記モニタトランジスタの閾値電圧のシフト量を検出する第２モードとを含み、前記第１モードでは、前記モニタトランジスタの前記ドレイン電極に前記データ信号を印加し、前記モニタトランジスタの前記ゲート電極に前記ゲート信号を印加し、前記基準トランジスタの前記ドレイン電極及び前記ゲート電極の引き出し配線を定電圧源に接続し、前記第２モードでは、前記モニタトランジスタ及び前記基準トランジスタのそれぞれの前記ドレイン電極に所定の電圧を印加し、前記モニタトランジスタ及び前記基準トランジスタのそれぞれの前記ゲート電極の引き出し配線を定電圧源に接続し、前記検出部は、前記モニタトランジスタ及び前記基準トランジスタのそれぞれのドレイン電流に基づいて前記シフト量を検出してもよい。
　本発明に係る表示装置では、前記シフト量に基づいて前記複数の画素トランジスタに補正電圧を印加させる制御部をさらに含み、前記シフト量が第１基準電圧より大きい場合、前記制御部は、前記複数の画素トランジスタのそれぞれのゲート電極に前記補正電圧を印加させてもよい。
　本発明に係る表示装置では、前記制御部は、前記シフト量が大きい程、前記補正電圧の印加期間を長く設定してもよい。
　本発明に係る表示装置では、前記補正電圧の信号波形は、立ち上がり期間及び立ち下がり期間が傾斜してもよい。
　本発明に係る表示装置では、前記シフト量が第１基準電圧より大きい場合、前記制御部は、前記ソースドライバ及び前記ゲートドライバに制御信号を出力し、前記ソースドライバは、前記制御信号を受信すると、所定期間だけ、前記各ソース線に共通電圧を出力し、前記ゲートドライバは、前記制御信号を受信すると、前記所定期間だけ、前記各ゲート線に前記補正電圧を出力してもよい。
　本発明に係る表示装置では、前記制御部が前記複数の画素トランジスタのそれぞれのゲート電極に前記補正電圧を印加させる処理は、前記表示装置の電源をＯＦＦする操作を受け付けた後に実行してもよい。
　本発明に係る表示装置では、前記制御部が前記複数の画素トランジスタのそれぞれのゲート電極に前記補正電圧を印加させる処理では、前記制御部が、前記複数のゲート線に順次、前記補正電圧を供給させてもよい。
　本発明に係る表示装置では、前記複数のソース線と、前記複数のゲート線と、前記ソースドライバと、前記ゲートドライバと、前記複数の画素トランジスタと、前記モニタトランジスタと、前記基準トランジスタとは、表示パネルに設けられており、前記検出部は、前記表示パネルの外部に設けられてもよい。
　本発明に係る表示装置では、前記モニタトランジスタ及び前記基準トランジスタは、前記表示パネルの非表示領域において、互いに近接して配置されてもよい。
　本発明に係る表示装置では、画像を表示する第１モードと、前記モニタトランジスタの閾値電圧のシフト量を検出する第２モードとを含み、前記第１モードでは、前記モニタトランジスタの前記ドレイン電極に前記データ信号を印加し、前記モニタトランジスタの前記ゲート電極に前記ゲート信号を印加し、前記基準トランジスタの前記ドレイン電極及び前記ゲート電極の引き出し配線を定電圧源に接続し、前記第２モードでは、前記モニタトランジスタの前記ドレイン電極及び前記ゲート電極を互いに電気的に接続するとともに定電流源に電気的に接続し、前記基準トランジスタの前記ドレイン電極及び前記ゲート電極を互いに電気的に接続するとともに前記定電流源に電気的に接続し、前記検出部は、前記モニタトランジスタ及び前記基準トランジスタのそれぞれのドレイン電圧に基づいて前記シフト量を検出してもよい。
　上記課題を解決するために、本発明に係る表示装置は、複数のソース線と、複数のゲート線と、前記複数のソース線のそれぞれにデータ信号を供給するソースドライバと、前記複数のゲート線のそれぞれにゲート信号を供給するゲートドライバと、前記各ソース線及び前記各ゲート線に電気的に接続された複数の画素トランジスタと、ドレイン電極の引き出し配線が第１外部端子に電気的に接続され、ゲート電極の引き出し配線が第２外部端子に電気的に接続され、ソース電極の引き出し配線が第３外部端子に電気的に接続されたモニタトランジスタと、前記第３外部端子に電気的に接続され、前記モニタトランジスタの閾値電圧のシフト量を検出する検出部と、を含むことを特徴とする。
　上記課題を解決するために、本発明に係る表示装置は、複数のソース線と、複数のゲート線と、前記複数のソース線のそれぞれにデータ信号を供給するソースドライバと、前記複数のゲート線のそれぞれにゲート信号を供給するゲートドライバと、前記各ソース線及び前記各ゲート線に電気的に接続された複数の画素トランジスタと、前記複数の画素トランジスタのそれぞれと電気的に接続する複数の画素電極と、複数のモニタトランジスタと、を含み、前記複数の画素トランジスタ及び前記複数のモニタトランジスタのそれぞれは、同一層に同一材料で形成された、ゲート電極、半導体層、ソース電極及びドレイン電極、を有し、前記複数のモニタトランジスタは、前記複数の画素電極に電気的に接続されていない、ことを特徴とする。
　本発明に係る表示装置では、前記複数の画素トランジスタは、表示領域に形成され、前記モニタトランジスタは、非表示領域に形成されてもよい。
　本発明に係る表示装置では、前記モニタトランジスタは、前記ソースドライバ及び前記ゲートドライバに電気的に接続されていなくてもよい。
　本発明に係る表示装置によれば、簡易な構成により薄膜トランジスタの閾値電圧のシフト量を検出することができる。
本実施形態に係る液晶表示装置の概略構成を示す平面図である。 本実施形態に係る表示パネルの画素の構成を示す平面図である。 図２のＡ－Ａ´断面図である。 図２のＢ－Ｂ´断面図である。 モニタトランジスタの構成を示す平面図である。 基準トランジスタの構成を示す平面図である。 図５のＣ－Ｃ´断面図である。 本実施形態に係る補正回路の構成を示す図である。 本実施形態に係る補正回路の構成を示す図である。 補正モードの動作例を示すフローチャートである。 モニタトランジスタの閾値電圧のシフト量の時間変化を示すグラフである。 通常モード及び補正モードにおいて、画素トランジスタに印加される電圧の信号波形を示す図である。 閾値電圧のシフト量と補正期間の関係を示すグラフである。 表示期間と補正期間の様子を示すタイミングチャートである。 動作時間と閾値電圧との関係を示すグラフである。 本実施形態に係る液晶表示装置の他の構成を示す図である。 本実施形態に係る液晶表示装置の他の構成を示す図である。
　本発明の実施形態について、図面を用いて以下に説明する。以下の実施形態では、液晶表示装置を例に挙げるが、本発明に係る表示装置は、液晶表示装置に限定されるものではなく、例えば有機ＥＬ表示装置等であってもよい。
　図１は、本実施形態に係る液晶表示装置の概略構成を示す平面図である。液晶表示装置１は、表示パネル１０、ソースドライバＳＤ（ＩＣ）、ゲートドライバＧＤ（ＩＣ）、及び、バックライト（図示せず）を含んで構成されている。表示パネル１０は、画像を表示する表示領域１０ａと、表示領域１０ａの周囲の非表示領域１０ｂとを含んでいる。ソースドライバＳＤ及びゲートドライバＧＤの数は限定されない。
　表示パネル１０の表示領域１０ａには、第１方向（例えば列方向）に延在する複数のソース線１１と、第２方向（例えば行方向）に延在する複数のゲート線１２とが設けられている。各ソース線１１と各ゲート線１２との各交差部には、薄膜トランジスタ１３（以下、画素トランジスタと称す。）が設けられている。各ソース線１１はソースドライバＳＤに電気的に接続されており、各ゲート線１２はゲートドライバＧＤに電気的に接続されている。各ソース線１１と各ゲート線１２との各交差部に対応して、複数の画素１４がマトリクス状（行方向及び列方向）に配置されている。画素トランジスタ１３には画素電極１５が電気的に接続されており、画素電極１５に対向して共通電極１６が配置されている。各ソース線１１には、ソースドライバＳＤからデータ信号（データ電圧）が供給され、各ゲート線１２には、ゲートドライバＧＤからゲート信号（ゲートオン電圧、ゲートオフ電圧）が供給される。共通電極１６には、コモンドライバ（図示せず）から共通電圧Ｖｃｏｍが供給される。ゲート信号のオン電圧（ゲートオン電圧）がゲート線１２に供給されると、ゲート線１２に接続された画素トランジスタ１３がオンし、画素トランジスタ１３に接続されたソース線１１を介して、データ電圧が画素電極１５に供給される。画素電極１５に供給されたデータ電圧と、共通電極１６に供給された共通電圧Ｖｃｏｍとの差により電界が生じる。この電界により液晶を駆動してバックライトの光の透過率を制御することによって画像表示を行う。なお、カラー表示を行う場合は、ストライプ状のカラーフィルタで形成された赤色、緑色、青色に対応するそれぞれの画素１４の画素電極１５に接続されたそれぞれのソース線１１に、所望のデータ電圧を供給することにより実現される。
　図２は、画素１４の構成を示す平面図である。図３は図２のＡ－Ａ´断面図であり、図４は図２のＢ－Ｂ´断面図である。図２～図４を参照しつつ、表示パネル１０の具体的な構成について説明する。
　図２において、隣り合う２本のソース線１１と、隣り合う２本のゲート線１２とで区画された領域が１つの画素１４に相当する。各画素１４には、画素トランジスタ１３が設けられている。画素トランジスタ１３は、絶縁膜１２１（図３参照）上に形成された半導体層ＳＩ１と、半導体層ＳＩ１上に形成されたドレイン電極ＤＥ１及びソース電極ＳＥ１とを含んで構成されている（図２参照）。ドレイン電極ＤＥ１はソース線１１に電気的に接続されており、ソース電極ＳＥ１はスルーホール１７を介して画素電極１５に電気的に接続されている。各画素１４には、ＩＴＯ等の透明導電膜からなる画素電極１５が形成されている。画素電極１５は、複数の開口部（スリット）を有しており、ストライプ状に形成されている。各画素１４に共通して、表示領域全体にＩＴＯ等の透明導電膜からなる１つの共通電極１６が形成されている。
　図３及び図４に示すように、表示パネル１０は、背面側に配置された薄膜トランジスタ基板１００と、表示面側に配置されたカラーフィルタ基板２００と、薄膜トランジスタ基板１００及びカラーフィルタ基板２００の間に挟持される液晶層３００と、を含んでいる。
　薄膜トランジスタ基板１００では、ガラス基板１１０の表示面側にゲート線１２（図４）が形成され、ゲート線１２を覆うように絶縁膜１２１が形成されている。絶縁膜１２１上にはソース線１１（図３）が形成され、ソース線１１を覆うように絶縁膜１２２が形成されている。絶縁膜１２２上には共通電極１６が形成され、共通電極１６を覆うように絶縁膜１２３が形成されている。絶縁膜１２３上には画素電極１５が形成され、画素電極１５を覆うように配向膜１２４が形成されている。ガラス基板１１０の背面側には、偏光板１３０が形成されている。
　カラーフィルタ基板２００では、ガラス基板２１０の背面側にブラックマトリクス２２２及びカラーフィルタ２２１（例えば、赤色カラーフィルタ２２１ｒ、緑色カラーフィルタ２２１ｇ、青色カラーフィルタ２２１ｂ）が形成され、これらを覆うようにオーバコート層２２３が形成されている。オーバコート層２２３上には配向膜２２４が形成されている。ガラス基板２１０の表示面側には、偏光板２３０が形成されている。
　液晶層３００には、液晶３０１が封入されている。液晶３０１は、誘電率異方性が負のネガ型液晶であってもよいし、誘電率異方性が正のポジ型液晶であってもよい。
　配向膜１２４、２２４は、ラビング配向処理が施された配向膜であってもよいし、光配向処理が施された光配向膜であってもよい。
　画素１４を構成する各部の積層構造は、図３及び図４の構成に限定されるものではなく、周知の構成を適用することができる。また上記のように、液晶表示装置１は、ＩＰＳ（In Plane Switching）方式の構成を有している。液晶表示装置１の構成は、上記構成に限定されない。
　図１に戻り、表示パネル１０の非表示領域１０ｂには、画素トランジスタ１３の閾値電圧（Ｖｔｈ）を検出するための検出用トランジスタが設けられている。検出用トランジスタは、モニタトランジスタ２１と、基準トランジスタ３１とを含んでいる。モニタトランジスタ２１に電気的に接続された引き出し配線２２は、外部端子２３に電気的に接続されており、基準トランジスタ３１に電気的に接続された引き出し配線３２は、外部端子３３に電気的に接続されている。モニタトランジスタ２１及び基準トランジスタ３１と、ソース線１１及びゲート線１２とは電気的に接続されていない。またモニタトランジスタ２１及び基準トランジスタ３１のサイズ（チャネル長Ｌ及びチャネル幅Ｗ）は、画素トランジスタ１３のサイズ（チャネル長Ｌ及びチャネル幅Ｗ）と同一である。またモニタトランジスタ２１及び基準トランジスタ３１は互いに近接して配置されている。
　図５は、モニタトランジスタ２１の構成を示す平面図である。モニタトランジスタ２１は、複数（ここでは６個）の薄膜トランジスタを含んでいる。モニタトランジスタ２１の各薄膜トランジスタは、ドレイン電極ＤＥ２が引き出し配線２２ｄに電気的に接続されており、ソース電極ＳＥ２が引き出し配線２２ｓに電気的に接続されており、ゲート電極ＧＥ２が引き出し配線２２ｇに電気的に接続されている。平面視で、半導体層ＳＩ２がゲート電極ＧＥ２に重なり、ドレイン電極ＤＥ２の一部とソース電極ＳＥ２の一部とが半導体層ＳＩ２に重なっている。引き出し配線２２ｄは外部端子２３ｄに電気的に接続されており、引き出し配線２２ｓは外部端子２３ｓに電気的に接続されており、引き出し配線２２ｇは外部端子２３ｇに電気的に接続されている。
　図６は、基準トランジスタ３１の構成を示す平面図である。基準トランジスタ３１は、複数（ここでは６個）の薄膜トランジスタを含んでいる。基準トランジスタ３１の各薄膜トランジスタは、ドレイン電極ＤＥ３が引き出し配線３２ｄに電気的に接続されており、ソース電極ＳＥ３が引き出し配線３２ｓに電気的に接続されており、ゲート電極ＧＥ３が引き出し配線３２ｇに電気的に接続されている。平面視で、半導体層ＳＩ３がゲート電極ＧＥ３に重なり、ドレイン電極ＤＥ３の一部とソース電極ＳＥ３の一部とが半導体層ＳＩ３に重なっている。引き出し配線３２ｄは外部端子３３ｄに電気的に接続されており、引き出し配線３２ｓは外部端子３３ｓに電気的に接続されており、引き出し配線３２ｇは外部端子３３ｇに電気的に接続されている。
　図７は、図５のＣ－Ｃ´断面図であり、モニタトランジスタ２１及び基準トランジスタ３１の断面構成の一部を示している。ガラス基板１１０の表示面側にゲート電極ＧＥ２が形成され、ゲート電極ＧＥ２を覆うように絶縁膜１２１が形成されている。絶縁膜１２１上には、半導体層ＳＩ２と、一部が半導体層ＳＩ２に重なるドレイン電極ＤＥ２と、一部が半導体層ＳＩ２に重なるソース電極ＳＥ２とが形成され、これらを覆うように絶縁膜１２２が形成されている。モニタトランジスタ２１及び基準トランジスタ３１は、画素トランジスタ１３と同一工程で形成される。尚、表示領域１０ａの画素構成（図３及び図４参照）と同様に、絶縁膜１２２上に、共通電極１６、絶縁膜１２３、及び画素電極１５等が形成されてもよい。また、モニタトランジスタ２１及び基準トランジスタ３１は、所謂ダミー画素に含まれる薄膜トランジスタであってもよい。また、モニタトランジスタ２１は、画素トランジスタ１３と同一の条件で、光が照射され、電圧が印加される。モニタトランジスタ２１及び基準トランジスタ３１の個数は、６個に限定されるものではなく、後述する補正回路５００の検出感度や電流上限値に応じ、適切な個数を選択すればよい。画素トランジスタ１３とモニタトランジスタ２１と基準トランジスタ３１とは、それぞれ、同一層に同一材料で形成された、ゲート電極、半導体層、ソース電極およびドレイン電極を有している。また、モニタトランジスタ２１及び基準トランジスタ３１は、画素電極１５に電気的に接続されておらず、かつ、ソースドライバＳＤ及びゲートドライバＧＤに電気的に接続されていない。
　次に、画素トランジスタ１３の閾値電圧のシフトを補正する補正回路５００の具体的な構成について説明する。補正回路５００は、モニタトランジスタ２１及び基準トランジスタ３１を用いて、画素トランジスタ１３の閾値電圧のシフト量を検出するとともに、閾値電圧のシフトを補正する。図８は、補正回路５００の構成を示す図である。補正回路５００は、対数変換回路５１０，５２０と、差動回路５３０と、Ａ／Ｄ変換回路ＡＤＣと、制御部５５０と、スイッチ部ＳＷ１，ＳＷ２，ＳＷ３とを含んでいる。対数変換回路５１０，５２０と差動回路５３０とにより、モニタトランジスタ２１の閾値電圧Ｖｔｈのシフト量ΔＶｔｈを検出する検出部５４０を構成する。スイッチ部ＳＷ１の出力端子は外部端子２３ｇに接続されており、スイッチ部ＳＷ２の出力端子は外部端子２３ｄに接続されており、スイッチ部ＳＷ３の出力端子は外部端子３３ｄに接続されている。外部端子３３ｇはグラウンド（０Ｖ）（定電圧源）に接続されている。対数変換回路５１０の入力端子は外部端子２３ｓに接続されており、対数変換回路５２０の入力端子は外部端子３３ｓに接続されている。対数変換回路５１０の出力端子は差動回路５３０の第１入力端子（反転入力端子）に接続されており、対数変換回路５２０の出力端子は差動回路５３０の第２入力端子（非反転入力端子）に接続されている。差動回路５３０の出力端子はＡ／Ｄ変換回路ＡＤＣの入力端子に接続されており、Ａ／Ｄ変換回路ＡＤＣの出力端子は制御部５５０の入力端子に接続されている。制御部５５０の出力端子は、スイッチ部ＳＷ１，ＳＷ２，ＳＷ３のそれぞれの入力端子と、ソースドライバＳＤ及びゲートドライバＧＤの入力端子とに接続されている。尚、制御部５５０は、タイミングコントローラ（図示せず）に設けられてもよい。
　図８は、通常の表示動作を行うときの状態（通常モード）を示している。例えば制御部５５０は、液晶表示装置１の電源をＯＮする操作を受け付けると、ソースドライバＳＤ及びゲートドライバＧＤに制御信号ＣＳ１を出力し、スイッチ部ＳＷ１，ＳＷ２，ＳＷ３のそれぞれに切替信号Ｖｓｗ１を出力する。ソースドライバＳＤは、制御部５５０から制御信号ＣＳ１を受信し、タイミングコントローラから画像データ及びタイミング信号（スタートパルス、クロック等）を受信すると、周知の処理を実行してデータ信号Ｖｓ（階調電圧）をソース線１１に出力する。また、ゲートドライバＧＤは、制御部５５０から制御信号ＣＳ１を受信し、タイミングコントローラからタイミング信号（スタートパルス、クロック等）を受信すると、周知の処理を実行してゲート信号Ｖｇ（ゲートオン電圧Ｖｇｈ、ゲートオフ電圧Ｖｇｌ）をゲート線１２に順次出力する。これにより、通常モードでは、通常の表示動作が行われる。
　スイッチ部ＳＷ１は、制御部５５０から切替信号Ｖｓｗ１を受信すると、ゲート信号Ｖｇの入力端子と表示パネル１０の外部端子２３ｇとを電気的に接続する。スイッチ部ＳＷ２は、制御部５５０から切替信号Ｖｓｗ１を受信すると、データ信号Ｖｓの入力端子と表示パネル１０の外部端子２３ｄとを電気的に接続する。スイッチ部ＳＷ１に入力されるゲート信号Ｖｇは、ゲートドライバＧＤからゲート線１２に出力されるゲート信号Ｖｇ（ゲートオン電圧Ｖｇｈ、ゲートオフ電圧Ｖｇｌ）と同一の信号であり、スイッチ部ＳＷ２に入力されるデータ信号Ｖｓは、ソースドライバＳＤからソース線１１に出力されるデータ信号Ｖｓ（階調電圧）と同一の信号である。これにより、例えば１フレームに１回、モニタトランジスタ２１のゲート電極ＧＥ２にゲート信号（ゲートオン電圧Ｖｇｈ）が印加されてモニタトランジスタ２１がオン状態になるとともに、モニタトランジスタ２１のドレイン電極ＤＥ２にデータ信号Ｖｓが印加される。すなわち、通常モードにおいて、モニタトランジスタ２１は、画素トランジスタ１３と同様の動作を行う。なお、モニタトランジスタ２１に印加されるデータ信号Ｖｓは、表示領域中のいずれかの画素トランジスタ１３と同一の電圧が印加されても良いし、入力信号に関係なく、特定の電圧（例えば、中間調電圧）が印加されてもよい。またモニタトランジスタ２１は、温度環境や電圧印加環境等、画素トランジスタ１３と同一の環境に配置されている。このため、画素トランジスタ１３の閾値電圧がシフト（変動）する場合、モニタトランジスタ２１の閾値電圧もシフトし、互いのシフト量ΔＶｔｈも略等しくなる。よって、モニタトランジスタ２１の閾値電圧Ｖｔｈのシフト量ΔＶｔｈを検出することにより、実質的に画素トランジスタ１３の閾値電圧のシフト量を検出することができる。
　スイッチ部ＳＷ３は、制御部５５０から切替信号Ｖｓｗ１を受信すると、グラウンド（０Ｖ）と表示パネル１０の外部端子３３ｄとを電気的に接続する。これにより、基準トランジスタ３１には電圧が印加されないため、基準トランジスタ３１の閾値電圧Ｖｔｈはシフトしない。
　図９は、画素トランジスタ１３の閾値電圧のシフトを補正するときの状態（補正モード）を示している。例えば制御部５５０は、液晶表示装置１の電源をＯＦＦする操作を受け付けると、スイッチ部ＳＷ１，ＳＷ２，ＳＷ３のそれぞれに切替信号Ｖｓｗ２を出力する。
　スイッチ部ＳＷ１は、制御部５５０から切替信号Ｖｓｗ２を受信すると、グラウンド（０Ｖ）と表示パネル１０の外部端子２３ｇとを電気的に接続する。スイッチ部ＳＷ２は、制御部５５０から切替信号Ｖｓｗ２を受信すると、電源（電源電圧Ｖｄ）と表示パネル１０の外部端子２３ｄとを電気的に接続する。スイッチ部ＳＷ２に入力される電源電圧Ｖｄは、所定の電圧（例えば１０Ｖ）に設定される。スイッチ部ＳＷ３は、制御部５５０から切替信号Ｖｓｗ２を受信すると、電源（電源電圧Ｖｄ）と表示パネル１０の外部端子３３ｄとを電気的に接続する。スイッチ部ＳＷ３に入力される電源電圧Ｖｄは、スイッチ部ＳＷ２に入力される電源電圧Ｖｄと同じ所定の電圧（例えば１０Ｖ）に設定される。
　このように、補正モードでは、モニタトランジスタ２１及び基準トランジスタ３１のそれぞれにおいて、ドレイン－ソース間電圧Ｖｄｓが１０Ｖに設定され、ゲート－ソース間電圧Ｖｇｓが０Ｖに設定される。これにより、モニタトランジスタ２１のサブスレッショルド特性によるドレイン電流Ｉｍが対数変換回路５１０に入力され、基準トランジスタ３１のサブスレッショルド特性によるドレイン電流Ｉｒｅｆが対数変換回路５２０に入力される。対数変換回路５１０，５２０と差動回路５３０とにより構成される検出部５４０に電流Ｉｍ，Ｉｒｅｆが入力されると、検出部５４０は以下に示す周知の式（１）に基づいて出力電圧Ｖｏｕｔを算出する。出力電圧Ｖｏｕｔは、モニタトランジスタ２１の閾値電圧Ｖｔｈのシフト量ΔＶｔｈを表す。
Vout = (kT/q)ln(10)log10(Im/Iref)　・・・（１）
k = 1.381×10-23 J/K
T = 絶対温度 (K)
q = 1.602×10-19 ℃
　検出部５４０により検出されたシフト量ΔＶｔｈは、Ａ／Ｄ変換回路ＡＤＣでアナログ－デジタル変換された後、制御部５５０に入力される。制御部５５０は、シフト量ΔＶｔｈが予め設定した基準電圧より大きいか否かを判定し、シフト量ΔＶｔｈが該基準電圧より大きい場合は、画素トランジスタ１３の閾値電圧のシフトを補正するための制御信号ＣＳ２をソースドライバＳＤ及びゲートドライバＧＤに出力する。ソースドライバＳＤは、制御部５５０から制御信号ＣＳ２を受信すると、所定期間Ｔｐ（例えば１０～６０秒）だけ、各ソース線１１に所定の電圧（例えばＶｃｏｍ）を出力する。またゲートドライバＧＤは、制御部５５０から制御信号ＣＳ２を受信すると、所定期間Ｔｐ（例えば１０～６０秒）だけ、各ゲート線１２に補正電圧（例えばゲートオン電圧Ｖｇｈ）を出力する。これにより、所定期間Ｔｐ（例えば１０～６０秒）だけ、画素トランジスタ１３（図２参照）のゲート電極ＧＥ１に補正電圧（ゲートオン電圧Ｖｇｈ）が印加され、ドレイン電極ＤＥ１にＶｃｏｍが印加される。よって、例えば画素トランジスタ１３の閾値電圧がマイナス方向にシフトする場合、補正電圧を印加してプラス方向にシフトさせることにより該閾値電圧を補正することができる。また、シフト量ΔＶｔｈが該基準電圧より大きい場合、制御部５５０は、さらにスイッチ部ＳＷ１，ＳＷ２，ＳＷ３のそれぞれに切替信号Ｖｓｗ１（図８参照）を出力する。これにより、画素トランジスタ１３と同様に、所定期間Ｔｐ（例えば１０～６０秒）だけ、モニタトランジスタ２１のゲート電極ＧＥ２にゲート信号Ｖｇ（補正電圧；ゲートオン電圧Ｖｇｈ）が印加され、ドレイン電極ＤＥ２にデータ信号Ｖｓ（Ｖｃｏｍ）が印加される。
　次に、補正モードにおける具体的な動作例を説明する。図１０は、補正モードの動作例を示すフローチャートである。図１１は、モニタトランジスタ２１の閾値電圧Ｖｔｈのシフト量ΔＶｔｈの時間変化を示すグラフである。尚、図１１には、液晶表示装置の電源のＯＮ／ＯＦＦを繰り返した様子を示している。
　液晶表示装置１は、通常モードで表示動作を行っており（Ｓ１０１）、その後、液晶表示装置１の電源をＯＦＦする操作を受け付けると（Ｓ１０２）、バックライトをＯＦＦする（Ｓ１０３）。次に、補正回路５００の検出部５４０（対数変換回路５１０，５２０と差動回路５３０）は、モニタトランジスタ２１の閾値電圧Ｖｔｈのシフト量ΔＶｔｈを検出する（Ｓ１０４）。次に、補正回路５００の制御部５５０は、シフト量ΔＶｔｈが第１基準電圧Ｖｃ（図１１参照）より大きいか否かを判定する（Ｓ１０５）。シフト量ΔＶｔｈが第１基準電圧Ｖｃより大きい場合（Ｓ１０５でＹＥＳ）、制御部５５０は制御信号ＣＳ２をソースドライバＳＤ及びゲートドライバＧＤに出力して画素トランジスタ１３に補正電圧（ゲートオン電圧Ｖｇｈ）を印加するとともに、制御部５５０は切替信号Ｖｓｗ１（図８参照）をスイッチ部ＳＷ１，ＳＷ２，ＳＷ３に出力してモニタトランジスタ２１にも補正電圧（ゲートオン電圧Ｖｇｈ）を印加する（Ｓ１０６）。次に、制御部５５０は、再び切替信号Ｖｓｗ２（図９参照）をスイッチ部ＳＷ１，ＳＷ２，ＳＷ３に出力してシフト量ΔＶｔｈを検出する（Ｓ１０７）。制御部５５０は、シフト量ΔＶｔｈが第２基準電圧Ｖａ（図１１参照）より小さいか否かを判定する（Ｓ１０８）。シフト量ΔＶｔｈが第２基準電圧Ｖａより小さい場合（Ｓ１０８でＹＥＳ）、液晶表示装置１は表示パネル１０の電源をＯＦＦして（Ｓ１０９）、停止する（Ｓ１１０）。シフト量ΔＶｔｈが第２基準電圧Ｖａ以上の場合（Ｓ１０８でＮＯ）、Ｓ１０６に戻り、再び上記補正電圧を印加する処理を実行する。尚、シフト量ΔＶｔｈが第１基準電圧Ｖｃ以下の場合（Ｓ１０５でＮＯ）、Ｓ１０９に移行し、液晶表示装置１が表示パネル１０の電源をＯＦＦして（Ｓ１０９）、停止する（Ｓ１１０）。
　尚、ゲートドライバＧＤは、各ゲート線１２に順次、補正電圧を供給してもよいし、各ゲート線１２に同時に補正電圧を供給してもよい。
　次に、画素トランジスタ１３のゲート電極ＧＥ１に印加する補正電圧について説明する。図１２は、通常モード及び補正モードにおいて、画素トランジスタ１３に印加される電圧の信号波形を示す図である。補正モードにおいて、画素トランジスタ１３のゲート電極ＧＥ１に印加する補正電圧の信号波形は、最初の期間Ｔａ（立ち上がり）では電位Ｖｇｌから電位Ｖｇｈに向かって傾斜し、その後の期間Ｔｐでは電位Ｖｇｈを維持し、最後の期間Ｔｂ（立ち下がり）では電位Ｖｇｈから電位Ｖｇｌに向かって傾斜している。傾斜期間を設けることにより、回路端子の焼損を防止することができる。
　また、図１３に示すように、閾値電圧Ｖｔｈのシフト量ΔＶｔｈに応じて期間Ｔｐ（補正期間）の長さ設定してもよい。例えば、シフト量ΔＶｔｈが大きい程、期間Ｔｐが長くなるように期間Ｔｐを設定する。これにより、閾値電圧Ｖｔｈのシフトを確実に補正することができる。
　上記構成では、画素トランジスタ１３の閾値電圧のシフト量の検出処理及び補正処理（補正モード）を、液晶表示装置１の電源をＯＦＦする操作を受け付けたときに行っているが、本発明はこれに限定されない。例えば、液晶表示装置１の電源をＯＮする操作を受け付けたときに補正モードの処理を行ってもよい。また図１４に示すように、表示動作の間の期間で補正モードの処理を行ってもよい。例えば、所定のフレームのブランキング期間に補正モードの処理を行ってもよい。図１５は、表示動作の間で補正モードの処理が繰り返される様子を示している。図１５に示すように、補正処理を行うことによって、閾値電圧Ｖｔｈのシフトが抑えられることが分かる。
　本発明の液晶表示装置１は上記構成に限定されない。例えば図１６に示すように、表示パネル１０において基準トランジスタ３１が省略され、補正回路５００の検出部５４０が、対数変換回路５１０と差動回路５３０とにより構成されてもよい。差動回路５３０の第１入力端子は対数変換回路５１０の出力端子が接続され、第２入力端子は抵抗Ｒ４を介してグラウンドに接続されている。検出部５４０は、ドレイン電流Ｉｍに基づいてモニタトランジスタ２１の閾値電圧Ｖｔｈのシフト量ΔＶｔｈを検出する。
　図１７は、補正回路５００の他の構成を示す図である。図１７に示す補正回路５００では、対数変換回路５１０，５２０が省略されており、検出部５４０がオペアンプＯＰＡ３で構成されている。補正モードにおいて、切替信号Ｖｓｗ２がスイッチ部ＳＷ１，ＳＷ２に入力されると、モニタトランジスタ２１のゲート電極ＧＥ２とドレイン電極ＤＥ２とが、互いに接続（ダイオード接続）されるとともに定電流源に接続され、かつオペアンプＯＰＡ３の反転入力端子に接続される。また、切替信号Ｖｓｗ２がスイッチ部ＳＷ３に入力されると、基準トランジスタ３１のゲート電極ＧＥ３とドレイン電極ＤＥ３とが、互いに接続（ダイオード接続）されるとともに定電流源に接続され、かつオペアンプＯＰＡ３の非反転入力端子に接続される。検出部５４０（オペアンプＯＰＡ３）は、モニタトランジスタ２１から入力されるドレイン電圧と、基準トランジスタ３１から入力されるドレイン電圧とに基づいて、モニタトランジスタ２１の閾値電圧Ｖｔｈのシフト量ΔＶｔｈ（Ｖｏｕｔ）を検出する。尚、上記構成では、モニタトランジスタ２１の閾値電圧Ｖｔｈがプラスの値である場合にシフト量ΔＶｔｈを検出可能であるため、閾値電圧Ｖｔｈがマイナスの値にならないように画素トランジスタ１３及びモニタトランジスタ１３に印加する補正電圧の条件を設定することが好ましい。
　上記液晶表示装置１は、表示動作（通常モード）中にモニタトランジスタ２１の閾値電圧Ｖｔｈのシフト量ΔＶｔｈが基準電圧（例えば図１１のＶｃ）より大きくなった場合に、表示パネル１０に、液晶表示装置１の電源をＯＦＦするよう促すメッセージ等の警告表示画像を表示させてもよい。
　また上記液晶表示装置１は、表示パネル１０の温度が高くなった場合に、モニタトランジスタ２１の閾値電圧Ｖｔｈのシフト量ΔＶｔｈを検出する構成としてもよい。
　以上、本発明の実施形態について説明したが、本発明は上記各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で上記各実施形態から当業者が適宜変更した形態も本発明の技術的範囲に含まれることは言うまでもない。

 

Claims (15)

  1. 　複数のソース線と、
    　複数のゲート線と、
    　前記複数のソース線のそれぞれにデータ信号を供給するソースドライバと、
    　前記複数のゲート線のそれぞれにゲート信号を供給するゲートドライバと、
    　前記各ソース線及び前記各ゲート線に電気的に接続された複数の画素トランジスタと、
    　ドレイン電極の引き出し配線が第１外部端子に電気的に接続され、ゲート電極の引き出し配線が第２外部端子に電気的に接続され、ソース電極の引き出し配線が第３外部端子に電気的に接続されたモニタトランジスタと、
    　ドレイン電極の引き出し配線が第４外部端子に電気的に接続され、ゲート電極の引き出し配線が第５外部端子に電気的に接続され、ソース電極の引き出し配線が第６外部端子に電気的に接続された基準トランジスタと、
    　前記第３外部端子及び前記第６外部端子に電気的に接続され、前記モニタトランジスタの閾値電圧のシフト量を検出する検出部と、
    　を含むことを特徴とする表示装置。
  2. 　画像を表示する第１モードと、前記モニタトランジスタの閾値電圧のシフト量を検出する第２モードとを含み、
    　前記第１モードでは、前記モニタトランジスタの前記ドレイン電極に前記データ信号を印加し、前記モニタトランジスタの前記ゲート電極に前記ゲート信号を印加し、前記基準トランジスタの前記ドレイン電極及び前記ゲート電極の引き出し配線を定電圧源に接続し、
    　前記第２モードでは、前記モニタトランジスタ及び前記基準トランジスタのそれぞれの前記ドレイン電極に所定の電圧を印加し、前記モニタトランジスタ及び前記基準トランジスタのそれぞれの前記ゲート電極の引き出し配線を定電圧源に接続し、前記検出部は、前記モニタトランジスタ及び前記基準トランジスタのそれぞれのドレイン電流に基づいて前記シフト量を検出する、
    　ことを特徴とする請求項１に記載の表示装置。
  3. 　前記シフト量に基づいて前記複数の画素トランジスタに補正電圧を印加させる制御部をさらに含み、
    　前記シフト量が第１基準電圧より大きい場合、前記制御部は、前記複数の画素トランジスタのそれぞれのゲート電極に前記補正電圧を印加させる、
    　ことを特徴とする請求項１に記載の表示装置。
  4. 　前記制御部は、前記シフト量が大きい程、前記補正電圧の印加期間を長く設定する、
    　ことを特徴とする請求項３に記載の表示装置。
  5. 　前記補正電圧の信号波形は、立ち上がり期間及び立ち下がり期間が傾斜している、
    　ことを特徴とする請求項３に記載の表示装置。
  6. 　前記シフト量が第１基準電圧より大きい場合、前記制御部は、前記ソースドライバ及び前記ゲートドライバに制御信号を出力し、
    　前記ソースドライバは、前記制御信号を受信すると、所定期間だけ、前記各ソース線に共通電圧を出力し、
    　前記ゲートドライバは、前記制御信号を受信すると、前記所定期間だけ、前記各ゲート線に前記補正電圧を出力する、
    　ことを特徴とする請求項３に記載の表示装置。
  7. 　前記制御部が前記複数の画素トランジスタのそれぞれのゲート電極に前記補正電圧を印加させる処理は、前記表示装置の電源をＯＦＦする操作を受け付けた後に実行する、
    　ことを特徴とする請求項３に記載の表示装置。
  8. 　前記制御部が前記複数の画素トランジスタのそれぞれのゲート電極に前記補正電圧を印加させる処理では、前記制御部が、前記複数のゲート線に順次、前記補正電圧を供給させる、
    　ことを特徴とする請求項３に記載の表示装置。
  9. 　前記複数のソース線と、前記複数のゲート線と、前記ソースドライバと、前記ゲートドライバと、前記複数の画素トランジスタと、前記モニタトランジスタと、前記基準トランジスタとは、表示パネルに設けられており、
    　前記検出部は、前記表示パネルの外部に設けられている、
    　ことを特徴とする請求項１に記載の表示装置。
  10. 　前記モニタトランジスタ及び前記基準トランジスタは、前記表示パネルの非表示領域において、互いに近接して配置されている、
    　ことを特徴とする請求項９に記載の表示装置。
  11. 　画像を表示する第１モードと、前記モニタトランジスタの閾値電圧のシフト量を検出する第２モードとを含み、
    　前記第１モードでは、前記モニタトランジスタの前記ドレイン電極に前記データ信号を印加し、前記モニタトランジスタの前記ゲート電極に前記ゲート信号を印加し、前記基準トランジスタの前記ドレイン電極及び前記ゲート電極の引き出し配線を定電圧源に接続し、
    　前記第２モードでは、前記モニタトランジスタの前記ドレイン電極及び前記ゲート電極を互いに電気的に接続するとともに定電流源に電気的に接続し、前記基準トランジスタの前記ドレイン電極及び前記ゲート電極を互いに電気的に接続するとともに前記定電流源に電気的に接続し、前記検出部は、前記モニタトランジスタ及び前記基準トランジスタのそれぞれのドレイン電圧に基づいて前記シフト量を検出する、
    　ことを特徴とする請求項１に記載の表示装置。
  12. 　複数のソース線と、
    　複数のゲート線と、
    　前記複数のソース線のそれぞれにデータ信号を供給するソースドライバと、
    　前記複数のゲート線のそれぞれにゲート信号を供給するゲートドライバと、
    　前記各ソース線及び前記各ゲート線に電気的に接続された複数の画素トランジスタと、
    　ドレイン電極の引き出し配線が第１外部端子に電気的に接続され、ゲート電極の引き出し配線が第２外部端子に電気的に接続され、ソース電極の引き出し配線が第３外部端子に電気的に接続されたモニタトランジスタと、
    　前記第３外部端子に電気的に接続され、前記モニタトランジスタの閾値電圧のシフト量を検出する検出部と、
    　を含むことを特徴とする表示装置。
  13. 　複数のソース線と、
    　複数のゲート線と、
    　前記複数のソース線のそれぞれにデータ信号を供給するソースドライバと、
    　前記複数のゲート線のそれぞれにゲート信号を供給するゲートドライバと、
    　前記各ソース線及び前記各ゲート線に電気的に接続された複数の画素トランジスタと、
    　前記複数の画素トランジスタのそれぞれと電気的に接続する複数の画素電極と、
    　複数のモニタトランジスタと、を含み、
    　前記複数の画素トランジスタ及び前記複数のモニタトランジスタのそれぞれは、同一層に同一材料で形成された、ゲート電極、半導体層、ソース電極及びドレイン電極、を有し、
    　前記複数のモニタトランジスタは、前記複数の画素電極に電気的に接続されていない、
    　ことを特徴とする表示装置。
  14. 　前記複数の画素トランジスタは、表示領域に形成され、前記モニタトランジスタは、非表示領域に形成されている、
    　ことを特徴とする新請求項１３に記載の表示装置。
  15. 　前記モニタトランジスタは、前記ソースドライバ及び前記ゲートドライバに電気的に接続されていない、
    　ことを特徴とする新請求項１３に記載の表示装置。

     
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