JP2016111095A - 薄膜トランジスタにおける閾値電圧の推定方法及び薄膜トランジスタ基板の製造方法 - Google Patents

Abstract

【課題】薄膜トランジスタ基板（ＴＦＴ基板）の製造工程において、工程を増加させることなく、ＴＦＴ基板が備える薄膜トランジスタの閾値電圧を推定する方法を提供する。【解決手段】ＴＦＴ基板が備える薄膜トランジスタにおける閾値電圧の推定方法であって、ＴＦＴ基板は、基板と、基板上に配置された薄膜トランジスタと、基板上に配置された複数の配線（データ線）とを備える。複数の配線は、薄膜トランジスタのソース−ドレイン間を介して互いに電気的に接続されている。推定方法は、複数の配線の各々の一端に電圧を印加しながら、複数の配線の各々の他端において、受電センサによって受電し、受電センサに流れる電流を測定するステップＳ１２と、当該電流と閾値電圧との予め定められた関係に基づいて閾値電圧を推定するステップＳ１３とを含む。【選択図】図１２

Description

本開示は、薄膜トランジスタにおける閾値電圧の推定方法、及び、それを用いた薄膜トランジスタ基板の製造方法に関する。

液晶表示装置又は有機ＥＬ（Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などのアクティブマトリクス方式の表示装置には、スイッチング素子又は駆動素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が広く用いられている。

表示装置の特性は、ＴＦＴのチャネル層の特性に依存する。そのため、ＴＦＴのチャネル層の特性を評価する技術が検討されている（例えば、特許文献１）。特許文献１には、チャネル層のキャリアライフタイムを測定するために、μＰＣＤ（Ｍｉｃｒｏｗａｖｅ Ｐｈｏｔｏ−Ｃｏｎｄｕｃｔｉｖｅ Ｄｅｃａｙ）法を用いる技術が開示されている。

特開２００８−５３２５８号公報

近年、ＴＦＴのチャネル層に酸化亜鉛（ＺｎＯ）、酸化インジウムガリウム（ＩｎＧａＯ）、又は、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）などの酸化物半導体を用いた構成について、研究開発が積極的に進められている。酸化物半導体をチャネル層に用いたＴＦＴは、アモルファス状態でも高いキャリア移動度を持ち、低温プロセスで形成可能であるという特徴を持つ。このような酸化物半導体をチャネル層に用いたＴＦＴでは、製造工程において閾値電圧がシフトすることがあるため、製造工程における閾値電圧の評価が必要とされる。

本開示は、ＴＦＴ基板の製造工程において、工程を増加させることなく、ＴＦＴ基板が備える薄膜トランジスタの閾値電圧を推定する方法、及び、それを用いたＴＦＴ基板の製造方法を提供する。

上記課題を解決するため、本開示に係る薄膜トランジスタにおける閾値電圧の推定方法の一態様は、薄膜トランジスタ基板が備える薄膜トランジスタにおける閾値電圧の推定方法であって、薄膜トランジスタ基板は、基板と、基板上に配置された薄膜トランジスタと、基板上に配置された複数の配線とを備え、複数の配線は、薄膜トランジスタのソース−ドレイン間を介して互いに電気的に接続されており、推定方法は、複数の配線の各々の一端に電圧を印加しながら、複数の配線の各々の他端において、受電センサによって受電し、受電センサに流れる電流を測定するステップと、電流と閾値電圧との予め定められた関係に基づいて閾値電圧を推定するステップとを含む。

本開示によれば、ＴＦＴ基板の製造工程において、工程を増加させることなく、ＴＦＴ基板が備える薄膜トランジスタの閾値電圧を推定する方法、及び、それを用いたＴＦＴ基板の製造方法を提供することができる。

図１は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。 図２は、実施の形態に係る有機ＥＬ表示装置のピクセルバンクの一例を示す斜視図である。 図３は、実施の形態に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。 図４は、実施の形態に係る薄膜トランジスタ基板の一例を示す概略断面図である。 図５Ａは、実施の形態に係る薄膜トランジスタ基板の製造工程を示す概略断面図である。 図５Ｂは、実施の形態に係る薄膜トランジスタ基板の製造工程を示す概略断面図である。 図６は、実施の形態に係るＴＦＴ基板に形成される配線と、オープンショート（ＯＳ）検査で用いられる給電ヘッド及び受電センサとの位置関係の概要を示す斜視図である。 図７Ａは、実施の形態に係るＴＦＴ基板の基板及びデータ線と、ＯＳ検査で用いられる給電ヘッド及び受電センサとの位置関係の概要を示す側面図である。 図７Ｂは、実施の形態に係るＯＳ検査時の給電ヘッド、配線パターン及び受電センサの等価回路の概要を示す回路図である。 図８は、実施の形態に係るＯＳ検査によって得られる受電電圧波形の一例を示すグラフである。 図９は、実施の形態に係るＴＦＴ基板の隣接する二本のデータ線の間における低抵抗となり得る経路を示す回路図である。 図１０は、実施の形態に係るＯＳ検査によって、ＴＦＴ基板の各配線について測定された受電電圧を示すグラフである。 図１１は、実施の形態に係るＴＦＴ基板の各配線について測定された受電電圧の最低値と、ＴＦＴ基板が備える薄膜トランジスタの閾値電圧Ｖｔｈの平均値との関係を示すグラフである。 図１２は、実施の形態に係る閾値電圧Ｖｔｈの推定手順を示すフローチャートである。 図１３は、実施の形態に係るＴＦＴ基板の製造手順を示すフローチャートである。 図１４は、酸化物半導体層のキャリアライフタイムを測定するために照射したマイクロ波の反射強度を示す図である。 図１５は、二つのサンプル及びそれらを用いたＴＦＴの特性の測定結果を示す表である。

（本開示の基礎となった知見）
酸化物半導体をチャネル層に用いたＴＦＴにおいては、例えば、酸化物半導体層上にチャネル保護層を形成するプロセスによって、閾値電圧Ｖｔｈが敏感に影響を受ける。そこで、酸化物半導体層上にチャネル保護層を形成した後、μＰＣＤ法を用いて閾値電圧Ｖｔｈを測定することを試みた。ここでは、μＰＣＤ法を用いてマイクロ波の反射強度のピークレベルと酸化物半導体層のキャリアライフタイムとを測定した。これらの測定値と閾値電圧Ｖｔｈとの相関を求めることにより、閾値電圧Ｖｔｈを測定することを検討した。

まず、二枚のＧ８．５ガラス基板上にサンプルを作製した。当該サンプルは、ゲート電極及びゲート絶縁層の上に、酸化物半導体層として、膜厚９０ｎｍのＩｎＧａＺｎＯ（ＩＧＺＯ）膜を有し、当該酸化物半導体層上にチャネル保護層として膜厚２００ｎｍのシリコン酸化膜を有する。また、当該シリコン酸化膜は成膜後にアニール処理される。なお、これらの各層の形成方法は、後述の実施の形態と同様である。

ここで、一方のサンプルには、シリコン酸化膜を成膜した後、ＩＧＺＯ膜の酸素欠損をパッシベートするために、Ｎ_２Ｏプラズマ処理を施し、他方のサンプルには、当該処理を施さなかった。Ｎ_２Ｏプラズマを発生させる時間、すなわち、プラズマ処理時間は、１５秒とした。具体的なプラズマ処理条件は、パワー密度が０．１２Ｗ／ｃｍ^２、プロセス距離（電極間距離）が６５０ｍｉｌ（０．６５インチ）、プロセス圧力が９３．３２Ｐａ、Ｎ_２Ｏガス流量が１５０００ｓｃｃｍである。

次に、当該二つのサンプルの酸化物半導体層について、μＰＣＤ法を用いて、マイクロ波の反射強度のピークレベルと酸化物半導体層のキャリアライフタイムとを測定した。μＰＣＤ法では、まず、サンプルにマイクロ波（２６ＧＨｚ）を照射し、サンプルによって反射したマイクロ波の反射強度Ａ（ベース強度）を測定した。なお、測定点は、Ｇ８．５ガラス基板のエッジから２００ｍｍを除く領域の、長辺方向６点及び短辺方向６点の合計３６点とした。

次に、サンプルにマイクロ波（２６ＧＨｚ）を照射すると同時に、紫外パルスレーザを照射した。具体的には、紫外パルスレーザの照射には、ＹＬＦ−３ＧＨレーザ（λ＝３４９ｎｍ、パルス時間幅１５ｎｓｅｃ）を利用した。このときのサンプルによって反射したマイクロ波の反射強度Ｂを測定した。

反射強度Ｂから反射強度Ａを減算したものが、図１４に示す時間変化カーブである。ここで、図１４は、酸化物半導体層のキャリアライフタイムを測定するために照射したマイクロ波の反射強度を示す図である。

図１４に示すように、反射強度は、増加した後、減少する。そして、図１４に示す時間変化カーブの減衰定数（ピークから１／ｅになる時間）をキャリアライフタイムτと定義した。

キャリアライフタイムτが長いということは、酸化物半導体のバルク内における、及び、酸化物半導体と絶縁膜との界面におけるトラップ準位及び再結合中心が少ないことを示している。すなわち、キャリアライフタイムτが長い程、バルク内欠陥及び界面欠陥が少なく、酸化物半導体層の低抵抗化が抑制されている。

本測定においては、上記３６点の測定点において、ピークレベルと、キャリアライフタイムτとを測定し、それらの平均値（Ａｖｅ）とばらつき（３σ）とをそれぞれ算出した。

また、上記二つのサンプルを用いてＴＦＴを作製し、当該ＴＦＴの電気特性を別途測定した。具体的には、上記二つのサンプルに、さらに、ソース電極、ドレイン電極及び層間絶縁層を形成し、当該層間絶縁層にアニール処理を施した後、上部電極を設けてＴＦＴを完成させた。ここでは、上記μＰＣＤの測定点と同じ３６点において、当該ＴＦＴの電気特性を求めて、Ｉｄｓ（ドレイン−ソース間に流れる電流）−Ｖｇｓ（ゲート−ソース間電圧）曲線を描いた。そして、当該曲線から、Ｉｄｓが、Ｗ／Ｌ×１０^−９（Ｗ：チャネル幅、Ｌ：チャネル長）となるときのＶｄｓを閾値電圧Ｖｔｈとして、各曲線に対する閾値電圧Ｖｔｈを求め、それらの平均値（Ａｖｅ）とばらつき（３σ）を算出した。なお、ＴＦＴのチャネル幅Ｗ及びチャネル長Ｌはそれぞれ１２μｍ及び１３μｍである。

以上のように二つのサンプル及びそれらを用いたＴＦＴの特性を測定した結果について、図１５を用いて説明する。図１５は、二つのサンプル及びそれらを用いたＴＦＴの特性の測定結果を示す表である。

図１５に示すように、Ｎ_２Ｏプラズマ処理を施さなかったサンプルと施したサンプルとで、μＰＣＤ法による測定結果からは、有意な差を認められない。一方、それらのサンプルを用いたＴＦＴの電気特性の測定結果から、Ｎ_２Ｏプラズマ処理を施さなかったＴＦＴより、施したＴＦＴの方が、閾値電圧Ｖｔｈがプラス方向にシフトし、閾値電圧Ｖｔｈのばらつきが減少したことが分かる。

以上より、μＰＣＤ法を用いた閾値電圧の評価方法には、完成後のＴＦＴの閾値電圧を評価できるほどの精度はないことが分かる。

そこで、本開示は、ＴＦＴ基板の製造工程において、工程を増加させることなく、ＴＦＴ基板が備える薄膜トランジスタの閾値電圧を精度よく推定する方法を提供する。また、当該方法を用いて薄膜トランジスタの閾値電圧を推定し、当該推定された閾値電圧に基づいて、閾値電圧を調整することができるＴＦＴ基板の製造方法を提供する。

以下、適宜図面を参照しながら、実施の形態を詳細に説明する。ただし、必要以上に詳細な説明は省略する場合がある。例えば、すでによく知られた事項の詳細説明、及び、実質的に同一の構成に対する重複説明などを省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。

なお、発明者らは、当業者が本開示を十分に理解するために添付図面及び以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。

また、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、同じ構成部材については同じ符号を付している。

また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔をあけて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。

（実施の形態）
［１．有機ＥＬ表示装置］
まず、本実施の形態に係る有機ＥＬ表示装置１０の構成について、図１及び図２を用いて説明する。図１は、本実施の形態に係る有機ＥＬ表示装置１０の一部切り欠き斜視図である。図２は、本実施の形態に係る有機ＥＬ表示装置１０のピクセルバンクの一例を示す斜視図である。

［１−１．構成］
図１に示すように、有機ＥＬ表示装置１０は、複数個の薄膜トランジスタが配置されたＴＦＴ基板（ＴＦＴアレイ基板）２０と、下部電極である陽極４１、有機材料からなる発光層であるＥＬ層４２及び透明な上部電極である陰極４３からなる有機ＥＬ素子（発光部）４０との積層構造により構成される。

ＴＦＴ基板２０には複数の画素３０がマトリクス状に配置されており、各画素３０には画素回路３１が設けられている。

有機ＥＬ素子４０は、複数の画素３０のそれぞれに対応して形成されており、各画素３０に設けられた画素回路３１によって各有機ＥＬ素子４０の発光の制御が行われる。有機ＥＬ素子４０は、複数の薄膜トランジスタを覆うように形成された層間絶縁層（平坦化層）の上方に形成される。

また、有機ＥＬ素子４０は、陽極４１と陰極４３との間にＥＬ層４２が配置された構成となっている。陽極４１とＥＬ層４２との間にはさらに正孔輸送層が積層形成され、ＥＬ層４２と陰極４３との間にはさらに電子輸送層が積層形成されている。なお、陽極４１と陰極４３との間には、その他の有機機能層が設けられていてもよい。

各画素３０は、それぞれの画素回路３１によって駆動制御される。また、ＴＦＴ基板２０には、画素３０の行方向に沿って配置される複数の走査線５０と、走査線５０と交差するように画素３０の列方向に沿って配置される複数のデータ線６０と、走査線５０と平行に配置される複数の制御線（図１では省略）と、データ線６０と平行に配置される複数の電源配線（図１では省略）とが形成されている。各画素３０は、例えば、直交する走査線５０とデータ線６０とによって区画されている。

走査線５０及び制御線は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのゲート電極と行毎に接続される配線である。データ線６０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのソース電極と列毎に接続される配線である。電源配線は、各画素回路３１に含まれる薄膜トランジスタと列毎に接続される配線である。

図２に示すように、有機ＥＬ表示装置１０の各画素３０は、３色（赤色、緑色、青色）のサブ画素３０Ｒ、３０Ｇ、３０Ｂによって構成されており、これらのサブ画素３０Ｒ、３０Ｇ、３０Ｂは、表示面上に複数個マトリクス状に配列されるように形成されている。各サブ画素３０Ｒ、３０Ｇ、３０Ｂは、バンク２１によって互いに分離されている。

バンク２１は、走査線５０に平行に延びる突条と、データ線６０に平行に延びる突条とが互いに交差するように、格子状に形成されている。そして、この突条で囲まれる部分（すなわち、バンク２１の開口部）の各々とサブ画素３０Ｒ、３０Ｇ、３０Ｂの各々とが一対一で対応している。なお、本実施の形態において、バンク２１はピクセルバンクとしたが、ラインバンクとしても構わない。

陽極４１は、ＴＦＴ基板２０上の層間絶縁層（平坦化層）上でかつバンク２１の開口部内に、サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に形成されている。同様に、ＥＬ層４２は、陽極４１上でかつバンク２１の開口部内に、サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に形成されている。透明な陰極４３は、複数のバンク２１上で、かつ、全てのＥＬ層４２（全てのサブ画素３０Ｒ、３０Ｇ、３０Ｂ）を覆うように、連続的に形成されている。

さらに、画素回路３１は、各サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に設けられており、各サブ画素３０Ｒ、３０Ｇ、３０Ｂと、対応する画素回路３１とは、コンタクトホール及び中継電極によって電気的に接続されている。なお、サブ画素３０Ｒ、３０Ｇ、３０Ｂは、ＥＬ層４２の発光色が異なることを除いて同一の構成である。

［１−２．画素回路］
ここで、画素３０における画素回路３１の回路構成について、図３を用いて説明する。図３は、本実施の形態に係る有機ＥＬ表示装置１０における画素回路３１の構成を示す電気回路図である。

図３に示すように、画素回路３１は、有機ＥＬ素子４０と、駆動素子として動作する薄膜トランジスタ３２と、スイッチング素子として動作する薄膜トランジスタ３３〜３６と、対応する画素３０に表示するためのデータを記憶するキャパシタ３７とで構成される。

薄膜トランジスタ３２は、有機ＥＬ素子４０を駆動するための駆動トランジスタである。薄膜トランジスタ３２は、薄膜トランジスタ３３のドレイン電極及びキャパシタ３７の一端に接続されるゲート電極と、薄膜トランジスタ３６のソース電極に接続されるドレイン電極と、キャパシタ３７の他端と有機ＥＬ素子４０の陽極４１とに接続されるソース電極と、半導体膜（図示せず）とを備える。この薄膜トランジスタ３２は、キャパシタ３７が保持しているデータ電圧に対応する電流を有機ＥＬ素子４０の陽極４１に供給する。これにより、有機ＥＬ素子４０では、陽極４１から陰極４３へと駆動電流が流れてＥＬ層４２が発光する。

薄膜トランジスタ３３は、画素３０を選択するためのスイッチングトランジスタである。薄膜トランジスタ３３は、走査線５０に接続されるゲート電極と、データ線６０に接続されるソース電極と、キャパシタ３７の一端及び薄膜トランジスタ３２のゲート電極に接続されるドレイン電極と、半導体膜（図示せず）とを備える。この薄膜トランジスタ３３は、接続された走査線５０及びデータ線６０に所定の電圧が印加されると、当該データ線６０に印加された電圧がデータ電圧としてキャパシタ３７に保存される。

薄膜トランジスタ３４は、キャパシタ３７の電荷を放電するためのスイッチングトランジスタである。薄膜トランジスタ３４は、制御線５３に接続されるゲート電極と、電源配線７２に接続されるソース電極及びドレイン電極の一方と、キャパシタ３７の他端及び薄膜トランジスタ３２のソース電極に接続されるソース電極及びドレイン電極の他方と、半導体膜（図示せず）とを備える。薄膜トランジスタ３４は、制御線５３の電圧に応じてキャパシタ３７の電荷を放電する。

薄膜トランジスタ３５は、薄膜トランジスタ３２のゲート電極などへの電圧の供給をオンオフするためのスイッチングトランジスタである。薄膜トランジスタ３５は、制御線５１に接続されるゲート電極と、電源配線７１に接続されるソース電極及びドレイン電極の一方と、薄膜トランジスタ３３のドレイン電極及び薄膜トランジスタ３２のゲート電極に接続されるソース電極及びドレイン電極の他方と、半導体膜（図示せず）とを備える。薄膜トランジスタ３５は、制御線５１の電圧に応じて電源配線７１から電圧を供給する。

薄膜トランジスタ３６は、薄膜トランジスタ３２のドレイン電極への電圧の供給をオンオフするためのスイッチングトランジスタである。薄膜トランジスタ３６は、制御線５２に接続されるゲート電極と、電源配線７０に接続されるソース電極及びドレイン電極の一方と、薄膜トランジスタ３２のドレイン電極に接続されるソース電極及びドレイン電極の他方と、半導体膜（図示せず）とを備える。薄膜トランジスタ３６は、制御線５２の電圧に応じて電源配線７０から電圧を供給する。

なお、上記構成の有機ＥＬ表示装置１０では、走査線５０とデータ線６０との交点に位置する画素３０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素３０（各サブ画素３０Ｒ、３０Ｇ、３０Ｂ）の薄膜トランジスタ３２及び３３によって、対応する有機ＥＬ素子４０が選択的に発光し、所望の画像が表示される。

［２．ＴＦＴ基板］
以下では、本実施の形態に係るＴＦＴ基板２０について、図４を用いて説明する。なお、本実施の形態に係るＴＦＴ基板２０に形成される薄膜トランジスタは、ボトムゲート型、かつ、チャネル保護型の薄膜トランジスタである。

図４は、本実施の形態に係るＴＦＴ基板２０の概略断面図である。ＴＦＴ基板２０には、例えば、複数の薄膜トランジスタ１００が形成されている。

図４に示すように、本実施の形態に係るＴＦＴ基板２０は、基板１１０と、ゲート電極１２０と、ゲート絶縁層１３０と、酸化物半導体層１４０と、チャネル保護層１５０と、ドレイン電極１６０ｄと、ソース電極１６０ｓと、層間絶縁層１７０と、上部電極１８０とを備える。なお、ＴＦＴ基板２０において、薄膜トランジスタ１００は、ゲート電極１２０と、ゲート絶縁層１３０と、酸化物半導体層１４０と、チャネル保護層１５０と、ドレイン電極１６０ｄと、ソース電極１６０ｓとから構成される。

薄膜トランジスタ１００は、例えば、図３に示す薄膜トランジスタ３２〜３６である。すなわち、薄膜トランジスタ１００は、駆動トランジスタ及びスイッチングトランジスタとして利用できる。

［２−１．基板］
基板１１０は、電気絶縁性を有する材料から構成される基板である。例えば、基板１１０は、無アルカリガラス、石英ガラス、高耐熱性ガラスなどのガラス材料、ポリエチレン、ポリプロピレン、ポリイミドなどの樹脂材料、シリコン、ガリウムヒ素などの半導体材料、又は、絶縁層をコーティングしたステンレスなどの金属材料からなる基板である。

なお、基板１１０は、樹脂基板などのフレキシブル基板でもよい。この場合、薄膜トランジスタ１００をフレキシブルディスプレイなどに利用することができる。

［２−２．ゲート電極］
ゲート電極１２０は、基板１１０の上方に配置される電極である。本実施の形態では、ゲート電極１２０は、基板１１０上に所定形状で形成される。ゲート電極１２０の膜厚は、例えば、３０ｎｍ〜４００ｎｍである。なお、ゲート電極１２０は、基板１１０の上方に、例えば、バッファ層などを介して形成されてもよい。

ゲート電極１２０は、導電性を有する材料からなる電極である。例えば、ゲート電極１２０の材料として、モリブデン、アルミニウム、銅、タングステン、チタン、マンガン、クロム、タンタル、ニオブ、銀、金、プラチナ、パラジウム、インジウム、ニッケル、ネオジムなどの金属、金属の合金、酸化インジウムスズ（ＩＴＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ガリウムドープ酸化亜鉛（ＧＺＯ）などの導電性金属酸化物、ポリチオフェン、ポリアセチレンなどの導電性高分子などを用いることができる。また、ゲート電極１２０は、これらの材料を積層した多層構造であってもよい。

［２−３．ゲート絶縁層］
ゲート絶縁層１３０は、ゲート電極１２０と酸化物半導体層１４０との間に形成される。具体的には、ゲート絶縁層１３０は、ゲート電極１２０を覆うようにゲート電極１２０上及び基板１１０上に形成される。ゲート絶縁層１３０の膜厚は、例えば、２１０ｎｍ〜５００ｎｍである。

ゲート絶縁層１３０は、電気絶縁性を有する材料から構成される。例えば、ゲート絶縁層１３０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜、酸化タンタル膜、酸化ハフニウム膜などの単層膜、又は、これらの積層膜である。

本実施の形態では、ゲート絶縁層１３０は、複数の層を含んでいる。具体的には、図４に示すように、ゲート絶縁層１３０は、２層構造であり、順に積層された第１絶縁膜１３１及び第２絶縁膜１３２を含んでいる。

［２−３−１．第１絶縁膜］
第１絶縁膜１３１は、ゲート電極１２０上に設けられた絶縁膜である。第１絶縁膜１３１は、ゲート電極１２０との密着層である。第１絶縁膜１３１は、ゲート電極１２０と密着させるために、膜応力として圧縮応力が必要とされる。当該圧縮応力は、−４００ＭＰａ以上、−２００ＭＰａ以下が好ましい。例えば、第１絶縁膜１３１は、シリコン窒化膜から構成される。第１絶縁膜１３１の膜厚は、例えば、２００ｎｍ〜４００ｎｍである。

［２−３−２．第２絶縁膜］
第２絶縁膜１３２は、第１絶縁膜１３１上に設けられた絶縁膜である。第２絶縁膜１３２は、酸化物半導体層１４０と接する層である。第２絶縁膜１３２は、シリコン酸化膜から構成されることが好ましい。第２絶縁膜１３２の膜厚は、例えば、１０ｎｍ〜１００ｎｍであり、より好ましくは、３０ｎｍ〜５０ｎｍである。

第２絶縁膜１３２がシリコン酸化膜から構成されることにより、シリコン窒化膜などから構成される場合より、膜内の水素量（すなわち、水素含有量）を低減することができる。これにより、第２絶縁膜１３２と接する酸化物半導体層１４０が取り込む水素量を低減することができるため、酸化物半導体層１４０の低抵抗化を抑制することができる。なお、ゲート絶縁層１３０全体をシリコン酸化物で形成することは以下の理由から好ましくない。すなわち、シリコン酸化膜の応力を成膜条件によって制御することは困難であるため、薄膜トランジスタ１００に適用できる程度に緻密なシリコン酸化膜を形成する場合には、シリコン酸化膜の圧縮応力が大きくことを避けられない。このため、シリコン酸化膜だけでゲート絶縁層１３０全体を形成すると、圧縮応力が大きく、かつ、膜厚も大きいゲート絶縁層１３０が形成されることにより、基板１１０が反ってしまう。

［２−４．酸化物半導体層］
酸化物半導体層１４０は、薄膜トランジスタ１００のチャネル層として用いられる層であり、ゲート電極１２０に対向するように基板１１０の上方に配置される。具体的には、酸化物半導体層１４０は、ゲート絶縁層１３０上であって、ゲート電極１２０に対向する位置に配置される。例えば、酸化物半導体層１４０は、ゲート電極１２０の上方において、ゲート絶縁層１３０上に島状に形成される。酸化物半導体層１４０の膜厚は、例えば、３０ｎｍ〜１５０ｎｍである。

酸化物半導体層１４０の材料としては、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）のうち、少なくとも１種を含む酸化物半導体材料を用いる。例えば、酸化物半導体層１４０は、アモルファス酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ：ＩＧＺＯ）などの透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）から構成される。

Ｉｎ：Ｇａ：Ｚｎの比率は、例えば、約１：１：１である。また、Ｉｎ：Ｇａ：Ｚｎの比率は、０．８〜１．２：０．８〜１．２：０．８〜１．２の範囲でもよいが、この範囲には限られない。

酸化物半導体層１４０は、薄膜トランジスタ１００のチャネル層である。チャネル層が透明アモルファス酸化物半導体で構成される薄膜トランジスタは、キャリア移動度が高く、大画面及び高精細の表示装置に適している。また、透明アモルファス酸化物半導体は、低温成膜が可能であるため、プラスチック又はフィルムなどのフレキシブル基板上に容易に形成することができる。

［２−５．チャネル保護層］
チャネル保護層１５０は、酸化物半導体層１４０上に配置される。例えば、チャネル保護層１５０は、酸化物半導体層１４０を覆うように、酸化物半導体層１４０上及びゲート絶縁層１３０上に配置される。チャネル保護層１５０は、酸化物半導体層１４０を保護するために設けられた絶縁層である。チャネル保護層１５０の膜厚は、例えば、４０ｎｍ〜３００ｎｍである。

チャネル保護層１５０は、電気絶縁性を有する材料から構成される。チャネル保護層１５０は、シリコン酸化膜から構成される。あるいは、チャネル保護層１５０は、酸化アルミニウム膜から構成されてもよい。チャネル保護層１５０は、単層膜であっても、積層膜であってもよい。

また、チャネル保護層１５０には、ドレイン電極１６０ｄ及びソース電極１６０ｓのそれぞれを酸化物半導体層１４０に接続するためのコンタクトホールが設けられている。ドレイン電極１６０ｄ及びソース電極１６０ｓを構成する材料が、それぞれ、コンタクトホールの壁面に沿って酸化物半導体層１４０まで達している。あるいは、コンタクトホールには、ドレイン電極１６０ｄ及びソース電極１６０ｓを構成する材料がそれぞれ充填されていてもよい。

［２−６．ドレイン電極及びソース電極］
ドレイン電極１６０ｄ及びソース電極１６０ｓは、チャネル保護層１５０上に所定形状で形成される。例えば、ドレイン電極１６０ｄ及びソース電極１６０ｓは、チャネル保護層１５０上に、基板水平方向に離間して対向配置されている。具体的には、ドレイン電極１６０ｄ及びソース電極１６０ｓはそれぞれ、コンタクトホールを介して酸化物半導体層１４０に接続されるように、チャネル保護層１５０上に配置される。ドレイン電極１６０ｄ及びソース電極１６０ｓの膜厚は、例えば、３０ｎｍ〜３００ｎｍである。

ドレイン電極１６０ｄ及びソース電極１６０ｓは、導電性を有する材料からなる電極である。ドレイン電極１６０ｄ及びソース電極１６０ｓは、例えば、銅の単層膜（Ｃｕ膜）、銅膜及びタングステン膜の積層構造（Ｃｕ／Ｗ）、銅膜及び窒化チタン膜の積層構造（Ｃｕ／ＴｉＮ）、又は、銅及びマンガンの合金膜、銅膜並びにモリブデン膜の積層構造（ＣｕＭｎ／Ｃｕ／Ｍｏ）などで構成される。あるいは、ドレイン電極１６０ｄ及びソース電極１６０ｓの材料としては、例えば、ゲート電極１２０の材料と同一の材料を用いることができる。

［２−７．層間絶縁層］
層間絶縁層１７０は、チャネル保護層１５０の上方に配置される。層間絶縁層１７０は、チャネル保護層１５０、ドレイン電極１６０ｄ及びソース電極１６０ｓ上に配置される。例えば、層間絶縁層１７０は、ドレイン電極１６０ｄ及びソース電極１６０ｓを覆うように、チャネル保護層１５０上、ドレイン電極１６０ｄ及びソース電極１６０ｓ上に配置される。

層間絶縁層１７０は、薄膜トランジスタ１００のパッシベーション膜である。層間絶縁層１７０の膜厚は、例えば、２００ｎｍ〜５００ｎｍである。

また、層間絶縁層１７０の一部は、貫通するように開口されている。つまり、層間絶縁層１７０には、ソース電極１６０ｓの一部を露出させるためのコンタクトホールが形成されている。

コンタクトホールは、上部電極１８０とソース電極１６０ｓとを電気的に接続するために形成されたコンタクトホールである。上部電極１８０を構成する材料が、例えば、コンタクトホールの壁面に沿って、ソース電極１６０ｓまで達している。あるいは、コンタクトホールには、上部電極１８０を構成する材料が充填されていてもよい。

層間絶縁層１７０は、複数の層を含んでいる。具体的には、図４に示すように、層間絶縁層１７０は、３層構造であり、順に積層された、下部層間絶縁層１７１と、バリア層１７２と、上部層間絶縁層１７３とを含んでいる。

［２−７−１．下部層間絶縁層］
下部層間絶縁層１７１は、ドレイン電極１６０ｄ及びソース電極１６０ｓ上に設けられた絶縁層である。下部層間絶縁層１７１の膜厚は、層間絶縁層１７０としての膜厚が５００ｎｍ以下となるような膜厚である。

下部層間絶縁層１７１は、電気絶縁性を有する材料から構成される。例えば、下部層間絶縁層１７１は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜などの無機材料から構成される膜、又は、シリコン、酸素及びカーボンを含む無機材料から構成される膜などの単層膜、又は、これらの積層膜である。

［２−７−２．バリア層］
バリア層１７２は、下部層間絶縁層１７１上に設けられた絶縁層である。バリア層１７２は、空気中の水分などが外部から酸化物半導体層１４０に浸入するのを抑制するための層である。

バリア層１７２は、例えば、酸化アルミニウム膜である。バリア層１７２の膜厚は、例えば、３０ｎｍ〜１００ｎｍである。

［２−７−３．上部層間絶縁層］
上部層間絶縁層１７３は、バリア層１７２上に設けられた絶縁層である。上部層間絶縁層１７３の膜厚は、層間絶縁層１７０としての膜厚が５００ｎｍ以下となるような膜厚である。

上部層間絶縁層１７３は、電気絶縁性を有する材料から構成される。例えば、上部層間絶縁層１７３は、下部層間絶縁層１７１と同じ材料から構成される。

［２−８．上部電極］
上部電極１８０は、ドレイン電極１６０ｄ及びソース電極１６０ｓの上方に所定形状で形成される。具体的には、上部電極１８０は、層間絶縁層１７０上に形成される。上部電極１８０の膜厚は、例えば、２００ｎｍ〜５００ｎｍである。

上部電極１８０は、ドレイン電極１６０ｄ及びソース電極１６０ｓの一方に接続される。具体的には、上部電極１８０は、コンタクトホールを介してソース電極１６０ｓに電気的に接続されている。

上部電極１８０は、例えば、ドレイン電極１６０ｄ及びソース電極１６０ｓと同じ材料から構成される。なお、層間の密着性を向上させるために、ＩＴＯ膜と金属膜とをこの順で積層してもよい。

［３．ＴＦＴ基板の製造方法］
続いて、本実施の形態に係るＴＦＴ基板２０の製造方法について図５Ａ及び５Ｂを用いて説明する。図５Ａ及び図５Ｂは、本実施の形態に係るＴＦＴ基板２０の製造工程を示す概略断面図である。

［３−１．ゲート電極の形成］
まず、図５Ａの（ａ）に示すように、基板１１０を準備し、基板１１０の上方に所定形状のゲート電極１２０を形成する。例えば、基板１１０上に金属膜をスパッタリングによって成膜し、フォトリソグラフィ及びエッチングによって金属膜を加工することにより、所定形状のゲート電極１２０を形成する。

具体的には、まず、基板１１０としてガラス基板を準備し、基板１１０上に、２０ｎｍのＭｏ膜と２００ｎｍのＣｕ膜とをスパッタリングによって順に成膜する。そして、フォトリソグラフィでレジストパターンを形成した後、ウェットエッチングによってＭｏ膜及びＣｕ膜を加工することにより、ゲート電極１２０を形成する。

なお、Ｍｏ膜及びＣｕ膜のウェットエッチングは、ＰＡＮ（Ｐｈｏｓｐｈｏｒｉｃ−Ａｃｅｔｉｃ−Ｎｉｔｒｉｃ−ａｃｉｄ）液を用いて、室温で行うことができる。また、レジストの剥離には、アルカリ添加物を含む剥離液を用いてよい。また、基板１１０は、例えば、Ｇ８．５ガラス基板（厚さ：０．５ｍｍ、Ｘ：２５００ｍｍ×Ｙ：２２００ｍｍ）である。

また、ゲート電極１２０を形成する工程において、図１〜３に示す走査線５０が同時に形成される。走査線５０が形成された後、走査線５０の断線（オープン）、及び、走査線５０と他の配線（隣接する走査線５０を含む）との短絡（ショート）の有無を検査するために、オープンショート検査（ＯＳ検査）を行ってもよい。ＯＳ検査については後で詳述する。

［３−２．ゲート絶縁層の形成］
次に、図５Ａの（ｂ）に示すように、基板１１０の上方にゲート絶縁層１３０を形成する。例えば、ゲート電極１２０を覆うようにゲート絶縁層１３０をプラズマＣＶＤ又はスパッタリングによって成膜する。ゲート絶縁層１３０は、第１絶縁膜１３１及び第２絶縁膜１３２から構成される。

具体的には、ゲート電極１２０を覆うように基板１１０上に、３５０ｎｍのシリコン窒化膜から構成される第１絶縁膜１３１と５０ｎｍのシリコン酸化膜から構成される第２絶縁膜１３２とをプラズマＣＶＤによって順に成膜することで、ゲート絶縁層１３０を形成する。このときの成膜温度は、例えば、３５０℃〜４００℃である。成膜温度が３５０℃より低い場合には、シリコン窒化膜中の水素含有量が増加するため好ましくない。シリコン窒化膜中の水素の結合量は、Ｎ−Ｈ結合が３．３×１０^２２ｃｍ^−３以下、Ｓｉ−Ｈ結合が、２．３×１０^２１ｃｍ^−３であることが好ましい。

シリコン窒化膜から構成される第１絶縁膜１３１は、例えば、窒素ガス（Ｎ_２）、アンモニアガス（ＮＨ_３）及びシランガス（ＳｉＨ_４）を導入ガスに用いることで成膜することができる。具体的な成膜条件は、例えば、成膜温度が３８０℃、パワー密度が０．１６Ｗ／ｃｍ^２、プロセス距離（電極間距離）が６５０ｍｉｌ（０．６５インチ）、プロセス圧力が１３３．３２Ｐａ、Ｎ_２ガス流量が６３０００ｓｃｃｍ、ＮＨ_３ガス流量が２５０００ｓｃｃｍ、ＳｉＨ_４ガス流量が２２００ｓｃｃｍである。

シリコン酸化膜から構成される第２絶縁膜１３２は、例えば、亜酸化窒素ガス（Ｎ_２Ｏ）、アルゴンガス（Ａｒ）及びシランガス（ＳｉＨ_４）を導入ガスに用いることで成膜することができる。なお、Ａｒガスは、Ｎ_２Ｏガスの希釈ガスとして用いられる。これにより、効率的にガスが分解され、良質な酸化膜が形成され、かつ、Ｎ_２Ｏの使用量を抑制することができる。具体的な成膜条件は、例えば、成膜温度が３８０℃、パワー密度が０．１４５Ｗ／ｃｍ^２、プロセス距離（電極間距離）が６５０ｍｉｌ（０．６５インチ）、プロセス圧力が１２６．６５Ｐａ、Ｎ_２Ｏガス流量が８３０００ｓｃｃｍ、Ａｒガス流量が４７０００ｓｃｃｍ、ＳｉＨ_４ガス流量が１１００ｓｃｃｍである。なお、第２絶縁膜１３２の成膜は、第１絶縁膜１３１の成膜に連続して行われる。つまり、プラズマＣＶＤ装置を用いて第１絶縁膜１３１を成膜した後、プラズマＣＶＤ装置のチャンバー内の真空を破ることなく、第２絶縁膜１３２の成膜を行う。これにより、不純物が混入する可能性を低減することができる。

［３−３．プラズマ処理］
次に、図５Ａの（ｃ）に示すように、ゲート絶縁層１３０の第２絶縁膜１３２に対する窒化処理の一例であるプラズマ処理を行う。つまり、第２絶縁膜１３２を形成した後、酸化物半導体層１４０を形成する前に、プラズマ処理を行う。

具体的には、第２絶縁膜１３２の成膜に用いたチャンバー内に、アンモニアガス（ＮＨ_３）、窒素ガス（Ｎ_２）などを用いてプラズマ１９０を発生させる。プラズマ処理に用いるガスには、水素原子が含まれてもよい。水素原子がプラズマ処理に用いるガス中に含まれることにより、シリコン層の表面のダングリングボンドを終端でき、酸化物半導体層１４０との界面の欠陥準位を低減できる。なお、第２絶縁膜１３２に結合される水素原子は、酸化物半導体層１４０との界面の欠陥準位を低減するためにのみ利用されるため、当該水素原子の量は第１絶縁膜１３１から離脱する水素原子の量に比べて圧倒的に少ない。したがって、第２絶縁膜１３２に結合される水素原子による酸化物半導体層１４０の低抵抗化への影響は無視できる。

プラズマ１９０を発生させる時間、すなわち、プラズマ処理時間は、例えば、３０秒〜６０秒である。また、プラズマ処理温度、すなわち、基板温度は、３５０℃〜４００℃である。例えば、基板温度は、第１絶縁膜１３１の成膜時の成膜温度と同一の温度である。具体的なプラズマ処理条件は、例えば、パワー密度が０．１Ｗ／ｃｍ^２、プロセス距離（電極間距離）が６００ｍｉｌ（０．６インチ）、プロセス圧力が１６０Ｐａ、ＮＨ_３ガス流量が１５０００ｓｃｃｍである。なお、プラズマ処理は、第２絶縁膜１３２の成膜に連続して行われる。つまり、プラズマＣＶＤ装置を用いて第２絶縁膜１３２を成膜した後、プラズマＣＶＤ装置のチャンバー内の真空を破ることなく、プラズマ処理を行う。これにより、不純物が混入する可能性を低減することができる。

［３−４．酸化物半導体層の形成］
次に、図５Ａの（ｄ）に示すように、基板１１０の上方に、かつ、ゲート電極１２０に対向する位置に所定形状の酸化物半導体層１４０を形成する。例えば、ゲート絶縁層１３０上に酸化物半導体膜をスパッタリングによって成膜する。そして、フォトリソグラフィ及びエッチングによって酸化物半導体膜を加工することにより、所定形状の酸化物半導体層１４０を形成する。

具体的には、組成比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のターゲット材を用いた、酸素（Ｏ_２）とアルゴン（Ａｒ）との混合ガス雰囲気でのスパッタリングによって、ゲート絶縁層１３０上に９０ｎｍのアモルファスＩｎＧａＺｎＯ膜を成膜する。より具体的な成膜条件は、例えば、ＤＣマグネトロンスパッタ法において、パワーが１２ｋＷ、成膜ガスの酸素分圧が４．５％、成膜レートが１００ｎｍ／ｍｉｎである。

そして、ゲート絶縁層１３０上に成膜されたアモルファスＩｎＧａＺｎＯをウェットエッチングすることで、酸化物半導体層１４０を形成する。ＩｎＧａＺｎＯのウェットエッチングは、例えば、リン酸（Ｈ_３ＰＯ_４）、硝酸（ＨＮＯ_３）及び界面活性剤を混合した薬液を用いて行うことができる。また、レジストの剥離には、アルカリ添加物を含む剥離液を用いてよい。

［３−５．チャネル保護層の形成］
次に、図５Ａの（ｅ）に示すように、酸化物半導体層１４０上にチャネル保護層１５０を形成する。例えば、酸化物半導体層１４０を覆うようにチャネル保護層１５０をプラズマＣＶＤによって成膜する。

具体的には、酸化物半導体層１４０を覆うようにゲート絶縁層１３０上に、２００ｎｍのシリコン酸化膜を成膜することで、チャネル保護層１５０を形成する。この時の成膜温度は、例えば、２５０℃である。シリコン酸化膜は、例えば、シランガス（ＳｉＨ_４）と亜酸化窒素ガス（Ｎ_２Ｏ）とを導入ガスに用いることで成膜することができる。具体的な成膜条件は、例えば、パワー密度が０．２３８Ｗ／ｃｍ^２、プロセス距離（電極間距離）が６００ｍｉｌ（０．６インチ）、プロセス圧力が１３３．３２Ｐａ、Ｎ_２Ｏガス流量が８８５００ｓｃｃｍ、ＳｉＨ_４ガス流量が９８０ｓｃｃｍである。

なお、チャネル保護層１５０を形成した後、所定の温度の加熱処理（アニール処理）を行ってもよい。例えば、ドライエア、又は、酸素雰囲気中において、成膜温度以上の温度でアニール処理してもよい。例えば、アニール温度は３５０℃としてよい。また、アニール時間は、７分程度の基板温度安定時間が経過した後、１時間としてもよい。これにより、酸化物半導体層１４０中の酸素欠陥が修復され、半導体性を維持することができる。また、上記ドライエアは、大気圧下露点が−７０℃以下としてよい。

［３−６．ドレイン電極及びソース電極の形成］
次に、図５Ｂの（ａ）に示すように、チャネル保護層１５０上にドレイン電極１６０ｄ及びソース電極１６０ｓを形成する。具体的には、まず、チャネル保護層１５０の一部をフォトリソグラフィ及びドライエッチングによって除去することで、コンタクトホールを形成する。つまり、酸化物半導体層１４０の一部を露出させるためのコンタクトホールをチャネル保護層１５０に形成する。

例えば、チャネル保護層１５０がシリコン酸化膜である場合、ドライエッチングとして反応性イオンエッチング（ＲＩＥ）を用いることができる。このとき、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ_４）、酸素ガス（Ｏ_２）及びヘリウムガス（Ｈｅ）を用いることができる。ガス流量、圧力、印加電力及び周波数などのパラメータは、基板サイズ、エッチングの膜厚などによって適宜設定される。例えば、パワー密度を０．２５５Ｗ／ｃｍ^２、プロセス圧力を５０Ｐａ、Ｏ_２ガス流量を１３００ｓｃｃｍ、ＣＦ_４ガス流量を３８００ｓｃｃｍ、Ｈｅガス流量を５０００ｓｃｃｍとしてよい。また、レジストの剥離には、アルカリ添加物を含む剥離液を用いてよい。

そして、形成したコンタクトホールを埋めるようにして、チャネル保護層１５０上に金属膜をスパッタリングによって成膜する。例えば、２０ｎｍのＭｏ膜、３００ｎｍのＣｕ膜、及び、５０ｎｍの銅及びマンガンの合金膜（ＣｕＭｎ膜）を順にチャネル保護層１５０上に積層する。その後、フォトリソグラフィ及びエッチングによって、積層した金属膜を加工することで、所定形状のドレイン電極１６０ｄ及びソース電極１６０ｓを形成する。Ｍｏ膜、Ｃｕ膜、及び、ＣｕＭｎ膜のウェットエッチングは、例えば、ＰＡＮ液を用いて、室温にて行うことができる。また、レジストの剥離には、アルカリ添加物を含む剥離液を用いてよい。

また、ドレイン電極１６０ｄ及びソース電極１６０ｓを形成する工程において、図１〜３に示すデータ線６０が同時に形成される。データ線６０が形成された後、データ線６０のＯＳ検査を行う。これにより、データ線６０のオープン及びショートを検査すると同時に、薄膜トランジスタ１００の閾値電圧を推定する。ＯＳ検査については後で詳述する。

［３−７．層間絶縁層の形成］
次に、図５Ｂの（ｂ）に示すように、層間絶縁層１７０を形成する。具体的には、まず、ドレイン電極１６０ｄ及びソース電極１６０ｓを覆うように、下部層間絶縁層１７１をプラズマＣＶＤ又はスパッタリングによって形成する。例えば、ドレイン電極１６０ｄ及びソース電極１６０ｓを覆うようにチャネル保護層１５０上に、２００ｎｍのシリコン酸化膜をプラズマＣＶＤによって成膜する。具体的な成膜条件は、例えば、成膜温度が２３０℃、パワー密度が０．２３８Ｗ／ｃｍ^２、プロセス距離（電極間距離）が６００ｍｉｌ（０．６インチ）、プロセス圧力が１３３．３２Ｐａ、Ｎ_２Ｏガス流量が８８５００ｓｃｃｍ、ＳｉＨ_４ガス流量が９８０ｓｃｃｍである。

次に、プラズマＣＶＤ、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）又はスパッタリングなどによって、下部層間絶縁層１７１上にバリア層１７２を形成する。例えば、スパッタリングによって３０ｎｍの酸化アルミニウム膜を下部層間絶縁層１７１上に成膜することで、バリア層１７２を形成する。具体的には、アルミニウムをターゲットに用い、酸素（Ｏ_２）とアルゴン（Ａｒ）との混合ガス雰囲気でのＲＦマグネトロンスパッタ法によって酸化アルミニウム膜を成膜する。成膜条件は、例えば、パワーが３０ｋＷ、アルミニウムターゲットの純度が９９．９９％、成膜ガスであるＡｒとＯ_２との流量比が１対１、成膜レートが６．０ｎｍ／ｍｉｎである。

次に、プラズマＣＶＤ又はスパッタリングによって、バリア層１７２上に上部層間絶縁層１７３を形成する。具体的には、プラズマＣＶＤによって、４００ｎｍのシリコン窒化膜をバリア層１７２上に成膜することで、上部層間絶縁層１７３を形成する。具体的な成膜条件は、例えば、成膜温度が２９０℃、パワー密度が０．２３８Ｗ／ｃｍ^２、プロセス距離（電極間距離）が６００ｍｉｌ（０．６インチ）、プロセス圧力が１３３．３２Ｐａ、Ｎ_２Ｏガス流量が８８５００ｓｃｃｍ、ＳｉＨ_４ガス流量が９８０ｓｃｃｍである。

なお、層間絶縁層１７０の成膜中に基板は真空下に置かれるので、酸化物半導体層１４０の酸素が欠損し、低抵抗化する。このため、成膜後にドライエア、又は、酸素雰囲気中でのアニール処理を行うことで、酸素欠陥の修復を行う。これにより、薄膜トランジスタ１００の閾値電圧Ｖｔｈをプラス方向にシフトすることができる。したがって、当該アニール処理の時間を調節することにより、薄膜トランジスタ１００の閾値電圧Ｖｔｈを調整することができる。また、アニール温度は、例えば３００℃としてよい。また、アニール時間は、７分程度の基板温度安定時間が経過した後、１時間程度としてもよい。また、上記ドライエアは、大気圧下露点が−７０℃以下としてよい。

［３−８．上部電極の形成］
次に、図５Ｂの（ｃ）に示すように、層間絶縁層１７０（上部層間絶縁層１７３）上に上部電極１８０を形成する。具体的には、まず、層間絶縁層１７０の一部をフォトリソグラフィ及びドライエッチングによって除去することで、コンタクトホールを形成する。つまり、ドレイン電極１６０ｄ又はソース電極１６０ｓの一部を露出させるためのコンタクトホールを層間絶縁層１７０に形成する。

例えば、ＲＩＥなどのドライエッチングによって、層間絶縁層１７０の一部を除去する。エッチングガスとしては、例えば、四フッ化炭素（ＣＦ_４）及び酸素ガス（Ｏ_２）を用いることができる。パワー密度、圧力、ガス流量などのパラメータは、基板サイズ、エッチングの膜厚などによって適宜設定される。例えば、パワー密度を０．２５５Ｗ／ｃｍ^２、プロセス圧力を５０Ｐａ、Ｏ_２ガス流量を１３００ｓｃｃｍ、ＣＦ_４ガス流量を３８００ｓｃｃｍとしてよい。また、レジストの剥離には、アルカリ添加物を含む剥離液を用いてよい。

続いて、形成したコンタクトホールを埋めるようにして、層間絶縁層１７０上に導電膜をスパッタリングによって成膜する。例えば、２０ｎｍのＭｏ膜、３００ｎｍのＣｕ膜、５０ｎｍのＣｕＭｎ膜を順に層間絶縁層１７０上に積層する。その後、フォトリソグラフィ及びエッチングによって、積層した導電膜を加工することで、所定形状の上部電極１８０を形成する。Ｍｏ膜、Ｃｕ膜、及び、ＣｕＭｎ膜のウェットエッチングは、例えば、ＰＡＮ液を用いて、室温にて行うことができる。また、レジストの剥離には、アルカリ添加物を含む剥離液を用いてよい。

また、上部電極１８０が形成された後、上部電極１８０のＯＳ検査を行ってもよい。ＯＳ検査については後で詳述する。

［４．閾値電圧の推定方法］
続いて、本実施の形態に係る薄膜トランジスタ１００における閾値電圧Ｖｔｈの推定方法について説明する。本実施の形態においては、ＴＦＴ基板２０に形成された配線のＯＳ検査で測定される電流を用いて閾値電圧Ｖｔｈを推定する。以下、ＯＳ検査の概要と、それを用いた閾値電圧Ｖｔｈの推定方法とについて説明する。

［４−１．ＯＳ検査の概要］
まず、ＯＳ検査の概要について、図面を用いて説明する。

図６は、本実施の形態に係るＴＦＴ基板２０に形成される配線と、ＯＳ検査で用いられる給電ヘッド４１０及び受電センサ４２０との位置関係の概要を示す斜視図である。なお、図６においては、データ線６０のＯＳ検査を行う場合の位置関係を示している。

図７Ａは、本実施の形態に係るＴＦＴ基板２０の基板１１０及びデータ線６０と、ＯＳ検査で用いられる給電ヘッド４１０及び受電センサ４２０との位置関係の概要を示す側面図である。なお、図７Ａにおいては、データ線６０以外の配線などを省略して示している。

図７Ｂは、本実施の形態に係るＯＳ検査時の給電ヘッド４１０、配線パターン４３０及び受電センサ４２０の等価回路の概要を示す回路図である。

図６に示すように、ＴＦＴ基板２０に形成される配線の例として、走査線５０、データ線６０及びコモン線７５がある。また、図６に示すように、ＯＳ検査を行う場合には、給電ヘッド４１０と受電センサ４２０とを用いる。

給電ヘッド４１０は、配線の一端に電圧を印加するための端子である。本実施の形態では、給電ヘッド４１０は、交流成分を含む電圧を配線に印加する。

受電センサ４２０は、配線の他端から受電するためのセンサである。本実施の形態では、図７Ａに示すように、基板１１０上に形成されたデータ線６０の他端から微小な距離ｇだけ離間した位置に受電センサ４２０を配置することによって、受電センサ４２０とデータ線６０の他端とを容量結合させる。つまり、図７Ｂに示すように、配線パターン４３０と受電センサ４２０とは、容量結合部における容量を有するキャパシタ４４０を介して、結合されているとみなすことができる。また、本実施の形態では、受電センサ４２０は、配線（ここではデータ線６０）から流れる電流に対応する電圧信号を増幅する増幅器を備えている。これにより、受電センサ４２０に流れる電流に対応する電圧（以下、「受電電圧」という。）を測定する。

なお、本実施の形態では、受電センサ４２０に流れる電流を測定することによって、上述のように電圧信号が得られる。そのため、本開示では、電流との記載によって、電流の測定により得られる電圧信号（受電電圧）を意味する場合がある。

以上に述べた構成において、ＴＦＴ基板２０における基板１１０の長辺方向（図６の矢印の向き）に、給電ヘッド４１０及び受電センサ４２０を同期させながら走査させる。これにより、図８に示すような受電電圧波形が得られる。

図８は、本実施の形態に係るＯＳ検査によって得られる受電電圧波形の一例を示すグラフである。図８には、基板１１０の長辺方向の位置に対する受電センサ４２０の受電電圧の実効値が示されている。

図８に示すように、複数のデータ線６０が存在する基板長辺方向位置において、受電電圧のピークが見られる。ここで、例えば、データ線６０にオープン又はショートが存在する場合の受電電圧は、正常なデータ線の受電電圧と大きく異なるため、図８に示す受電電圧波形から、オープン又はショートが存在するデータ線６０を発見することができる。

［４−２．閾値電圧の推定方法の概要］
次に、上述のＯＳ検査によって測定される受電電圧を用いて、ＴＦＴ基板２０が備える薄膜トランジスタ１００の閾値電圧Ｖｔｈの推定方法について図面を用いて説明する。

上述のとおり、ＯＳ検査によって、受電センサ４２０に流れる電流に対応する受電電圧が測定される。当該受電電圧が、ＴＦＴ基板２０が備える薄膜トランジスタ１００の閾値電圧Ｖｔｈと相関を有することを発明者は見出した。以下、当該相関を有する理由について図９を用いて説明する。

図９は、本実施の形態に係るＴＦＴ基板２０の隣接する二本のデータ線６０ａ及び６０ｂの間における低抵抗となり得る経路を示す回路図である。図９には、二本の隣接するデータ線６０ａ及び６０ｂと、二つの隣接する画素回路３１ａ及び３１ｂが示される。なお、画素回路３１ａ及び３１ｂは、上記画素回路３１と同様の構成を有する。また、図９に示す薄膜トランジスタ３３ａ及び３３ｂは、上記薄膜トランジスタ３３と同様の構成を有し、薄膜トランジスタ３５ａ及び３５ｂは、上記薄膜トランジスタ３５と同様の構成を有する。

ＴＦＴ基板２０が備える各薄膜トランジスタにおいて、特に、チャネル層に酸化物半導体を用いる場合には、チャネル層が低抵抗化して、閾値電圧Ｖｔｈがマイナス方向にシフトすることがある。ここで、各薄膜トランジスタの閾値電圧Ｖｔｈがゼロ以下となると、各薄膜トランジスタのゲート電極に電圧を印加しない場合（ゲート電極の電位がゼロである場合）におけるソース−ドレイン間の抵抗が低下する。例えば、図９に示す薄膜トランジスタ３３ａ及び３５ａのソース−ドレイン間の抵抗が低下すると、データ線６０ａと電源配線７１との間の抵抗が低下する。ここで、電源配線７１は、例えば、隣接する画素回路３１ｂの薄膜トランジスタ３５ｂとも電気的に接続されている。さらに、画素回路３１ｂの薄膜トランジスタ３３ｂ及び３５ｂのソース−ドレイン間の抵抗も低下すると、結局、図９に示す破線の矢印に沿って低抵抗の経路が形成される。したがって、データ線６０ａとデータ線６０ｂとの間の抵抗が低下する。さらに、電源配線７１は、全ての画素回路３１に接続されているため、ＴＦＴ基板２０の全ての薄膜トランジスタのソース−ドレイン間の抵抗が低下している場合には、全てのデータ線６０が互いに低い抵抗で接続された状態となる。

この状態でＯＳ検査を行う場合には、検査対象のデータ線６０から他の配線などに漏れる電流の割合が増加する。例えば、他の配線と接地部（ＴＦＴ基板２０を載せるステージ表面など）との間の容量結合を介して漏れる電流が増加する。ここで、給電ヘッド４１０から供給される電流を一定とすると、ＴＦＴ基板２０が備える各薄膜トランジスタにおける閾値電圧Ｖｔｈが低下するほど、受電センサ４２０に流れる電流は低下し、受電電圧も低下する。したがって、受電センサ４２０に流れる電流に対応する受電電圧が低いほど、各薄膜トランジスタにおける閾値電圧Ｖｔｈが低いと言える。

以上のことから、ＯＳ検査において受電センサ４２０に流れる電流と各薄膜トランジスタの閾値電圧Ｖｔｈとの関係が定まり、当該関係と、受電センサ４２０に流れる電流の測定値（例えば、受電電圧）とに基づいて閾値電圧Ｖｔｈを推定することができる。以下で、閾値電圧Ｖｔｈを推定する具体的な方法の一例について図面を用いて説明する。

図１０は、本実施の形態に係るＯＳ検査によって、ＴＦＴ基板２０の各配線について測定された受電電圧を示すグラフである。

図１０に示すように、ＴＦＴ基板２０の各配線（ここでは、データ線６０）について、受電センサ４２０に流れる電流に対応する受電電圧を測定し、測定された受電電圧の最低電圧値を求める。また、ＴＦＴ基板２０が備える複数の薄膜トランジスタ１００の電気特性をそれぞれ測定することによって、閾値電圧Ｖｔｈを求め、その平均値を算出する。さらに、異なるプロセス条件で作製したＴＦＴ基板２０を準備して、同様にＯＳ検査を行うことにより受電電圧の最低値を求め、かつ、複数の薄膜トランジスタ１００の閾値電圧Ｖｔｈの平均値を求める。

以上のように、受電電圧の最低電圧値と、閾値電圧Ｖｔｈとの関係を求めると、図１１に示すようなグラフを得られる。

図１１は、本実施の形態に係るＴＦＴ基板２０の各配線について測定された受電電圧の最低値と、ＴＦＴ基板２０が備える薄膜トランジスタ１００の閾値電圧Ｖｔｈの平均値との関係を示すグラフである。

図１１に示すように、本実施の形態では、受電電圧の最低値と、閾値電圧Ｖｔｈとは、線形な関係を有する。図１１に示すような関係を予め取得しておけば、受電電圧の最低値を測定することにより、閾値電圧Ｖｔｈを推定することができる。

なお、上記方法では受電電圧の最低値を用いたが、受電電圧の平均値などを用いてもよい。

また、ＯＳ検査対象の配線にオープン又はショートが存在する場合には、図１０に示すグラフにおいて、当該配線における受電電圧を除外して最低値（又は平均値など）を求めてもよい。

［４−３．閾値電圧の推定手順］
続いて、ＴＦＴ基板２０が備える薄膜トランジスタ１００における閾値電圧Ｖｔｈの推定手順について、図面を用いて説明する。

図１２は、本実施の形態に係る閾値電圧Ｖｔｈの推定手順を示すフローチャートである。

まず、ＴＦＴ基板２０の基板１１０上に配置された複数の配線において、ＯＳ検査を行った場合における受電センサ４２０に流れる電流と、閾値電圧Ｖｔｈとの関係を取得する（Ｓ１１）。ここで、上記複数の配線は、薄膜トランジスタ１００のソース−ドレイン間を介して互いに電気的に接続されていればよい。本実施の形態では、複数の配線としてデータ線６０を用いる。なお、受電センサ４２０に流れる電流に対応する値として、上記受電電圧などを用いてもよい。

次に、ＴＦＴ基板２０の基板１１０上に配置された複数の配線であって、薄膜トランジスタ１００のソース−ドレイン間を介して互いに電気的に接続された複数の配線に対してＯＳ検査を行う（Ｓ１２）。すなわち、複数の配線の各々の一端に、給電ヘッド４１０によって電圧を印加しながら、当該複数の配線の各々の他端において、受電センサ４２０によって受電し、受電センサ４２０に流れる電流を測定する。

次に、ステップＳ１２において測定された電流と、ステップＳ１１において求められた上記関係に基づいて閾値電圧Ｖｔｈを推定する（Ｓ１３）。

以上のような手順で閾値電圧Ｖｔｈを推定することができる。

［４−４．ＴＦＴ基板の製造方法］
続いて、上記閾値電圧Ｖｔｈの推定方法を用いて、所望の閾値電圧Ｖｔｈを有する薄膜トランジスタ１００を備えるＴＦＴ基板２０を製造する方法について、図面を用いて説明する。

図１３は、本実施の形態に係るＴＦＴ基板２０の製造手順を示すフローチャートである。

まず、基板１１０上に、ゲート電極１２０、ゲート絶縁層１３０、酸化物半導体層１４０及びチャネル保護層１５０を順に形成する（Ｓ２１〜Ｓ２４）。なお、ゲート電極１２０を形成する際（Ｓ２１）に、走査線５０を形成し、走査線５０を形成した後に、走査線５０のＯＳ検査を行ってもよい。

次に、各層が形成された基板１１０に対してアニール処理を行う（Ｓ２５）。

次に、チャネル保護層１５０にコンタクトホールを形成して、ソース電極１６０ｓ及びドレイン電極１６０ｄを形成する（Ｓ２６）。これにより薄膜トランジスタ１００が完成する。なお、本実施の形態では、ここで、データ線６０が形成される。

次に、上記閾値電圧Ｖｔｈの推定方法のステップＳ１２と同様にデータ線６０を対象としてＯＳ検査を行う（Ｓ２７）。

次に、ソース電極１６０ｓ及びドレイン電極１６０ｄの上に層間絶縁層１７０を形成する（Ｓ２８）。ここで、層間絶縁層１７０の形成と平行して、閾値電圧Ｖｔｈを推定し（Ｓ２９）、推定された閾値電圧Ｖｔｈと、閾値電圧Ｖｔｈの目標値との差をゼロに近づけるように、次に行うアニール処理の時間を決定する（Ｓ３０）。

次に、工程Ｓ３０で決定されたアニール処理時間に亘って薄膜トランジスタ１００をアニール処理する（Ｓ３１）。これにより、閾値電圧Ｖｔｈが調整されて、目標値に近づけられる。

次に、層間絶縁層１７０にコンタクトホールを形成して、上部電極１８０を形成する（Ｓ３２）。なお、上部電極１８０を形成した後に、上部電極のＯＳ検査を行ってもよい。

次に、薄膜トランジスタ１００の電気特性を検査する（Ｓ３３）。これにより、閾値電圧Ｖｔｈが実際に目標値に近い値となっているかを確認する。

以上のような手順により、ＴＦＴ基板２０を製造することができる。なお、以上で述べた薄膜トランジスタ１００の各層の形成方法については、図５Ａ及び図５Ｂを用いて上述したとおりであるため説明を省略する。

［５．まとめ］
以上のように、本実施の形態に係るＴＦＴ基板２０が備える薄膜トランジスタ１００における閾値電圧Ｖｔｈの推定方法は、複数のデータ線６０の各々の一端に電圧を印加しながら、複数のデータ線６０の各々の他端において、受電センサ４２０によって受電し、受電センサ４２０に流れる電流を測定するステップと、当該電流と閾値電圧Ｖｔｈとの予め定められた関係に基づいて閾値電圧Ｖｔｈを推定するステップとを含む。ここで、複数のデータ線６０は、薄膜トランジスタ１００のソース−ドレイン間を介して互いに電気的に接続されている。

このように、受電センサ４２０に流れる電流と、閾値電圧Ｖｔｈとの関係を用いることにより、測定された当該電流から閾値電圧Ｖｔｈを推定することができる。また、上記推定方法は、完成した薄膜トランジスタ１００に適用できるため、完成後の薄膜トランジスタ１００の閾値電圧Ｖｔｈを精度よく推定することができる。また、上記推定方法で測定される電流は、ＴＦＴ基板２０の製造工程において一般的に行われているＯＳ検査によって測定される電流である。したがって、上記方法をＴＦＴ基板２０の製造工程に適用すれば、工程を増加させることなく、精度よく閾値電圧Ｖｔｈを推定することができる。また、さらに、閾値電圧Ｖｔｈの推定値に基づいて、薄膜トランジスタ１００に対して閾値電圧Ｖｔｈを調整する後処理を行うことにより、所望の閾値電圧Ｖｔｈを有する薄膜トランジスタ１００を備えるＴＦＴ基板２０を製造することができる。

また、例えば、推定方法は、電流と閾値電圧Ｖｔｈとの関係を予め求めるステップをさらに含んでもよい。

また、例えば、推定するステップにおいて、複数のデータ線６０の各々について測定された電流の最小値に基づいて閾値電圧Ｖｔｈを推定してもよい。

また、例えば、推定するステップにおいて、複数のデータ線６０の各々について測定された電流の平均値に基づいて閾値電圧Ｖｔｈを推定してもよい。

また、例えば、複数のデータ線６０の各々の一端に印加される電圧は、交流成分を含んでもよい。

これにより、例えば、受電センサ４２０を、データ線６０に接触させることなく、容量結合によって受電することができる。受電センサ４２０を、データ線６０に接触させないことで、データ線６０及び受電センサ４２０の損傷を抑制することができる。

また、例えば、薄膜トランジスタ１００のチャネル層は酸化物半導体から構成されてもよい。

また、本実施の形態に係るＴＦＴ基板２０の製造方法は、上記の推定方法のいずれかによって閾値電圧Ｖｔｈを推定する工程と、推定された閾値電圧Ｖｔｈに基づいて閾値電圧Ｖｔｈを調整する工程とを含む。

これにより、所望の閾値電圧Ｖｔｈを有する薄膜トランジスタ１００を備えるＴＦＴ基板２０を製造することができる。

また、例えば、上記測定するステップにおいて、複数のデータ線６０のオープンショート検査を行ってもよい。

これにより、ＴＦＴ基板２０の製造工程において一般的に行われているＯＳ検査を行うと同時に、閾値電圧Ｖｔｈの推定に必要な電流を測定することができる。したがって、ＴＦＴ基板２０の製造工程を追加することなく、閾値電圧Ｖｔｈを推定することができる。

（他の実施の形態）
以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。

そこで、以下では、他の実施の形態を例示する。

例えば、上記実施の形態に係る閾値電圧Ｖｔｈの推定方法では、全ての配線に対してＯＳ検査を行い、全受電電圧の最低値などを用いて閾値電圧Ｖｔｈを推定したが、一部の配線に対してＯＳ検査を行って、閾値電圧Ｖｔｈを推定してもよい。

また、例えば、上記実施の形態では、受電センサ４２０に流れる電流と閾値電圧Ｖｔｈとの関係として、受電電圧の最低値と閾値電圧Ｖｔｈとの関係を用いたが、他の関係を用いてもよい。例えば、受電電圧の平均値と閾値電圧Ｖｔｈとの関係を用いてもよい。また、当該関係は、電気特性などの実測に基づいて定められなくてもよい。例えば、当該関係は、解析的に求められてもよい。

また、例えば、上記実施の形態では、複数の配線としてデータ線６０を用いたが、薄膜トランジスタ１００のソース−ドレイン間を介して互いに電気的に接続されている複数の配線であれば、他の複数の配線を用いてもよい。

また、例えば、上記実施の形態に係るＴＦＴ基板２０の製造方法では、閾値電圧Ｖｔｈを調整するために、アニール処理の時間を調整したが、他の手段によって閾値電圧Ｖｔｈを調整してもよい。例えば、アニール処理時間以外の処理条件によって調整してもよい。あるいは、薄膜トランジスタ１００のゲート電圧にストレス電圧を印加することによって調整してもよい。

また、例えば、上記実施の形態では、薄膜トランジスタ１００のチャネル層に酸化物半導体を用いたが、他の半導体材料を用いてもよい。

また、例えば、上記実施の形態では、ＴＦＴ基板２０を用いた表示装置として有機ＥＬ表示装置１０について説明したが、上記実施の形態におけるＴＦＴ基板２０は、液晶表示装置など、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。

また、例えば、上記実施の形態において、薄膜トランジスタ１００は、ボトムゲート型でチャネル保護型の構成であったが、これに限られない。例えば、薄膜トランジスタ１００は、トップゲート型であってもよいし、チャネルエッチ型であってもよい。

また、上述した有機ＥＬ表示装置１０などの表示装置については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話など、表示装置を有するあらゆる電子機器に適用することができる。特に、大画面及び高精細の表示装置に適している。

以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面及び詳細な説明を提供した。

したがって、添付図面及び詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。

また、上述の実施の形態は、本開示における技術を例示するためのものであるから、特許請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。

本開示に係る薄膜トランジスタにおける閾値電圧の推定方法及びそれを用いた薄膜トランジスタ基板の製造方法は、例えば、有機ＥＬ表示装置などにおける薄膜トランジスタ基板の製造方法などに利用することができる。

１０ 有機ＥＬ表示装置
２０ ＴＦＴ基板
２１ バンク
３０ 画素
３０Ｂ、３０Ｇ、３０Ｒ サブ画素
３１、３１ａ、３１ｂ 画素回路
３２、３３、３３ａ、３３ｂ、３４、３５、３５ａ、３５ｂ、３６、１００ 薄膜トランジスタ
３７、４４０ キャパシタ
４０ 有機ＥＬ素子
４１ 陽極
４２ ＥＬ層
４３ 陰極
５０ 走査線
５１、５２、５３ 制御線
６０、６０ａ、６０ｂ データ線
７０、７１、７２ 電源配線
７５ コモン線
１１０ 基板
１２０ ゲート電極
１３０ ゲート絶縁層
１３１ 第１絶縁膜
１３２ 第２絶縁膜
１４０ 酸化物半導体層
１５０ チャネル保護層
１６０ｄ ドレイン電極
１６０ｓ ソース電極
１７０ 層間絶縁層
１７１ 下部層間絶縁層
１７２ バリア層
１７３ 上部層間絶縁層
１８０ 上部電極
１９０ プラズマ
４１０ 給電ヘッド
４２０ 受電センサ
４３０ 配線パターン

Claims (10)

1. 薄膜トランジスタ基板が備える薄膜トランジスタにおける閾値電圧の推定方法であって、
   前記薄膜トランジスタ基板は、
   基板と、
   前記基板上に配置された前記薄膜トランジスタと、
   前記基板上に配置された複数の配線とを備え、
   前記複数の配線は、前記薄膜トランジスタのソース−ドレイン間を介して互いに電気的に接続されており、
   前記推定方法は、
   前記複数の配線の各々の一端に電圧を印加しながら、前記複数の配線の各々の他端において、受電センサによって受電し、前記受電センサに流れる電流を測定するステップと、
   前記電流と前記閾値電圧との予め定められた関係に基づいて前記閾値電圧を推定するステップとを含む
   薄膜トランジスタにおける閾値電圧の推定方法。
2. 前記推定方法は、前記電流と前記閾値電圧との関係を予め求めるステップをさらに含む
   請求項１に記載の薄膜トランジスタにおける閾値電圧の推定方法。
3. 前記複数の配線は前記薄膜トランジスタ基板のデータ線である
   請求項１又は２に記載の薄膜トランジスタにおける閾値電圧の推定方法。
4. 前記推定するステップにおいて、
   前記複数の配線の各々について測定された前記電流の最小値に基づいて前記閾値電圧を推定する
   請求項１〜３のいずれか１項に記載の薄膜トランジスタにおける閾値電圧の推定方法。
5. 前記推定するステップにおいて、
   前記複数の配線の各々について測定された前記電流の平均値に基づいて前記閾値電圧を推定する
   請求項１〜３のいずれか１項に記載の薄膜トランジスタにおける閾値電圧の推定方法。
6. 前記電圧は、交流成分を含む
   請求項１〜５のいずれか１項に記載の薄膜トランジスタにおける閾値電圧の推定方法。
7. 前記受電センサは、前記複数の配線の各々と容量結合によって受電する
   請求項６に記載の薄膜トランジスタにおける閾値電圧の推定方法。
8. 前記薄膜トランジスタのチャネル層は酸化物半導体から構成される
   請求項１〜７のいずれか１項に記載の薄膜トランジスタにおける閾値電圧の推定方法。
9. 請求項１〜８のいずれか１項に記載の薄膜トランジスタにおける閾値電圧の推定方法によって、前記閾値電圧を推定する工程と、
   推定された前記閾値電圧に基づいて前記閾値電圧を調整する工程とを含む
   薄膜トランジスタ基板の製造方法。
10. 前記測定するステップにおいて、前記複数の配線のオープンショート検査を行う
    請求項９に記載の薄膜トランジスタ基板の製造方法。

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