KR102406298B1 - 산화물 반도체층을 포함하는 박막 트랜지스터 - Google Patents
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Abstract
산화물 반도체층 박막을 구비한 박막 트랜지스터에 있어서, 높은 전계 효과 이동도를 유지하면서 스트레스 내성, 특히 광 스트레스 내성이 우수한 박막 트랜지스터를 제공한다. 기판 상에 적어도 게이트 전극, 게이트 절연막, 산화물 반도체층, 소스·드레인 전극, 및 적어도 1층의 보호막을 갖는 박막 트랜지스터이며, 산화물 반도체층을 구성하는 금속 원소가 In, Ga, Zn 및 Sn을 포함하고, 산화물 반도체층에 있어서의 전체 금속 원소의 합계(In+Ga+Zn+Sn)에 대한 각 금속 원소의 비율이, In: 30원자% 이상 45원자% 이하, Ga: 5원자% 이상 20원자% 미만, Zn: 30원자% 이상 60원자% 이하, 및 Sn: 4.0원자% 이상 9.0원자% 미만이다.
Description
본 발명은, 산화물 반도체층을 포함하는 박막 트랜지스터(TFT: Thin Film Transistor)에 관한 것이다. 보다 상세하게는, 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치에 적합하게 사용되는, 산화물 반도체층을 포함하는 박막 트랜지스터에 관한 것이다.
아몰퍼스(비정질) 산화물 반도체는 범용 아몰퍼스 실리콘(a-Si)에 비해 높은 캐리어 농도를 가져서, 대형·고해상도·고속 구동이 요구되는 차세대 디스플레이에 대한 적용이 기대되고 있다. 또한 아몰퍼스 산화물 반도체는 광학 밴드 갭이 커서 저온에서 성막할 수 있기 때문에, 내열성이 낮은 수지 기판 상에 성막할 수 있으며, 가볍고 투명한 디스플레이에 대한 응용도 기대되고 있다.
상기와 같은 아몰퍼스 산화물 반도체로서는, 예를 들어 특허문헌 1에 나타낸 바와 같이, 인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)를 포함하는 In-Ga-Zn계 아몰퍼스 산화물 반도체(이하, 간단히 「IGZO」라 칭하는 일이 있음)가 알려져 있다.
여기서, IGZO를 포함하는 산화물 반도체층을 포함하는 박막 트랜지스터의 전계 효과 이동도는 범용 아몰퍼스 실리콘에 비해 높기는 하지만 10㎠/Vs 정도이다. 그러나 표시 장치의 대화면화, 고정밀화나 고속 구동화에 대응하기 위해서는, 한층 더 높은 전계 효과 이동도를 갖는 재료가 요구되고 있다.
또한 IGZO와 같은 산화물 반도체층을 사용한 박막 트랜지스터에서는, 광 조사나 전압 인가 등의 스트레스에 대한 내성(스트레스 내성)이 우수한 것이 요구된다. 즉, 광 조사나 전압 인가 등의 스트레스에 대하여 박막 트랜지스터의 역치 변화량이 작은 것이 요구된다. 예를 들어 게이트 전극에 전압을 계속해서 인가하였을 때나, 반도체층에서 흡수가 일어나는 청색대의 광을 계속해서 조사하였을 때, 박막 트랜지스터의 게이트 절연막과 반도체층 계면에 전하가 포획되어, 반도체층 내부의 전하의 변화로부터 역치 전압이 부측으로 대폭 변화(시프트)될 수 있다. 그 결과, 박막 트랜지스터의 스위칭 특성이 변화되는 것이 지적되고 있다.
또한 액정 패널 구동 시나, 게이트 전극에 부 바이어스를 걸어서 화소를 점등시킬 시 등에 액정 셀로부터 누설된 광이 박막 트랜지스터에 조사되는데, 이 광이 박막 트랜지스터에 스트레스를 주어서 화상 불균일이나 특성 열화의 원인으로 된다. 실제로 박막 트랜지스터를 사용할 때, 광 조사나 전압 인가에 의한 스트레스에 의하여 스위칭 특성이 변화되면 표시 장치 자체의 신뢰성 저하를 초래한다.
또한 유기 EL 디스플레이에 있어서도 마찬가지로, 발광층으로부터의 누설 광이 반도체층에 조사되어 역치 전압 등의 값이 변동된다는 문제가 생긴다.
이와 같은 역치 전압의 시프트는, 박막 트랜지스터를 구비한 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치 자체의 신뢰성 저하를 초래하기 때문에, 스트레스 내성의 향상(즉, 스트레스 인가 전후의 변화량이 적은 것)이 강하게 갈망되고 있다.
본 발명은 상기 사정을 감안하여 이루어진 것이며, 그 목적은, 산화물 반도체층을 구비한 박막 트랜지스터에 있어서, 높은 전계 효과 이동도를 유지하면서 스트레스 내성, 특히 광 스트레스 내성이 우수한 박막 트랜지스터를 제공하는 것에 있다.
본 발명자들은 예의 연구를 거듭한 결과, 박막 트랜지스터에 있어서의 산화물 반도체층에 있어서 특정 조성을 채용함으로써 상기 과제를 해결할 수 있는 것을 알아내어 본 발명을 완성하기에 이르렀다.
즉, 본 발명은 이하의 [1]에 관한 것이다.
[1] 기판 상에 적어도 게이트 전극, 게이트 절연막, 산화물 반도체층, 소스·드레인 전극, 및 적어도 1층의 보호막을 갖는 박막 트랜지스터이며,
상기 산화물 반도체층을 구성하는 금속 원소가 In, Ga, Zn 및 Sn을 포함하고, 상기 산화물 반도체층에 있어서의 전체 금속 원소의 합계(In+Ga+Zn+Sn)에 대한 각 금속 원소의 비율이,
In: 30원자% 이상 45원자% 이하,
Ga: 5원자% 이상 20원자% 미만,
Zn: 30원자% 이상 60원자% 이하, 및
Sn: 4.0원자% 이상 9.0원자% 미만
인 것을 특징으로 하는 박막 트랜지스터.
또한 본 발명의 바람직한 실시 형태는 이하의 [2] 내지 [4]에 관한 것이다.
[2] 상기 산화물 반도체층에 있어서, 전체 금속 원소에서 차지하는 Ga에 대한 In의 비율(In/Ga)이 2.5배 이상인 것을 특징으로 하는, 상기 [1]에 기재된 박막 트랜지스터.
[3] 상기 산화물 반도체층에 있어서, 온도 300℃ 내지 400℃의 범위에 있어서의 아연의 탈리량이, 1㎠ 환산으로 5×10-11counts 이하인 것을 특징으로 하는, 상기 [1] 또는 [2]에 기재된 박막 트랜지스터.
[4] 광 유기 전류 과도 분광법에 의하여 상기 산화물 반도체층으로부터 검출되는 신호의 피크 온도가 85K 이하인 것을 특징으로 하는, 상기 [1] 내지 [3] 중 어느 하나에 기재된 박막 트랜지스터.
본 발명에 따르면, 산화물 반도체층을 구비한 박막 트랜지스터에 있어서, 높은 전계 효과 이동도를 유지하면서 스트레스 내성, 특히 광 스트레스 내성이 우수한 박막 트랜지스터를 제공할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 박막 트랜지스터의 개략 단면도이다.
도 2는 IGZTO계 산화물 반도체에 있어서의 「In/Ga」와 「전계 효과 이동도 μsat」의 관계를 나타내는 그래프이다.
도 3은 No. 1 내지 No. 5의 산화물 반도체에 TDS 분석을 행한 결과를 나타내는 그래프이다.
도 4는 No. 3의 산화물 반도체층을 사용한 박막 트랜지스터에 있어서의, 250℃에서의 포스트 어닐을 실시한 경우와 300℃에서의 포스트 어닐을 실시한 경우의 Id-Vg 특성을 나타내는 그래프이다.
도 5a는 No. 3의 산화물 반도체를 사용한 TFT(포스트 어닐 온도: 250℃)에 대하여 PITS법을 적용한 경우의, 측정 온도와 b1의 관계를 나타내는 그래프이다.
도 5b는 No. 3의 산화물 반도체를 사용한 TFT(포스트 어닐 온도: 270℃)에 대하여 PITS법을 적용한 경우의, 측정 온도와 b1의 관계를 나타내는 그래프이다.
도 5c는 No. 3의 산화물 반도체를 사용한 TFT(포스트 어닐 온도: 300℃)에 대하여 PITS법을 적용한 경우의, 측정 온도와 b1의 관계를 나타내는 그래프이다.
도 2는 IGZTO계 산화물 반도체에 있어서의 「In/Ga」와 「전계 효과 이동도 μsat」의 관계를 나타내는 그래프이다.
도 3은 No. 1 내지 No. 5의 산화물 반도체에 TDS 분석을 행한 결과를 나타내는 그래프이다.
도 4는 No. 3의 산화물 반도체층을 사용한 박막 트랜지스터에 있어서의, 250℃에서의 포스트 어닐을 실시한 경우와 300℃에서의 포스트 어닐을 실시한 경우의 Id-Vg 특성을 나타내는 그래프이다.
도 5a는 No. 3의 산화물 반도체를 사용한 TFT(포스트 어닐 온도: 250℃)에 대하여 PITS법을 적용한 경우의, 측정 온도와 b1의 관계를 나타내는 그래프이다.
도 5b는 No. 3의 산화물 반도체를 사용한 TFT(포스트 어닐 온도: 270℃)에 대하여 PITS법을 적용한 경우의, 측정 온도와 b1의 관계를 나타내는 그래프이다.
도 5c는 No. 3의 산화물 반도체를 사용한 TFT(포스트 어닐 온도: 300℃)에 대하여 PITS법을 적용한 경우의, 측정 온도와 b1의 관계를 나타내는 그래프이다.
본 발명에 따른 박막 트랜지스터는, 기판 상에 적어도 게이트 전극, 게이트 절연막, 산화물 반도체층, 소스·드레인 전극, 및 적어도 1층의 보호막을 갖고, 산화물 반도체층을 구성하는 금속 원소가 In, Ga, Zn 및 Sn을 포함하고, 산화물 반도체층에 있어서의 전체 금속 원소의 합계(In+Ga+Zn+Sn)에 대한 각 금속 원소의 비율이,
In: 30원자% 이상 45원자% 이하,
Ga: 5원자% 이상 20원자% 미만,
Zn: 30원자% 이상 60원자% 이하, 및
Sn: 4.0원자% 이상 9.0원자% 미만
이다.
또한 본 명세서에 있어서, In, Ga, Zn, Sn 및 O로 구성되는 산화물을 IGZTO라 칭하는 경우가 있다.
본 명세서에 있어서 「높은 전계 효과 이동도」란, 후술하는 실시예에 기재된 방법으로 전계 효과 이동도를 측정하였을 때, 전계 효과 이동도가 18.0㎠/Vs 이상인 것을 의미한다. 또한 전계 효과 이동도는 캐리어 이동도라고도 칭해진다. 이하, 간단히 「이동도」라 칭하는 일이 있다.
본 명세서에 있어서 「스트레스 내성이 우수하다」는 것은, 후술하는 실시예에 기재된 방법으로 시료에 백색 광을 조사하면서 게이트 전극에 부 바이어스를 계속해서 인가하는 스트레스 인가 시험을 2시간 행하였을 때, 스트레스 인가 시험 전후의 역치 전압(Vth)의 시프트양(ΔVth)이 3.5V 이하인 것을 의미한다.
이하, 본 발명의 박막 트랜지스터에 사용되는 산화물 반도체층(산화물 반도체 박막)에 대하여 상세히 설명한다.
본 발명에 있어서의 산화물 반도체층은, 산화물 반도체층을 구성하는 금속 원소가 In, Ga, Zn 및 Sn을 포함하고, 산화물 반도체층에 있어서의 전체 금속 원소의 합계(In+Ga+Zn+Sn)에 대한 각 금속 원소의 비율이,
In: 30원자% 이상 45원자% 이하,
Ga: 5원자% 이상 20원자% 미만,
Zn: 30원자% 이상 60원자% 이하, 및
Sn: 4.0원자% 이상 9.0원자% 미만
을 만족시킨다.
이하, O를 제외한 전체 금속 원소(In, Ga, Zn 및 Sn)의 합계에 대한 In의 함유량(원자%)을 In 원자수비라 칭하는 경우가 있다. 마찬가지로, 전체 금속 원소의 합계에 대한 Ga의 함유량(원자%)을 Ga 원자수비라 칭하는 경우가 있다. 마찬가지로, 전체 금속 원소의 합계에 대한 Zn의 함유량(원자%)을 Zn 원자수비라 칭하는 경우가 있다. 마찬가지로, 전체 금속 원소의 합계에 대한 Sn의 함유량(원자%)을 Sn 원자수비라 칭하는 경우가 있다.
In은, 전기 전도성의 향상에 기여하는 원소이다. In 원자수비가 커질수록, 즉, 전체 금속 원소에서 차지하는 In양이 많아질수록 산화물 반도체 박막의 도전성이 향상되기 때문에, 전계 효과 이동도는 증가한다.
상기 작용을 유효하게 발휘시키는 데에는 상기 In 원자수비를 30원자% 이상으로 할 필요가 있다. 상기 In 원자수비는, 바람직하게는 33원자% 이상, 보다 바람직하게는 35원자% 이상, 더욱 바람직하게는 38원자% 이상이다.
단, In 원자수비가 지나치게 크면, 캐리어 밀도가 지나치게 증가하여 역치 전압이 저하되는 등의 문제가 있기 때문에 그 상한을 45원자% 이하로 한다. 상기 In 원자수비는, 바람직하게는 43원자% 이하, 보다 바람직하게는 41원자% 이하이다.
Ga는, 산소 결손의 저감 및 캐리어 밀도의 제어에 기여하는 원소이다. Ga 원자수비가 커질수록, 즉, 전체 금속 원소에서 차지하는 Ga양이 많아질수록 산화물 반도체 박막의 전기적 안정성이 향상되어, 캐리어의 과잉 발생을 억제하는 효과를 발휘한다. 또한 Ga는, 과산화수소계의 Cu 에칭액에 의한 에칭을 저해하는 원소이기도 하다.
따라서 Ga 원자수비가 커질수록, 소스·드레인 전극으로서의 Cu 전극의 에칭 가공에 사용되는 과산화수소계 에칭액에 대하여 선택비가 커져서 대미지를 받기 어려워진다. 또한 Ga 원자수비가 지나치게 작으면, 박막 트랜지스터의 광 스트레스에 대한 신뢰성이 저하될 우려가 있다.
상기 작용을 유효하게 발휘시키는 데에는 Ga 원자수비를 5원자% 이상으로 할 필요가 있다. 상기 Ga 원자수비는, 바람직하게는 7원자% 이상, 보다 바람직하게는 9원자% 이상, 더욱 바람직하게는 11원자% 이상이다.
단, Ga 원자수비가 지나치게 크면, 산화물 반도체 박막의 도전성이 저하되어 이동도가 저하되기 쉬워진다. 또한 산화물 반도체층을 형성하기 위한 스퍼터링 타깃재의 전도도가 저하되어, 직류 방전을 안정적으로 지속하는 것이 곤란해진다. 그 때문에 Ga 원자수비는 20원자% 미만으로 한다. 상기 Ga 원자수비는, 바람직하게는 18원자% 이하, 보다 바람직하게는 16원자% 이하, 더욱 바람직하게는 14원자% 이하이다.
Zn은, 다른 금속 원소만큼 박막 트랜지스터 특성에 대하여 민감하지는 않지만, Zn 원자수비가 커질수록, 즉, 전체 금속 원소에서 차지하는 Zn양이 많아질수록 아몰퍼스화되기 쉬워지기 때문에, 유기산이나 무기산의 에칭액에 의하여 에칭되기 쉬워진다.
상기 작용을 유효하게 발휘시키는 데에는 Zn 원자수비를 30원자% 이상으로 할 필요가 있다. 상기 Zn 원자수비는, 바람직하게는 33원자% 이상, 보다 바람직하게는 36원자% 이상, 더욱 바람직하게는 39원자% 이상이다.
단, Zn 원자수비가 지나치게 크면, 소스·드레인 전극용 에칭액에 대한 산화물 반도체 박막의 용해성이 높아지는 결과, 습식 에칭 내성이 떨어지기 쉬워진다. 또한 In이 상대적으로 감소하기 때문에 전계 효과 이동도가 저하되거나, Ga가 상대적으로 감소하기 때문에 산화물 반도체 박막의 전기적 안정성이 저하되기 쉬워지는 점에서, 그 상한을 60원자% 이하로 한다. 상기 Zn 원자수비는, 바람직하게는 55원자% 이하, 보다 바람직하게는 50원자% 이하, 더욱 바람직하게는 46원자% 이하, 보다 더 바람직하게는 43원자% 이하이다.
Sn은, 산계의 약액에 의한 에칭을 저해하는 원소이다. 이 때문에, Sn 원자수비가 커질수록, 즉, 전체 금속 원소에서 차지하는 Sn량이 많아질수록, 산화물 반도체 박막의 패터닝에 사용하는 유기산이나 무기산의 에칭액에 의한 에칭 가공은 곤란해진다. 그러나 Sn이 첨가된 산화물 반도체는, 수소 확산에 의하여 캐리어 밀도의 증가를 보여서 전계 효과 이동도가 증가하고, 또한 Sn 첨가량이 적당하면, 박막 트랜지스터의 광 스트레스에 대한 신뢰성이 향상된다.
상기 작용을 유효하게 발휘시키는 데에는 상기 Sn 원자수비는 4.0원자% 이상으로 할 필요가 있다. Sn 원자수비는, 바람직하게 4.3원자% 이상, 보다 바람직하게는 7.0원자% 이상, 더욱 바람직하게는 8.0원자% 이상이다.
한편, Sn 원자수비가 지나치게 크면, 산화물 반도체 박막의 유기산이나 무기산의 에칭액에 대한 내성이 필요 이상으로 높아져, 산화물 반도체 박막 자체의 가공이 곤란해진다. 또한 수소 확산의 영향을 강하게 받음으로써 광 스트레스에 대한 신뢰성이 저하될 우려가 있다. 따라서 상기 Sn 원자수비는 9.0원자% 미만으로 한다. Sn 원자수비는, 바람직하게는 8.6원자% 이하, 보다 바람직하게는 8.4원자% 이하, 더욱 바람직하게는 8.2원자% 이하이다.
또한 상기 산화물 반도체층은, 전체 금속 원소에서 차지하는 Ga에 대한 In의 비율(In/Ga)이 2.5배 이상인 것이 바람직하다. (In/Ga)이 2.5배 이상이라는 것은, 박막 트랜지스터가 고이동도를 얻기 위해서는 Ga양에 대하여 In양이 소정량 이상 필요한 것을 나타내고 있다. 보다 높은 이동도를 얻기 위해서는, (In/Ga)은 2.8배 이상이 보다 바람직하고, 3.1배 이상이 더욱 바람직하다.
산화물 반도체층의 두께는 특별히 한정되는 것은 아니지만, 10㎚ 이상이면 소스·드레인 전극의 에칭 가공 시의 선택성이 우수하기 때문에 바람직하고, 보다 바람직하게는 15㎚ 이상이다. 또한 고이동도의 유지의 관점에서는, 예를 들어 20㎚ 이하인 것이 바람직하다.
또한 고이동도의 박막 트랜지스터를 실현하기 위해서는 산화물 반도체층의 막 구조도 중요한 요소로 되어서, 산화물 반도체층은 아몰퍼스 구조, 또는 적어도 일부가 결정화된 아몰퍼스 구조인 것이 바람직하다. 즉, 산화물 반도체층을 형성하는 산화물이 아몰퍼스, 또는 적어도 일부가 결정화된 아몰퍼스인 것이 바람직하다.
산화물 반도체층은, 스루풋(Throughput)이 높은 스퍼터법으로 성막되기 때문에 통상, 막 구조는 아몰퍼스로 될 것으로 생각되고 있다. 그러나 실제로는, 막 구조에는 아몰퍼스 구조 중에 서브마이크론 레벨(나노레벨)의 결정이 분산되어 있다. 산화물의 상기 구조는, 산화물 반도체층 형성 시에 가스압 1 내지 5mTorr의 범위로 제어함과 함께, 보호막을 형성한 후 200℃ 이상의 온도에서 열처리함으로써 얻을 수 있다.
또한 산화물 반도체를 사용한 박막 트랜지스터의 제작 프로세스에는 몇 가지 가열 처리 과정이 포함되기(성막 시나 열처리 등) 때문에 아몰퍼스화율은, 이들 가열 처리 과정을 종합한 결과에 따라 정해지게 된다. 산화물 반도체층의 막 구조는 캐리어 이동도에 영향을 미치기 때문에, 고이동도의 박막 트랜지스터를 실현하기 위해서는 최적의 프로세스 조건을 탐색할 필요가 있다.
또한 보호막을 형성하기 전, 즉, 산화물 반도체층을 스퍼터 제막하고, 또한 열처리를 가한 후의 산화물 반도체층의 시트 저항은 1.0×105Ω/□ 이하가 바람직하고, 5.0×104Ω/□ 이하가 보다 바람직하다. 이와 같은 시트 저항을 갖는 산화물 반도체 박막이, 박막 트랜지스터의 이동도를 높게 하는 데에는 바람직하다.
또한 일반적인 IGZO 산화물 반도체층의 시트 저항은, 1.0×105Ω/□ 초과의 값을 나타내는 일이 많다. 이와 같은 시트 저항을 갖는 산화물 반도체층을 갖는 박막 트랜지스터의 경우에는 특히 현저한데, 그 제조 공정에 있어서, 보호막을 형성한 후의 산화물 반도체막의 시트 저항은 증가하는 경향이 있다. 이는, 산화물 반도체는 일반적으로 밴드 갭을 갖고 있지만, 보호막을 형성함으로써 밴드 벤딩이 생기기 때문이다.
또한 산화물 반도체층의 OH기가 증가하면, 고이동도는 유지되면서 광 스트레스 내성의 향상이 얻어진다. 즉, 이와 같은 OH기가 증가한 산화물 반도체층을 표시 패널에 사용한 경우, 장시간에 있어서 백라이트 등의 광 조사를 받더라도 박막 트랜지스터의 특성이 변화되기 어려워진다.
그 이유는, 산화물 반도체층 중에 수소가 침입하여 OH기가 형성되면, 효과적으로 채널층의 산소 관련 결함이나 불안정한 수소 관련 결함이 억제되어, 안정한 메탈-산소의 결합을 형성하는 것에 따른 것으로 생각되고 있다. 또한 산화물 반도체층 중의 OH기의 밀도는 포스트 어닐에 의하여 유효하게 제어할 수 있다.
본 발명의 박막 트랜지스터는, 산화물 반도체층 바로 위에 에치 스토퍼층을 갖는 에치 스톱형(ESL; Etch Stopper Layer)과, 에치 스토퍼층을 갖지 않는 백 채널 에치형(BCE; Back Channel Etch) 중 어느 형태여도 되지만, 에치 스토퍼층을 갖는 에치 스톱형이 산화물 반도체층의 백 채널의 대미지가 적기 때문에, 반도체막의 시트 저항의 제어성의 관점에서 보다 바람직하다.
또한 본 발명에 있어서의 보호막은 적어도 1층으로 구성되며, 바람직하게는 2층 이상이다. 2층 이상으로 구성함으로써 산화물 반도체층의 시트 저항의 제어성이 좋아지는 점에서 바람직하다. 이는, 예를 들어 보호막이, 실리콘 질화막(SiNx)만으로 이루어지는 단층인 경우, SiNx막에는 수소 함유량이 매우 많아서 용이하게 반도체층에 확산되어 도너로서 작용하기 때문에, 시트 저항을 크게 낮추는 방향으로 변동시키기 때문이다.
보호막으로서는, 실리콘 산화막(SiOx막), SiNx막, Al2O3이나 Y2O3 등의 산화물, 이들의 적층막 등을 들 수 있지만, 보호막이 2층 이상인 경우에는, 1층째와 2층째 이후는 다른 성분의 막인 것이 바람직하다. 이들은 CVD(Chemical Vapor Deposition)법 등의 종래 공지된 방법으로 형성할 수 있다. 그 중에서도, SiNx막을 포함하는 것이, 산화물 반도체층의 시트 저항을 일정 범위 내에서 제어하기 쉬워지는 점에서 바람직하다.
보호막은, 두께가 100 내지 500㎛인 것이 바람직하고, 250 내지 300㎛가 보다 바람직하다. 보호막이, 2층 이상의 적층막인 경우에는, 합계의 막 두께가 상기 범위인 것이 바람직하다. CVD법에 의하여 보호막을 형성하는 경우, 성막 시간을 조정함으로써 막 두께를 바꿀 수 있다. 보호막의 두께는, 광학 측정 혹은 단차 측정, 주사형 전자 현미경(SEM: Scanning Electron Microscope) 관찰에 의하여 측정할 수 있다.
그 외에, 본 발명에 있어서의 기판, 게이트 전극, 게이트 절연막, 소스·드레인 전극은, 통상 사용되는 것을 사용할 수 있다. 예를 들어 기판으로서는, 투명 기판이나, Si 기판, 스테인리스 등의 얇은 금속판, PET(Polyethylene terephthalate) 필름 등의 수지 기판 등을 들 수 있다. 기판의 두께는, 0.3㎜ 내지 1.0㎜가 가공성의 관점에서 바람직하다. 게이트 전극 및 소스·드레인 전극으로서는, Al 합금이나, Al 합금 상에 Mo나 Cu, Ti 등의 박막이나 합금막이 형성된 것 등을 사용할 수 있다.
두께도 특별히 한정되지 않지만, 게이트 전극은, 두께가 100 내지 500㎛인 것이 전기 저항의 관점에서 바람직하고, 소스·드레인 전극은, 두께가 100 내지 400㎛인 것이 전기 저항의 관점에서 바람직하다. 이들 전극의 제조 방법도 종래 공지된 방법을 채용할 수 있다.
게이트 절연막은 단층이어도 되고 2층 이상이어도 되며, 종래 일반적으로 사용되는 것을 사용할 수 있다. 예를 들어 SiOx막, SiNx막, Al2O3이나 Y2O3 등의 산화물, 이들의 적층막 등을 들 수 있지만, 2층 이상의 경우에는, 1층째와 2층째 이후는 다른 성분의 막인 것이 바람직하다.
게이트 절연막은, 통상 사용되는 방법에 의하여 형성할 수 있는데, 예를 들어 CVD법 등을 들 수 있다. 게이트 절연막은, 두께가 50 내지 300㎛인 것이 박막 트랜지스터의 정전 용량의 관점에서 바람직하다. 게이트 절연막이 2층 이상의 적층막인 경우에는, 합계의 막 두께가 상기 범위인 것이 바람직하다.
<박막 트랜지스터의 제조 방법(BCE형)>
본 발명에 따른 박막 트랜지스터는 에치 스톱(ESL)형이나 백 채널 에치(BCE)형에 한하지 않으며, 종래와 마찬가지의 방법 및 조건에서 제조할 수 있다. 또한 본 발명에 따른 박막 트랜지스터는, 예를 들어 도 1에는 보텀 게이트형 구조의 TFT를 도시하고 있지만 이에 한정되지 않으며, 톱 게이트형 TFT여도 된다. TFT의 제조 방법의 일례를 이하에 기재하는데, 이들에 한정되지는 않는다.
기판 상에 스퍼터링법 등에 의하여 게이트 전극을 형성하고 패터닝을 행한 후, CVD법 등에 의하여 게이트 절연막을 성막한다. 패터닝은 통상의 방법으로 행할 수 있다. 또한 게이트 절연막의 성막에 있어서 가열된다. 이어서, 스퍼터링법 등에 의하여 산화물 반도체층을 성막하고 패터닝을 행한다. 그 후, 프리어닐 처리를 행하고, 필요에 따라 에치 스토퍼층의 성막과 패터닝을 행한다.
계속해서, 스퍼터링법 등에 의하여 소스·드레인 전극을 형성하여 패터닝을 행한 후, 보호막을 성막한다. 해당 보호막의 성막에 있어서도 가열이 이루어진다. 백 채널 에치형의 경우에는 회복 어닐을 행한 후, 다시 보호막의 성막을 행한다. 그 후 콘택트 홀의 에칭을 행하고 포스트 어닐 처리(열처리)를 함으로써 박막 트랜지스터를 얻을 수 있다.
실시예
<실시예 1>
[박막 트랜지스터의 제조]
도 1을 참조하여 박막 트랜지스터의 제조 방법을 이하에 나타낸다. 유리제의 기판(1)(이글사 제조의 상품명 Eagle2000, 직경 4인치, 두께 0.7㎜) 상에 게이트 전극(2)으로서 Mo막을 250㎚ 성막하고, 그 위에 게이트 절연막(3)으로서, 플라스마 CVD법에 의하여 두께 250㎚의 산화 실리콘(SiOx)막을 이하의 조건에서 성막하였다.
캐리어 가스: SiH4와 N2O의 혼합 가스
성막 파워 밀도: 0.96W/㎠
성막 온도: 320℃
성막 시의 가스압: 133㎩
이어서, 표 1에 기재된 In-Ga-Zn-Sn-O막인 산화물 반도체층(4)을 하기 조건에서 40㎚의 막 두께로 성막하였다.
(산화물 반도체층 형성)
성막법: DC(직류) 스퍼터링법
장치: 가부시키가이샤 알박 제조의 CS200
성막 온도: 실온
가스압: 1mTorr
캐리어 가스: Ar
산소 분압: 100×O2/(Ar+O2)=4체적%
성막 파워 밀도: 2.55W/㎠
또한 산화물 반도체층(4)의 금속 원소의 각 함유량의 분석은, 유리 기판 상에 막 두께 40㎚의 각 산화물 반도체층을 상기와 마찬가지로 하여 스퍼터링법으로 형성한 시료를 별도로 준비하여 행하였다. 해당 분석은, 가부시키가이샤 리가쿠 제조의 CIROS MarkⅡ를 사용하여 ICP(Inductively Coupled Plasma) 발광 분광법에 의하여 행하였다.
상기와 같이 하여 산화물 반도체층(4)을 성막한 후, 포토리소그래피 및 습식 에칭에 의하여 패터닝을 행하였다. 습식 에천트로서 간토 가가쿠 가부시키가이샤 제조의 「ITO-07N」을 사용하였다. 본 실시예에서는, 실험을 행한 모든 산화물 반도체층에 대하여, 습식 에칭에 의한 잔사는 없어서 적절히 에칭할 수 있었던 것을 확인하였다. 산화물 반도체층을 패터닝한 후, 막질을 향상시키기 위하여 프리어닐을 행하였다. 프리어닐은 대기 분위기에서 350℃에서 1시간 행하였다.
다음으로, 소스·드레인 전극(5)을 형성하기 위하여 막 두께 100㎚의 순 Mo막을 포토리소그래피 프로세스에서 성막과 패터닝을 행하였다. 이와 같이 하여 소스·드레인 전극(5)을 형성하였다.
(소스·드레인 전극 형성)
상기 순 Mo막의 성막 조건을 하기에 나타낸다.
투입 파워: DC300W(성막 파워 밀도: 3.8W/㎠)
캐리어 가스: Ar
가스압: 2mTorr
기판 온도: 실온
또한 보호막(6)으로서, 막 두께 200㎚의 SiOx막과 막 두께 150㎚의 SiNx막을 적층시킨, 합계 막 두께가 350㎚인 적층막을 플라스마 CVD법으로 형성하였다. 상기 SiOx막의 형성에는 SiH4, N2 및 N2O의 혼합 가스를 사용하고, 상기 SiNx막의 형성에는 SiH4, N2, NH3의 혼합 가스를 사용하였다. 어느 경우에도 성막 조건은 하기와 같다.
(보호막 형성)
성막 파워 밀도: 0.32W/㎠
성막 온도: 150℃
성막 시의 가스압: 133㎩
다음으로, 포토리소그래피 및 건식 에칭에 의하여 보호막(6)에, 트랜지스터 특성 평가용 프로빙을 위한 콘택트 홀(7)을 형성하고, 콘택트 홀(7)을 개재하여 투명 도전막(8)을 소스·드레인 전극(5)에 전기적으로 접속하였다.
그 후, 포스트 어닐로서 질소 분위기에서 250℃, 30분의 열처리를 행함으로써 No. 1 내지 No. 5의 박막 트랜지스터를 각각 얻었다.
[정특성(전계 효과 이동도 μsat, Vth)의 평가]
표 1에 나타내는 조성을 갖는 산화물 반도체층을 갖는 박막 트랜지스터를 사용하여 드레인 전류(Id)-게이트 전압(Vg) 특성을 측정하였다. Id-Vg 특성은, 게이트 전압, 소스-드레인 전극의 전압을 이하와 같이 설정하고, 프로버 및 반도체 파라미터 애널라이저(Keithley 4200SCS)를 사용하여 측정을 행하였다.
게이트 전압: -30 내지 30V(스텝 0.25V)
소스 전압: 0V
드레인 전압: 10V
측정 온도: 실온
측정한 Id-Vg 특성으로부터 전계 효과 이동도 μsat 및 역치 전압(Vth)을 산출하였다. 또한 Vth는, 드레인 전류가 10-9A 흐를 때의 Vg의 값으로 하였다.
[스트레스 내성의 평가]
다음으로, 각각의 조성을 갖는 산화물 반도체층을 갖는 박막 트랜지스터를 사용하여, 이하와 같이 하여 스트레스 내성(ΔVth@NBTIS)의 평가를 행하였다. 스트레스 내성은, 게이트 전극에 부 바이어스를 걸면서 광을 조사하는 스트레스 인가 시험을 행하여 평가하였다.
스트레스 인가 조건은 이하와 같다.
게이트 전압: -20V
소스/드레인 전압: 10V
기판 온도: 60℃
광 스트레스 조건
스트레스 인가 시간: 2시간
광 강도: 25000NIT
광원: 백색 LED
여기서 ΔVth는 역치 전압의 시프트양을 나타내며, (스트레스 인가 2시간 후에 있어서의 Vth)-(스트레스 인가 0시간에 있어서의 Vth)이다.
이들 결과를 표 1에 나타낸다.
표 1에 있어서, No. 2 및 No. 3이 실시예, No. 1, No. 4 및 No. 5가 비교예이다. 또한 No. 1 내지 No. 5는, In, Ga, Zn의 조성비(원자%)를 고정하고 Sn의 함유량을 변화시킨 것이다.
표 1의 결과로부터 각 실시예는, 박막 트랜지스터에 사용되는 산화물 반도체층에 있어서의 각 금속 원소의 조성이 본 발명에 규정의 범위 내이며, 그 결과, 전계 효과 이동도가 18.0㎠/Vs 이상을 만족시키고, 또한 스트레스 인가 시험 전후의 역치 전압(Vth)의 시프트양(ΔVth)이 3.5V 이하를 만족시키는 것이어서, 높은 전계 효과 이동도와 우수한 스트레스 내성의 양립이 도모되어 있다.
또한 Sn의 함유량이 0(0.0at%)인 경우인 No. 1에 비해, Sn을 적량 첨가한 No. 2나 No. 3에서는 ΔVth의 개선이 보이기는 하였지만, Sn의 함유량이 8.6원자%를 훨씬 초과하는 No. 4나 No. 5에서는, 반대로 ΔVth가 증대되는 것을 알 수 있었다. 따라서 높은 전계 효과 이동도와 우수한 스트레스 내성을 양립시키기 위해서는, Sn의 함유량을 4.0원자% 이상 9.0원자% 미만, 바람직하게는 4.3원자% 이상 8.6원자% 이하로 제어하는 것이 유효한 것을 알 수 있다.
또한 No. 1 내지 No. 5 모두에 있어서, 전체 금속 원소에서 차지하는 Ga에 대한 In의 비율(In/Ga)이 2.5배 이상을 만족시키는 것이어서 높은 전계 효과 이동도를 실현할 수 있다. 여기서, 도 2에 나타낸 바와 같이, ESL-TFT(박막 트랜지스터)에 있어서, IGZTO계 산화물 반도체에 있어서의 In/Ga비를 변화시킨 경우, In/Ga비가 2.5 부근에서 전계 효과 이동도가 급격히 증대되고 있는 것을 알 수 있다. 또한 도 2 중, 「PA250」은 250℃에서의 포스트 어닐을 실시한 경우, 「PA270」은 270℃에서의 포스트 어닐을 실시한 경우, 「PA300」은 300℃에서의 포스트 어닐을 실시한 경우를 각각 나타낸다. 또한 포스트 어닐이 300℃인 경우에는, In/Ga비가 3.0 이상인 조건 하에서는 30.0㎠/Vs 이상의 매우 높은 전계 효과 이동도를 실현할 수 있는 것을 알 수 있다.
[TDS 분석에 의한 평가]
상기 No. 1 내지 No. 5의 산화물 반도체에 대하여 승온 탈리 가스 분석법(TDS: Thermal Desorption Spectroscopy)에 의한 분석을 하였다. 당해 TDS 분석에 있어서는, Zn에 상당하는 질량 전하비 M/z=64인 탈리량을 측정하였다. 또한 TDS 분석을 위한 시료로서, 유리 기판 상에 막 두께 40㎚의 각 산화물 반도체층을 상기와 마찬가지로 하여 스퍼터링법으로 형성한 것을 별도로 준비하였다.
No. 1 내지 No. 5의 산화물 반도체에 TDS 분석을 행한 결과를 도 3에 나타낸다. 도 3에 있어서, 횡축은 기판의 가열 온도(℃)이고, 종축은 질량 전하비 M/z=64인 탈리량에 비례하는 강도(A)이다. 도 3의 결과에 나타낸 바와 같이, Sn의 함유량의 증가에 수반하여 Zn의 탈리량이 감소하여 고온측으로 피크 시프트하고 있는 것을 알 수 있다. 이 점에서, Sn의 첨가량의 증가에 의한 ΔVth의 개선은, 산화물 반도체막으로부터의 Zn의 탈리량의 감소가 영향을 미치고 있는 것으로 생각된다. 단, 상술한 바와 같이 Sn의 함유량이 과잉인 경우에는 반대로 ΔVth가 증대되는데, 이는, 반도체막 중에 과잉으로 수소가 흡장되는 것이 영향을 미치고 있는 것으로 생각된다.
또한 도 3에 나타낸 바와 같이, 실시예인 No. 2 및 No. 3에 있어서는, 온도 300℃ 내지 400℃의 범위에 있어서의 종축의 값(Intensity)이 5.E-11(A) 이하를 만족시키고 있는 점에서, 온도 300℃ 내지 400℃의 범위에 있어서의 아연의 탈리량이, 1㎠ 환산으로 5×10-11counts 이하로 되는 것으로 이해된다.
<실시예 2>
[포스트 어닐 온도의 상이에 의한 ΔVth에의 영향]
상기 No. 3의 산화물 반도체층을 갖는 ESL-TFT(박막 트랜지스터)에 대하여, 250℃에서의 포스트 어닐을 실시한 경우와 300℃에서의 포스트 어닐을 실시한 경우에 있어서의 스트레스 내성(ΔVth@NBTIS)의 평가 결과를 비교하였다. 스트레스 인가 시험의 조건은 상기와 마찬가지이다.
도 4는, No. 3의 산화물 반도체층을 사용한 ESL-TFT(박막 트랜지스터)에 있어서의, 250℃에서의 포스트 어닐을 실시한 경우와 300℃에서의 포스트 어닐을 실시한 경우의 Id-Vg 특성을 나타내는 그래프이다. 또한 도 4 중, 「PA250」은 250℃에서의 포스트 어닐을 실시한 경우, 「PA300」은 300℃에서의 포스트 어닐을 실시한 경우를 각각 나타낸다. 이들 Id-Vg 특성으로부터 전계 효과 이동도(μsat), 역치 전압의 시프트양(Vth), 및 서브스레숄드 계수(SS), 및 온 전류(Ion)를 산출하였다.
(포스트 어닐 250℃의 경우)
전계 효과 이동도(μsat): 19.94㎠/Vs
역치 전압의 시프트양(ΔVth): 3.00V
서브스레숄드 계수(SS): 0.35V/dec
온 전류(Ion): 5.6×10-4(A)
(포스트 어닐 300℃의 경우) 전계 효과 이동도(μsat): 29.86㎠/Vs
역치 전압의 시프트양(ΔVth): 1.75V
서브스레숄드 계수(SS): 0.29V/dec
온 전류(Ion): 7.7×10-4(A)
이상의 결과로부터, 300℃에서의 포스트 어닐을 실시한 경우에는, 250℃에서의 포스트 어닐을 실시한 경우에 비해 ΔVth가 3.00V로부터 1.75V로 약 58% 저감되는 것이 확인되었다. 이 점에서, 포스트 어닐 온도의 고온화에 의하여 ΔVth를 대폭 개선할 수 있는 것을 알 수 있었다.
[PITS법(광 유기 전류 과도 분광법)에 의한 전자 상태의 평가]
상기 No. 3의 산화물 반도체 박막을 사용한 ESL-TFT(박막 트랜지스터)에 대하여 250℃에서의 포스트 어닐을 실시한 경우, 270℃에서의 포스트 어닐을 실시한 경우 및 300℃에서의 포스트 어닐을 실시한 경우에 있어서의, PITS법(광 여기 전류 감쇠 스펙트로스코피: Photoinduced Transient Spectroscopy)에 의한 전자 상태의 평가를 행하였다. 또한 PITS법의 상세에 대해서는, 예를 들어 일본 특허 공개 제2015-179828호 공보에 기재되어 있다. 구체적인 측정 수순은 이하와 같다.
먼저, 소스 전극·드레인 전극에 전압을 인가하였다. 인가 전압은 10V로 하였다.
소스 전극·드레인 전극 간의 전압이 평형 상태로 된 후, 게이트 전극에 전압을 인가하였다. 인가 전압은, 각 박막 트랜지스터에 대하여 10-9A로 되도록 조정하였다.
게이트 전극의 전압이 평형 상태로 된 후, 산화물 반도체 박막에 펄스 광을 조사하였다. 펄스 광의 조사 조건은 이하와 같다.
레이저 파장: 375㎚
레이저 펄스 폭: 100㎳
측정 온도의 범위: 80K 내지 400K(측정 간격: 2K)
측정 타임 윈도우 tw: 20㎳, 100㎳, 1000㎳
장치: FT-1030 HERA DLTS(Phys Tech사 제조)
이어서, 각 측정 온도에 대하여, 펄스 광 조사 후에 있어서의 소스 전극·드레인 전극 간의 전류 I의 시간적 변화 ΔI를 산출하였다. 본 실시예에서는 ΔI 대신, 일본 특허 공개 제2015-179828호 공보에 기재된 실시예와 마찬가지로, ΔI 중 푸리에 변환하여 특정 성분만을 추출한 것인 b1을 측정하였다. b1은, tw 간의 전류 측정점 수를 128점으로 하여 얻어진 전류값에 푸리에 변환을 실시하여 1차의 성분을 추출하였다.
도 5a에, 250℃에서의 포스트 어닐을 실시한 경우의 측정 온도와 b1의 관계를, 도 5b에, 270℃에서의 포스트 어닐을 실시한 경우의 측정 온도와 b1의 관계를, 도 5c에, 300℃에서의 포스트 어닐을 실시한 경우의 측정 온도와 b1의 관계를 나타낸다.
도 5a 내지 도 5c의 결과로부터, 포스트 어닐 온도의 증가와 함께, 측정 온도가 150K 근방의 피크가 저감되고 또한 100K 근방의 피크가 저온측으로 시프트하는 경향이 있는 것을 알 수 있었다. 또한 도 5c의 결과에 나타낸 바와 같이, 300℃에서의 포스트 어닐을 실시한 경우에는, 산화물 반도체층으로부터 검출되는 신호인, 상기 b1의 피크 온도가 85K 이하로 되었다.
전자는 수소 관련 결함에 기인한다는 것이 알려져 있고, 후자는 아연 관련 결함에 기인한다는 것이 알려져 있다(상세는 Japanese Journal of Applied Physics 56, 03BB02 (2017)을 참조). 이상, 포스트 어닐의 고온화에 의하여, 산화물 반도체 박막 내에 있어서의 이들 결함 밀도가 저감되어 ΔVth가 개선된 것으로 추정된다.
이상, 도면을 참조하면서 각종 실시 형태에 대하여 설명하였지만, 본 발명은 이러한 예에 한정되지 않는 것은 물론이다. 당업자이면, 특허 청구의 범위에 기재된 범주 내에 있어서 각종 변경예 또는 수정예에 상도할 수 있는 것은 명백하며, 그것들에 대해서도 당연히 본 발명의 기술적 범위에 속하는 것으로 이해되어야 한다. 또한 발명의 취지를 일탈하지 않는 범위에 있어서, 상기 실시 형태에 있어서의 각 구성 요소를 임의로 조합해도 된다.
또한 본 출원은, 2018년 5월 9일에 출원된 일본 특허 출원(특원 제2018-090642호)에 기초하는 것이며, 그 내용은 본 출원 중에 참조로서 원용된다.
1: 기판
2: 게이트 전극
3: 게이트 절연막
4: 산화물 반도체층
5: 소스·드레인 전극
6: 보호막
7: 콘택트 홀
8: 투명 도전막
2: 게이트 전극
3: 게이트 절연막
4: 산화물 반도체층
5: 소스·드레인 전극
6: 보호막
7: 콘택트 홀
8: 투명 도전막
Claims (5)
- 기판 상에 적어도 게이트 전극, 게이트 절연막, 산화물 반도체층, 소스·드레인 전극, 및 적어도 1층의 보호막을 갖는 박막 트랜지스터이며,
상기 산화물 반도체층을 구성하는 금속 원소가 In, Ga, Zn 및 Sn을 포함하고, 상기 산화물 반도체층에 있어서의 전체 금속 원소의 합계(In+Ga+Zn+Sn)에 대한 각 금속 원소의 비율이,
In: 30원자% 이상 45원자% 이하,
Ga: 5원자% 이상 20원자% 미만,
Zn: 30원자% 이상 60원자% 이하, 및
Sn: 4.0원자% 이상 9.0원자% 미만
이고,
상기 산화물 반도체층에 있어서, 전체 금속 원소에서 차지하는 Ga에 대한 In의 비율(In/Ga)이 2.5배 이상이고, 온도 300℃ 내지 400℃의 범위에 있어서의 아연의 탈리량이, 1㎠ 환산으로 5×10-11counts 이하이며,
상기 박막 트랜지스터의 전계 효과 이동도가 18.0cm2/Vs 이상인 것을 특징으로 하는 박막 트랜지스터. - 삭제
- 삭제
- 제1항에 있어서,
광 유기 전류 과도 분광법에 의하여 상기 산화물 반도체층으로부터 검출되는 신호의 피크 온도가 85K 이하인 것을 특징으로 하는 박막 트랜지스터. - 삭제
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