JP6452485B2 - 酸化物半導体薄膜の評価方法 - Google Patents

Description

本発明は、素子中の酸化物半導体薄膜の電子状態を評価する方法に関する。以下では、素子の代表例として薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下、「ＴＦＴ」と略記する。）を中心に説明するが、本発明はこれに限定されない。

アモルファス（非晶質）酸化物半導体は、汎用のアモルファスシリコン（ａ−Ｓｉ）に比べて高いキャリア移動度を有し、光学バンドギャップが大きく、低温で成膜できるなどの利点を有する。そのため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。酸化物半導体のなかでも特に、インジウム、ガリウム、亜鉛、および酸素からなるアモルファス酸化物半導体（Ｉｎ−Ｇａ−Ｚｎ−Ｏ、以下「ＩＧＺＯ」と呼ぶ場合がある。）は高いキャリア移動度を有するため、好ましく用いられている。

一般に、ＴＦＴの動作特性（ＴＦＴ特性と呼ぶ場合もある。）は、ＴＦＴの電流経路（チャネル）として機能する半導体層の膜中の欠陥や、半導体層との界面（例えば、ゲート絶縁膜側とは反対方向のバックチャネル側に配置される保護膜との界面、ソース電極・ドレイン電極との界面などのような異種物質との界面）の欠陥などの影響を受ける。半導体のうち特に酸化物半導体を有するＴＦＴでは、ＴＦＴの成膜工程で生じる格子欠陥や、酸化物半導体薄膜中の水素などによってもＴＦＴ特性が変化する。そのため、ＴＦＴの酸化物半導体薄膜の密度やエネルギー準位などの電子状態を把握することが重要である。

酸化物半導体薄膜などの半導体薄膜の電子状態を評価する方法として、例えば、Ｘ線光電子スペクトロスコピー（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ、ＸＰＳ法と略記する場合がある。）、Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＭＯＳ）ダイオード構造を用いたＣａｐａｃｉｔａｎｃｅ−Ｖｏｌｔａｇｅ（Ｃ−Ｖ）測定法、光励起電流減衰スペクトロスコピー（Ｐｈｏｔｏｉｎｄｕｃｅｄ Ｔｒａｎｓｉｅｎｔ Ｓｐｅｃｔｒｏｓｃｏｐｙ、以下、「ＰＩＴＳ法」と略記する場合がある。）などが挙げられる。

上記のうちＸＰＳ法は、半導体薄膜の表面にＸ線を照射し、放出される光電子を評価することで、半導体薄膜表面に存在する電子の結合状態などを分析する方法である（例えば非特許文献１を参照）。

また、ＭＯＳダイオード構造を用いたＣ−Ｖ測定法は、ＭＯＳ中の酸化物半導体薄膜（上記Ｏｘｉｄｅ）の電子状態を評価する方法である（例えば非特許文献２を参照）。

また、ＰＩＴＳ法は、電極間に挟まれた半導体層の電子状態を評価する方法である（例えば非特許文献３を参照）。具体的には、半導体薄膜の両端にソース電極・ドレイン電極が配置された素子を用い、ソース電極・ドレイン電極に電圧をかけて平衡状態とした後、半導体薄膜にパルス光を繰返し照射するに当たり、１回目のパルス光照射から２回目のパルス光照射までの間にソース電極とドレイン電極の間に流れる電流の過渡応答波形（電流の時間的変化）を測定し、電子と正孔の捕獲から放出までの過程の電流変化を測定する方法である。ＰＩＴＳ法は、ＤＬＴＳ法（Ｄｅｅｐ Ｌｅｖｅｌ Ｔｒａｎｓｉｅｎｔ Ｓｐｅｃｔｒｏｓｃｏｐｙ）の一種である。ＤＬＴＳ法では、パルス電圧をかけたときの容量の過渡応答を測定するのに対し、ＰＩＴＳ法は上記のとおり、パルス光を与えたときの電極間に流れる電流の過渡応答を測定する点で相違するが、いずれも、温度を変えながら測定する点で一致し、データの解析法なども同じである。

Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、Ｖｏｌ．１０９、０７３２６（２０１１) Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ ａｎｄ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｌｅｔｔｅｒｓ、Ｖｏｌ．１４、Ｈ３６５（２０１１） Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、Ｖｏｌ．３２、１５（１９７８）

しかしながら、前述した各評価方法は以下の問題点を有している。

まず、ＸＰＳ法の主な分析対象は単層の薄膜であり、ＴＦＴなどのように複数の層から構成される素子には原則、適用されない。そのため、ＸＰＳ法を用いて酸化物半導体薄膜の上に絶縁膜を有する素子を評価するに当たっては、例えば、上面の絶縁膜をスパッタリングなどで削り、酸化物半導体薄膜を露出させて測定するなどの方法が提案されている。しかし、この方法では、スパッタリングによって酸化物半導体薄膜の電子状態が変化する虞がある。また、Ｘ線の照射径（１００μｍ程度）に対して、ＴＦＴなどの素子のサイズが小さいという原理上の問題もある。よって、ＸＰＳ法は、ＴＦＴなどの素子における酸化物半導体薄膜の電子状態を、簡易且つ正確に評価するには不適切である。

また、ＭＯＳダイオード構造を用いたＣ−Ｖ測定法では、その評価対象が三層構造を有するＭＯＳに限定される。そのため、ＴＦＴのバックチャネル領域（酸化物半導体層のバックチャネル側）に配置される保護膜（酸化物半導体層の表面を保護するエッチストッパー層を含む。）などのように、ＴＦＴの成膜プロセスの影響を強く受ける領域を含む素子の評価はできない。

また、ＰＩＴＳ法はもともと、半導体のなかでも半絶縁性ＧａＡｓなどの高抵抗な半絶縁性薄膜を評価対象とし、半絶縁性薄膜全体を流れる電流の変化を測定する方法である。ところが、前述したＩＧＺＯに代表される低抵抗な酸化物半導体薄膜は、ＧａＡｓなどと異なり、断面深さ方向の欠陥のエネルギー準位が均一でなく、欠陥の空間分布を有することが指摘されている。よって、薄膜全体の電流変化を測定する上記ＰＩＴＳ法では、空間的な欠陥の分布は不明なため、酸化物半導体薄膜の電子状態を正確に評価することはできない。

このように上記の方法はいずれも、ＴＦＴなどの実デバイスにおける酸化物半導体薄膜の電子状態を評価するには不十分である。

本発明は上記事情に鑑みてなされたものであり、その目的は、素子中の酸化物半導体薄膜の電子状態を、実際に測定することなく、エッチングなどの特別な処理を施すことなく直接、且つ簡易に評価する方法を提供することにある。

上記課題を解決することのできた本発明の評価方法は、素子中の酸化物半導体薄膜の電子状態を評価する方法であって、前記素子は、酸化物半導体薄膜と、前記酸化物半導体薄膜の直下または直上に配置された絶縁膜と、前記酸化物半導体薄膜の両端のそれぞれに接するように独立して配置された第１の電極と、前記絶縁膜の直下または直上に配置された第２の電極と、を有し、前記第１の電極は第１Ａの電極と第１Ｂの電極からなり、前記第１の電極に電圧を印加する第１の工程と、前記第２の電極に電圧を印加する第２の工程と、前記酸化物半導体薄膜へパルス光を照射する第３の工程と、前記パルス光照射後における、前記第１Ａの電極と前記第１Ｂの電極との間の電流Ｉの時間的変化ΔＩを算出する第４の工程と、を含むところに要旨を有する。

本発明の好ましい実施形態において、前記素子は薄膜トランジスタである。

本発明の好ましい実施形態において、前記第２の電極に印加する電圧によって前記電流Ｉを制御するものである。

本発明の好ましい実施形態において、前記第３の工程は、パルス光のパルス幅を複数変化させてパルス光を照射する工程を含む。

上述した本発明の評価方法は、酸化物半導体薄膜を有する素子にストレスを付与したときのストレス付与前後の酸化物半導体薄膜の電子状態を評価する方法として、好適に用いられる。

本発明によれば、素子中の酸化物半導体薄膜の電子状態を、実際に測定することなく、エッチングなどの特別な処理を施すことなく直接、且つ簡易に評価する方法を提供することができる。

図１は、ＰＩＴＳ法の測定原理を説明する図である。 図２は、ＰＩＴＳ法の測定原理を説明する他の図である。 図３は、実施例１に用いたＴＦＴの概略断面図である。 図４は、実施例１において、プレアニール処理を行わなかったＴＦＴについて、ストレス印加前後のＴＦＴ特性の変化を示すグラフである。 図５は、実施例１において、プレアニール処理を行ったＴＦＴについて、ストレス印加前後のＴＦＴ特性の変化を示すグラフである。 図６は、実施例１において、プレアニール処理を行わなかったＴＦＴについて、本発明の評価方法を適用したときの結果を示すグラフである。 図７は、実施例１において、プレアニール処理を行ったＴＦＴについて、本発明の評価方法を適用したときの結果を示すグラフである。 図８は、実施例２において、プレアニール処理を行わなかったＴＦＴについて、本発明の評価方法を適用したときの結果を示すグラフである。

以下、本発明に到達した経緯に基づき、本発明を詳細に説明する。

本発明者らは上記目的を達成するため、ＰＩＴＳ法をベースに検討を行った。はじめに、ＰＩＴＳ法による測定の概略を説明する。

前述したようにＰＩＴＳ法は、半絶縁性ＧａＡｓなどの半絶縁性材料と、当該材料の両端のそれぞれに接する二つの電極（例えばソース電極とドレイン電極）を有する素子における半導体領域の電子状態を評価する方法である。ＰＩＴＳ法では、まず、上記素子を、目的とする測定温度に冷却した後、ソース電極とドレイン電極に電圧を印加し、一定電圧とする。次いで、半絶縁性材料にパルス光を照射する。その結果、価電子帯から伝導帯に電子が励起され、ソース電極とドレイン電極の間に電流が流れる。パルス光の照射を止めると、励起された電子が捕獲され、電流が時間と共に減少し、一部の電子は伝導帯を超えて熱を放出する。図１に、パルス光の照射（ＯＮ→ＯＦＦ）から、次のパルス光が照射するまでにソース電極とドレイン電極との間に流れる電流Ｉの時間的変化ΔＩを模式的に示す。ＰＩＴＳ法では、伝導帯へ励起された電子が或る準位（欠陥準位）に捕獲され、再度熱放出するときの上記電流の時間的変化を、時間の間隔（上記図１で、タイムウィンドウｔｗと記載）を決めて測定している。

上述した一連の処理（半絶縁性材料へのパルス光照射→ΔＩの測定）を、低温域から高温域までヒータを加熱するなどして測定温度を変化させながら、繰り返し行う。その結果、図２に示すように温度ＴがＴ１からＴ５へ上昇するにつれて、欠陥準位（ＸｅＶ）にある欠陥が関与するＰＩＴＳ信号（上記電流Ｉの時間的変化ΔＩ）も図２のように変化する。ΔＩがピークになる温度は、欠陥準位の深さによって変化する。図２において、ｂ１は、ΔＩのうちフーリエ変換して特定の成分のみを抽出したものであり、ΔＩと同義である。高周波ノイズを消すために、ΔＩの替わりにｂ１を採用することがある。

ところが、上記ＰＩＴＳ法は、半絶縁性材料全体を流れる電流の時間的変化を測定するものであり、欠陥の空間分布を有する酸化物半導体薄膜の電子状態を評価することはできない。よって、素子中の酸化物半導体薄膜の電子状態を評価するに当たり、ＰＩＴＳ法をそのまま適用しても、正確な評価結果は得られない。

そこで、本発明者らは、上記目的を達成するため、検討を重ねた。その結果、従来のＰＩＴＳ法を、下記（ｉ）および（ｉｉ）のように改変して電流の時間的変化ΔＩを算出する方法が有効であることを突き止めた。換言すれば、以下のようにして算出される上記ΔＩは、素子中の酸化物半導体薄膜の電子状態を評価するパラメータとして有用であることを見出し、本発明を完成した。
（ｉ）ＰＩＴＳ法の測定に用いられる素子として、従来の素子［半絶縁性薄膜を挟んで、ソース電極とドレイン電極のように独立して存在する第１の電極（第１Ａの電極と第１Ｂの電極）を有する素子］の替わりに、絶縁膜と第２の電極を更に有する素子（詳細には、酸化物半導体薄膜を挟んで上記第１の電極と、酸化物半導体薄膜の直下または直上に位置する絶縁膜と、絶縁膜の直下または直上に位置する第２の電極を有する素子）を用いること。
（ｉｉ）従来のＰＩＴＳ法のように第１の電極のみに電圧を印加するのではなく、第２の電極にも電圧を印加し、パルス光などの光を酸化物半導体薄膜に照射した後に第１の電極間（第１Ａの電極と第１Ｂの電極との間）に流れる電流Ｉの時間的変化ΔＩを算出すること。

本明細書において酸化物半導体薄膜の電子状態とは、例えば、エネルギー準位を意味する。

以下、素子の代表例として図３のＴＦＴを参照しながら、本発明に係る評価方法の好ましい実施形態を説明する。但し、本発明に用いられる素子はＴＦＴに限定されない。上記素子は、本発明で規定する構成を満足し、ＴＦＴと同一断面構造を有するものであれば特に限定されず、例えば、ＴＦＴと同一断面構造を有するように製造した素子なども用いることができる。

また、図３では、ボトムゲート型のＴＦＴを示しているが、これに限定されず、例えば、トップゲート型のＴＦＴを用いることもできる。また、図３では、二種類の保護膜（酸化物半導体薄膜の表面を保護するエッチストッパー層と、ソース電極・ドレイン電極を保護する保護膜）を用いたが、これに限定されず、いずれか一種の保護膜を用いることもできる。例えば、エッチストッパー層は必ずしも有しなくても良い。

図３に示すＴＦＴは、基板（例えばガラス基板など）側から順に、ゲート電極（本発明では第２の電極に対応）と、ゲート絶縁膜（本発明における絶縁膜に対応）と、酸化物半導体薄膜と、酸化物半導体薄膜の表面を保護するエッチストッパー層と、酸化物半導体薄膜を挟んで配置されるソース電極・ドレイン電極（本発明では第１の電極に対応）と、ソース電極・ドレイン電極（第１の電極）を保護する保護膜と、を有する。

ここで、上記ＴＦＴを構成する基板、ゲート電極、ゲート絶縁膜、酸化物半導体薄膜、エッチストッパー層、ソース電極・ドレイン電極、保護膜の種類は特に限定されず、ＴＦＴに通常用いられるものを選択することができる。例えば、酸化物半導体薄膜の種類は、Ｉｎ、Ｚｎ、およびＳｎよりなる群から選択される少なくとも一種を含むものであれば限定されず、更にＧａを有していても良い。

上記ＴＦＴ中の酸化物半導体薄膜の電子状態を評価するに当たっては、まず、目的とする数十Ｋの低温状態（例えばＴ１）まで試料を冷却し、その状態でソース電極・ドレイン電極に電圧を印加する（第１の工程）。ソース電極・ドレイン電極に印加する電圧の範囲は、測定におけるノイズ低減の観点から、おおむね、０．１〜３０Ｖの範囲内であることが好ましく、１〜２０Ｖの範囲内であることがより好ましい。

ソース電極・ドレイン電極間の電圧が平衡状態となった後、ゲート電極に電圧を印加する（第２の工程）。ゲート電極に印加する電圧は、パルス光のオフ時に酸化物半導体薄膜に接するソース電極・ドレイン電極の間に流れる電流Ｉの過渡変化（電流Ｉの時間的変化ΔＩ）が一定方向であり、且つ、１０^-2秒以下の短時間に変化する電流値となるように印加することが好ましく、おおむね、１０^-9Ａオーダーの電流値とすることが推奨される。上記電流値が１０^-9Ａよりも小さくなると、測定ノイズの影響が大きくなる。一方、上記電流値が１０^-8Ａよりも大きくなると、ソース電極・ドレイン電極間に流れる電流が安定しない。

なお、測定領域の制御などを考慮すると、ソース電極・ドレイン電極間に流れる電流は、ゲート電極に印加する電圧（後記する。）によって制御することが好ましい。

次に、酸化物半導体薄膜へパルス光を照射する（第３の工程）。パルス光の照射条件は、ＰＩＴＳ法に通常用いられる条件を適宜選択することができる。本発明では、例えば、レーザー波長をバンドギャップ以上の範囲（おおむね、３００〜４００ｎｍ）とすることが好ましい。また、レーザーパルス幅は、信号強度の観点から、おおむね、１０μｓ〜１０ｓの範囲内に制御することが好ましく、１００μｓ〜１０００ｍｓの範囲内に制御することがより好ましい。

なお、パルス光のパルス幅は、上記の範囲内で、パルス幅を複数変化させて照射しても良い。これにより、酸化物半導体薄膜に存在する複数の準位を分離して評価することができる（後記する実施例２を参照）。

また、パルス光照射時の測定温度の範囲は特に限定されないが、伝導帯下部から１ｅＶ程度下部までの電子状態を評価するため、おおむね、１０Ｋ〜５００Ｋ程度の範囲内であることが好ましく、数十Ｋ〜４００Ｋ程度の範囲内であることがより好ましい。測定に当たっては、例えば、数十Ｋの温度に下げてから一気に室温まで上げるなどのように一回の冷却過程または昇温過程で測定してもよい。或いは、上記の温度範囲を、複数回に分けて測定しても良く、本発明はいずれも適用可能である。

次いで、パルス光の照射で光がオンからオフになったときに、前述した図１のタイムウインドウｔｗの範囲内におけるソース電極・ドレイン電極間の電流Ｉの時間的変化ΔＩを算出する（第４の工程）。この工程は、前述した第３の工程と一続きで行われる。このようにして算出されるΔＩは、ＴＦＴなどの素子中の酸化物半導体薄膜の電子状態を示す指標となり、ΔＩが大きいほど、例えば欠陥準位が大きいことを意味する。上記ｔｗの範囲は、測定ノイズの低減や信号強度の向上などを考慮すると、おおむね、０．１ｍｓ〜１００ｓの範囲内であることが好ましく、１ｍｓ〜１０ｓの範囲内であることがより好ましい。

上述した「パルス光の照射→ΔＩの測定」の一連の操作を、上記測定温度の範囲内に亘って、測定温度を変えて行う。測定温度は、例えばヒータを加熱するなどして制御すれば良い。このようにして算出されるΔＩの波形をプロットすることにより、例えば、酸化物半導体薄膜の欠陥準位の深さなどを把握することができる。

以上、本発明の好ましい実施形態を説明した。上記の実施形態では、第１の工程、第２の工程、第３の工程、第４の工程の順序で測定を行ったが、本発明はこれに限定されない。例えば、第１の工程の前に第２の工程を行っても良い。また、第１の工程、第２の工程を行った後、第３の工程に入る前に、再度第１の工程を行って微調整を行うなどの改変を行っても良い。

また、本発明では、従来のＤＬＴＳ法と同様に、ｔｗを変化させて上記の処理を行うことが好ましい。

また、上記では、ソース電極・ドレイン電極間の電流Ｉの時間的変化ΔＩを算出したが、これに限定されず、前述した図２に示すｂ１を用いることもできる。ＰＩＴＳ法では、高周波ノイズを消すために、ΔＩの替わりにｂ１を採用することがあり、本発明でも、ｂ１を指標として用いることができる。

本発明の評価方法は、液晶ディスプレイや有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイなどの表示装置に用いられるＴＦＴ中の酸化物半導体薄膜の電子状態を評価するのに非常に有用である。

本発明の評価方法を用いれば、ディスプレイ中のＴＦＴが受ける種々のストレス印加試験前後におけるＴＦＴ特性の変動（大小）を評価することが可能である。上記ストレスとしては、例えば、バイアス電圧ストレス、光およびバイアス電圧ストレスなどが挙げられる。本発明の評価方法を用いれば、ＴＦＴ特性が不明な試料間の優劣（大小関係）を、ＴＦＴ特性を実際に測定しなくても、間接的に評価・予測・判定できる点で非常に有用である。例えばストレス印加試験によって変化するしきい値電圧Ｖｔｈの変動ΔＶｔｈを、実際に測定しなくても、本発明の評価方法を用いてΔＩを比較して、ΔＩの大きい方がΔＶｔｈが大きい（すなわち、ストレス耐性に劣る）と判定することができる。

また、本発明の評価方法を用いれば、ＴＦＴ製造時の成膜プロセスによるＴＦＴ特性の変動（大小関係）を間接的に評価することも可能である。例えば、ストレス耐性を高めてストレス印加前後のΔＶｔｈを低減するため、酸化物半導体薄膜の成膜後、所定のプレアニール処理を行うことが推奨されるが、本発明の評価方法を用いれば、プレアニール処理によるΔＶｔｈの低減効果を、ΔＶｔｈを実際に測定しなくても、プレアニール処理を行った試料と行わない試料に対して本発明の評価方法を適用して各試料のΔＩを比較することにより、間接的に評価することができる（後記する実施例１を参照）。

以下、実施例を挙げて本発明をより具体的に説明するが、本発明は下記実施例によって制限されず、前・後記の趣旨に適合し得る範囲で変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。

実施例１
下記に示す方法で図３に示すＴＦＴを作製し、ストレス印加前後におけるＴＦＴ中の酸化物半導体薄膜の電子状態を本発明の評価方法を用いて評価すると共に、ストレス印加前後のＴＦＴ特性を実際に測定した。本実施例では、酸化物半導体薄膜を成膜した後、プレアニール処理を行った試料と行わない試料の二つを作製し、比較検討を行った。

まず、ガラス基板１（コーニング社製イーグルＸＧ、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極用薄膜としてＭｏ薄膜（膜厚１００ｎｍ）を成膜し、公知の方法でパターニングしてゲート電極２を得た。上記Ｍｏ薄膜は、純Ｍｏスパッタリングターゲットを使用し、ＤＣスパッタリング法により、成膜温度：室温、成膜パワー：３００Ｗ、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒの条件で成膜した。

次に、ゲート絶縁膜３としてＳｉＯ₂膜（膜厚２５０ｎｍ）を成膜した。上記ゲート絶縁膜３の成膜は、プラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ₄とＮ₂Ｏの混合ガス、成膜パワー：３００Ｗ、成膜温度：２５０℃の条件で成膜した。

次いで、酸化物半導体層４（膜厚４０ｎｍ）としてＩＧＺＯ薄膜（組成は原子比で、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を、下記の成膜条件で、ＩＧＺＯスパッタリングターゲットを用いてスパッタリング法により成膜した。

（ＩＧＺＯ薄膜の成膜条件）
スパッタリング装置：（株）アルバック製「ＣＳ−２００」
基板温度：室温
ガス圧：１ｍＴｏｒｒ
酸素分圧：[Ｏ₂／（Ａｒ＋Ｏ₂）]×１００＝４％（体積比）

上記のようにして酸化物半導体層４を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチャント液としては、関東化学（株）製「ＩＴＯ−０７Ｎ」（シュウ酸と水の混合液）を使用し、液温を４０℃とした。

上記のようにして酸化物半導体層をパターニングした後、大気中、大気圧下にて、３００℃で１時間のプレアニール処理を行った試料と、上記プレアニールを行わない試料を、それぞれ、用意した。

このようにして得られた各試料について、酸化物半導体層４の表面を保護するため、ＳｉＯ₂からなるエッチストッパー層５（膜厚１００ｎｍ）を形成した。詳細には、サムコ（株）製「ＰＤ−２２０ＮＬ」を用い、プラズマＣＶＤ法を用いて成膜した。本実施例では、キャリアガスとして窒素で希釈したＮ₂ＯおよびＳｉＨ₄の混合ガスを用い、以下の条件で成膜した。

（エッチストッパー層の成膜条件）
成膜温度：２３０℃
ガス圧：１３３Ｐａ
成膜パワー：１００Ｗ
ＳｉＨ₄／Ｎ₂Ｏの流量比（体積比）：０．０４

次いで、上記エッチストッパー層５に対し、酸化物半導体層４とソース・ドレイン電極６とのコンタクトを取るため、フォトリソグラフィおよびドライエッチングを施してパターニングを行った。フォトリソグラフィおよびドライエッチングにより、表面保護膜にトランジスタ特性評価用プロービングのためのコンタクトホールを形成した。

次に、純Ｍｏを使用し、ＤＣスパッタリング法により、ソース・ドレイン電極６を形成した。具体的には、前述したゲート電極２と同様にして、ソース・ドレイン電極用Ｍｏ薄膜を成膜（膜厚は１００ｎｍ）した後、フォトリソグラフィにてソース・ドレイン電極６のパターニングを行なった。

上記ソース・ドレイン電極６を形成した後、表面保護膜（パッシベーション）７を形成した。上記表面保護膜７として、ＳｉＯ₂膜（膜厚１００ｎｍ）とＳｉＮ膜（膜厚１５０ｎｍ）の積層膜（合計膜厚２５０ｎｍ）を形成した。上記ＳｉＯ₂膜およびＳｉＮ膜の形成は、サムコ（株）製「ＰＤ−２２０ＮＬ」を用い、プラズマＣＶＤ法を用いて行った。本実施例では、ＳｉＯ₂膜、ＳｉＮ膜の順に形成した。これらのうちＳｉＯ₂膜の形成にはＮ₂ＯおよびＳｉＨ₄の混合ガスを用い、ＳｉＮ膜の形成にはＳｉＨ₄、Ｎ₂、ＮＨ₃の混合ガスを用いた。いずれの場合も成膜パワーを１００Ｗ、成膜温度を１５０℃とした。

次に、フォトリソグラフィおよびドライエッチングにより、表面保護膜７にトランジスタ特性評価用プロービングのためのコンタクトホールを形成した。

このようにして得られた各ＴＦＴを用い、ストレス印加前後のＴＦＴ特性、およびストレス印加前後の酸化物半導体薄膜の電子状態を以下のように評価した。

（１）ストレス印加前後のＴＦＴ特性の測定
本実施例では、実際の液晶パネル駆動時の環境（ストレス）を模擬して、試料に光（白色光）を照射しながら、ゲート電極に負バイアスをかけ続けるストレス印加試験を行った。ストレス印加条件は以下のとおりである。

（ストレス印加条件）
ソース電圧：０Ｖ
ドレイン電圧：１０Ｖ
ゲート電圧：−２０Ｖ
基板温度：６０℃
ストレス印加時間：２時間

上記ストレス印加前後のＴＦＴ特性（Ｉｄ−Ｖｇ特性）を、Ｎａｔｉｏｎａｌ Ｉｎｓｔｒｕｍｅｎｔｓ社製「４１５６Ｃ」の半導体パラメータアナライザーを用いて以下の条件で測定し、ストレス印加前後のしきい値電圧の変動値ΔＶｔｈを算出した。しきい値電圧とは、おおまかにいえば、トランジスタがオフ電流（ドレイン電流Ｉｄの低い状態）からオン電流（ドレイン電流Ｉｄの高い状態）に移行する際のゲート電圧Ｖｇの値である。本実施例では、ドレイン電流が、オン電流とオフ電流の間の１ｎＡ付近であるときの電圧をしきい値電圧と定義した。
ソース電圧 ：０Ｖ
ドレイン電圧：１０Ｖ
ゲート電圧 ：−３０〜３０Ｖ（測定間隔：０．２５Ｖ）

ストレス印加前後のＴＦＴ特性の結果を図４および図５に示す。図４はプレアニール無しの結果を、図５はプレアニール有りの結果をそれぞれ示す。

（２）ストレス印加前後における各ＴＦＴの酸化物半導体薄膜の電子状態の評価
上記の各ＴＦＴに対して、本発明の評価方法に基づいて、酸化物半導体薄膜の電子状態を測定した。測定は、上記（１）のストレス印加前後で行った。具体的な測定手順は以下のとおりである。

まず、ソース電極・ドレイン電極に電圧を印加した。印加電圧は１０Ｖとした。

ソース電極・ドレイン電極間の電圧が平衡状態となった後、ゲート電極に電圧を印加した。印加電圧は、各ＴＦＴについて、１０^-９Ａとなるように調整した。

ゲート電極の電圧が平衡状態となった後、酸化物半導体薄膜へパルス光を照射した。パルス光の照射条件は以下のとおりである。
レーザー波長：３７５ｎｍ
レーザーパルス幅：１００ｍｓ
測定温度の範囲：８０Ｋ〜４００Ｋ（測定間隔：２Ｋ）
測定タイムウィンドウｔｗ：２０ｍｓ、１００ｍｓ、１０００ｍｓ
装置：ＦＴ−１０３０ ＨＥＲＡ ＤＬＴＳ（Ｐｈｙｓ Ｔｅｃｈ社製）

次いで、各測定温度について、パルス光照射後におけるソース電極・ドレイン電極間の電流Ｉの時間的変化ΔＩを算出した。本実施例では、ΔＩの替わりに、前述したｂ１を測定した。ｂ１はｔｗ間の電流測定点数を１２８点とし、得られた電流値にフーリエ変換を施して１次の成分を抽出した。

図６および図７に、各ＴＦＴのストレス印加前後における、測定温度とｂ１の関係を示す。図６はプレアニール無しの結果を、図７はプレアニール有りの結果をそれぞれ示す。なお、ストレス印加前のｂ１は限りなくゼロに近いため、図６および図７には、３０倍した結果をプロットしている。

なお、本実施例では、上記のとおり３つの測定タイムウィンドウｔｗ（２０ｍｓ、１００ｍｓ、１０００ｍｓ）で測定したが、このうち最も感度良く測定できたｔｗ＝１００ｍｓの結果を図６および図７に示している。

まず、図４と図５を参照する。ストレス印加前後のΔＶｔｈを比較すると、プレアニール処理を行ったＴＦＴのΔＶｔｈは２Ｖであり（図５を参照）、プレアニール処理を行わなかったＴＦＴのΔＶｔｈ（６．５Ｖ、図４を参照）に比べて、ΔＶｔｈが大きく低下した。すなわち、プレアニール処理によってΔＶｔｈが減少し、ストレス耐性が向上することが分かる。

上述したストレス印加前後のΔＶｔｈの大小関係は、本発明の評価方法を適用した図６と図７の結果と一致している。すなわち、ストレス印加前後のｂ１のピークを比較すると、プレアニール処理を行わなかったＴＦＴでは、ストレス印加前後でｂ１が大きく増加した（図６を参照）のに対し、プレアニール処理を行ったＴＦＴでは、ストレス印加前後でｂ１はほとんど変化しなかった（図７を参照）。よって、本発明の評価方法を用いれば、実際にＴＦＴ特性を測定しなくても、ストレス耐性の優劣を間接的に評価できることが分かる。

詳細には、プレアニール処理を行わなかった図６を参照すると、ストレス印加により、測定温度＝１００Ｋ近傍、および１５０Ｋ近傍のｂ１がストレス印加前に比べて著しく増加していることが分かる。この測定温度は、伝導帯近傍の浅い準位に相当する。よって、プレアニール処理を行わなかったＴＦＴ中の酸化物半導体薄膜では、上記欠陥準位の増加によりΔＶｔｈが増加し、ストレス耐性が低下したと推察される。

実施例２
ここでは、前述した実施例１に記載の図３の試料（プレアニールなし）を用いて、パルス光照射時のレーザーパルス幅を変化させることにより、試料中の酸化物半導体に存在する複数の準位を分離して評価可能かどうかを調べた。

このようにして得られた試料に対し、以下の方法に基づいて、酸化物半導体薄膜の電子状態を測定した。ここでは、ストレス印加試験は行っていない。

まず、ソース電極・ドレイン電極に電圧を印加した。印加電圧は３Ｖとした。

ソース電極・ドレイン電極間の電圧が平衡状態となった後、酸化物半導体薄膜へパルス光を照射した。パルス光の照射条件は以下のとおりである。
レーザー波長：３７５ｎｍ
レーザーパルス幅：１ｍｓ、２５ｍｓ、５０ｍｓ、１００ｍｓ
測定温度の範囲：８０Ｋ〜４００Ｋ（測定間隔：２Ｋ）
測定タイムウィンドウｔｗ：１００ｍｓ
装置：ＦＴ−１０３０ ＨＥＲＡ ＤＬＴＳ（Ｐｈｙｓ Ｔｅｃｈ社製）

次いで、各測定温度について、パルス光照射後におけるソース電極・ドレイン電極間の電流Ｉの時間的変化ΔＩを算出した。ここでは、前述した実施例１と同様、ΔＩの替わりにｂ１を測定した。

レーザーパルス幅を種々変化させたときにおける、測定温度とｂ１の関係を、図８に示す。

図８では、ピークの高い順に、１００ｍｓ（図中、○）、５０ｍｓ（図中、×）、２５ｍｓ（図中、△）、１ｍｓ（図中、□）の結果をそれぞれ示す。これらのうちレーザーパルス幅の最も長い１００ｍｓでは、測定温度＝１００Ｋ近傍に鋭い単一のピークが顕著に観測された。一方、レーザーパルス幅が５０ｍｓ、２５ｍｓでは、測定温度＝１００Ｋ、１１５Ｋのそれぞれにおいて顕著なピークが観察された。これに対し、レーザーパルス幅が１ｍｓではｂ１信号が小さく、ピークはノイズに埋もれて確認できなかった。

以上の結果より、レーザーパルス幅が１００ｍｓで評価したときは、酸化物半導体薄膜中に複数の準位が存在するか不明であったところ、レーザーパルス幅を短くして５０ｍｓ、２５ｍｓに変更して評価することにより、酸化物半導体薄膜中に複数の準位が存在することが明確に確認できることが分かる。

すなわち、本実施例のように複数のレーザーパルス幅を用いて測定を行えば、酸化物半導体薄膜に存在する複数の準位を分離して評価できることが確認された。

１ ガラス基板
２ ゲート電極
３ ゲート絶縁膜
４ 酸化物半導体層
５ エッチストッパー層
６ ソース・ドレイン電極
７ 表面保護膜（パッシベーション）

Claims (5)

1. 素子中の酸化物半導体薄膜の電子状態を評価する方法であって、
   前記素子は、酸化物半導体薄膜と、前記酸化物半導体薄膜の直下または直上に配置された絶縁膜と、前記酸化物半導体薄膜の両端のそれぞれに接するように独立して配置された第１の電極と、前記絶縁膜の直下または直上に配置された第２の電極と、を有し、前記第１の電極は第１Ａの電極と第１Ｂの電極からなり、
   前記第１の電極に電圧を印加する第１の工程と、
   前記第２の電極に電圧を印加する第２の工程と、
   前記酸化物半導体薄膜へパルス光を照射する第３の工程と、
   前記パルス光照射後における、前記第１Ａの電極と前記第１Ｂの電極との間の電流Ｉの時間的変化ΔＩを算出し、前記ΔＩが大きいほど、欠陥準位が大きいことにより、前記ΔＩを前記素子中の酸化物半導体薄膜の電子状態を評価するパラメータとして用いる第４の工程と、
   を含むことを特徴とする酸化物半導体薄膜の電子状態を評価する評価方法。
2. 前記素子が薄膜トランジスタである請求項１に記載の評価方法。
3. 前記第２の電極に印加する電圧によって前記電流Ｉを制御する請求項１または２に記載の評価方法。
4. 前記第３の工程は、パルス光のパルス幅を複数変化させてパルス光を照射する工程を含む請求項１〜３のいずれかに記載の評価方法。
5. 酸化物半導体薄膜を有する素子にストレスを付与したときのストレス付与前後の酸化物半導体薄膜の電子状態を評価する方法であって、
   請求項１〜４のいずれかに記載の評価方法を用い、前記ΔＩが大きいほど、しきい値電圧Ｖｔｈの変動ΔＶｔｈが大きいと判定することを特徴とする酸化物半導体薄膜の評価方法。